JP4519371B2 - Transmission device, transmission device, and reception device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを有するTMCCとから構成される信号構成および送信装置および伝送装置および受信装置に関する。
【0002】
【従来の技術】
近年、デジタル伝送の変調方式としてOFDM変調が用いられ始めている。OFDM変調は、多数のキャリアを用いた伝送であり、主データの他に補助データを送るTMCCと呼ばれるキャリアを持つ。
【0003】
主データとは、映像や音声信号であり、主データをMPEG処理で圧縮したトランスポートストリーム(以後TSと呼ぶ)のことである。数年前はアナログFMによる方法で映像や音声を伝送していた。アナログFMは、受信電界レベルによって映像や音声のSNが変化する。電界レベルの変化が激しいマラソン等の移動伝送においては、中継された映像は、ノイズや乱れの多い品位の低い信号となり易かった。OFDM等のデジタル伝送は、情報をデジタル化し、かつ、エラー訂正処理を併用する。そのため、受信電界レベルが変化する状態でも、エラー訂正が働く範囲であれば、同一品位の映像を中継伝送できる。
【0004】
電界レベルが限界値を下回る状態にまで低下するとエラー訂正不能となり、画像伝送も不可能となる。
この限界値は、伝送するデータ量と相反する関係にある。
伝送量60Mbpsと多い、64QAM、畳み込み訂正5/6モードであれば、限界CNは22dB程度であり、受信電界の限界は約−75dBm以上が必要になる。伝送量12Mbpsと小さい、QPSK、畳み込み訂正1/2モードであれば、限界CNは6dB程度であり、受信電界の限界は約−89dBm以上で映像を伝送できる。なお、伝送レートが低い場合は、MPEG処理にて圧縮率を高める結果、画質が低下する現象も生じる。
【0005】
映像伝送する環境は、伝送距離や移動もしくは固定であるかによって、様々に変化する。使用ユーザは、伝送する環境に応じて、伝送量を重視したり、伝送限界を重視するかを決心し、設定モードを決定する。
【0006】
デジタルFPU(フィールド ピックアップ ユニット)は、このような要求に応じるため、例えば、64QAM、32QAM、16QAM、QPSKと4種の変調設定を持つ。また、エラー訂正の強さに関連する畳み込み比率も、例えば、なし、5/6、3/4、2/3、1/2等の5種の訂正設定を持つ。
【0007】
このモードは、送信側と受信側とで、同一に設定する必要がある。
なお、これらの送信側設定は、受信側に送れば、受信側の自動設定も可能となり、復調のモードを逐一設定する操作が不要となる。
この設定を手動でなく自動設定させるための、補助データをTMCCキャリアと呼ぶキャリアを用いて伝送する。
全てにおいて、基本となるモードに関する情報であるため、伝送耐力の高いBPSK変調されて伝送される。
受信側はTMCCキャリアの復調を行い、主データの設定モードを求め、主データ受信部の設定モードを設定する。この機能を用いれば、送信側の設定を変更すればそれのみで、受信側のモード状態を自動的に変更設定できる。
【0008】
なお、上記64QAM〜QPSK、エラー訂正等の概要を記載した参照資料としては、映像情報メディア学会誌(Vol.52 No11 1988)のP32〜36等がある。
【0009】
図6に、従来の映像信号の伝送を行う伝送装置の構成を示す。
送信側の送信装置において、映像信号入力は、MPEG−ENC7Mに入力され圧縮データとなる。この圧縮データが主データとなる。変調モード等の伝送状態情報が補助データとなる。主データであるDataは、SCL器7によりスクランブルされたデータDtsとなる。
【0010】
SCL器7は、Dataの204W(ワード)周期に存在するコード47hを47−DETで検出し、1/8器7−2で、47hの8回目を検出し、この位置を基準としたパルスをPN発生器7−4に送ってリセットし、SCL用特定のパターンを発生させ、このSCL用特定のパターンで入力Dataを反転するスクランブル処理を行い、B8h置換器7−5で、1/8器7−2の出力により、8回目の47hをB8hに置換した出力データDtsを作る。1Wは8ビットであるから、13056ビット毎にB8hが存在することになる。
【0011】
データDtsは、主データ変調器1に入力され、例えば所定データ毎にマッピングされ伝送データDtとなる。
伝送データDtを作成する条件である設定データは、主データ変調器1のモード設定端子とTMCC発生器2へ入力される。主データ変調器1は、TMCC発生器2からのフレームパルスに応じて変調動作を行う。主データ変調器1で変調された出力DtとTMCC発生器2で変調された出力TMCCtは、フレームパルスを基準に動作する統合器3によって合成された後にOFDM変調され、130MHzを中心とした帯域約17MHzのマルチキャリアからなるIFt信号となる。
【0012】
統合器3で生成されたIFt信号は、送信高周波器11tに送られて、マイクロ波の信号に周波数変換され、そして電力増幅される。アンテナ12tは、該変調波を電波として送信する。
【0013】
そして空間である伝送路を経由して、受信側の受信装置の受信アンテナ12rに到達した電波は、受信高周波器11rに入力される。そして、受信高周波器11rは、微弱な信号を増幅し、130MHz帯の中間周波信号IFrに変換する。このIFrは分離器4に入力される。
【0014】
このIFr信号は、分離器4によって、主データの成分Drと補助データの成分TMCCrとに分離復調される。それぞれの信号は、主データ復調器5とTMCC再生器6に入力される。TMCC再生器6は入力データから抽出した情報を基に再生したフレームパルスを主データ復調器5に送る。
分離器4、主データ復調器5は、フレームパルスを基準として復調を行う。
【0015】
さらに、TMCC再生器6が抽出した各種設定情報は、主データ復調器5のモード設定端子に入力され、Drsを作成する条件を決定する。主データ復調器5の出力Drsは、逆SCL器8に入力される。この逆SCL器8は、例えば13056ビット周期に存在するB8hのコードを8TS−DET器8−1で検出し、この位置を基準に発生したパルスをリセット付PN発生器8−4に送り、逆SCLパターンを発生させる。この逆SCLパターン信号は逆SCL演算器8−3において、Drs信号の反正転を行い、47h置換器8−5で、送信側と逆のB8hを47hに置き換え、スクランブル前のDataを復元する。そして、MPEG−DEC8Mで伸長して元のデータを復元する。
【0016】
なお、リセット付PN発生器7−4、8−4は、リセットが入力されたら発生するPNパターンを初期化する。なおリセットが入力されない場合、13056クロック後に自動的に前記初期化を行う。
【0017】
図7に、図6の主データ変調器1の構成を示す。
設定データは、時間軸変換器1−1、エラー訂正符号付加器1−2、符号化器1−3に入力され、各部の動作モードを決定する。
【0018】
時間軸変換器1−1は、入力されたData信号に、後段処理において作成されるパリティ情報、追加されるTMCC情報、CP情報(同期用連続パイロット信号)を挿入するための時間スペースを空ける時間軸変換を行う。本動作は、フレーム信号を基準として、クロック発振器1−4からのクロック信号に従い行われる。空き時間スペース確保のため、入力の速度よりも部分的に早い速度で動作する。
【0019】
エラー訂正符号付加器1−2は、入力されたデータから演算を行いパリティ信号を作成し付加する。
本動作は、フレーム信号を基準として、クロック発振器1−4からのクロック信号に従い行われる。パリティ信号は、前段で空けた時間スペースに付加される。
なお、前段の時間軸変換処理の処理遅延時間分を考慮し、フレーム信号入力後所定時間経過後処理を開始する。以降の処理も前段での処理遅延を考慮の上フレーム信号を基準として動作を開始する。
【0020】
符号化器1−3は、設定データで指示された変調モードに応じ、入力データビットをまとめ、I軸とQ軸にマッピングする。64QAMモードであれば、入力された6ビットをひとまとめとし、8×8の64点の何れかに相当する信号に変換する。この6ビットのまとめ処理も、フレーム信号を基準として行う。
16QAMモードが指定されていたら、4ビットを一まとめにして4×4の16点の何れかに相当する信号に変換する。
クロック発振器1−4は、前述の各処理器に動作用の一定周波数CKを与える。
【0021】
図8に、フレーム信号とTMCC信号t、Dt信号の例を示す。時刻t00に16ビット程度のSYNC用特定パターンのビットを並べ、その後のt01から設定用データを配置する。
ここで、フレームは、204シンボルから構成されるものとして説明する。
次のフレームが開始されるt10には再度SYNC用の特定パターンのビットを並べ、その後のt11からは設定用情報を並べる。以後は設定情報が変わらない限りこの繰り返しとなる。ちなみに、受信側はSYNC用の特定コードビットが定期的に現れる性質を利用して探し出し、その後に続く設定情報を取り出す。
【0022】
図9に、図6のTMCC発生器2の構成を示す。
外部からの設定データ信号は、設定情報発生器2−2に入力される。フレーム発生器2−5からのフレーム信号は、MUX2−6に入力される。MUX2−6には、SYNC発生器2−1、設定情報発生器2−2からの出力が、入力される。
MUX2−6は、入力されるフレーム信号に従い、入力されているSYNCコード、設定情報を順次切り替えて、TMCCtを出力していく。
【0023】
図10に、図6の統合器3の構成を示す。
SEL/CP挿入器3−1は、フレーム信号を基準として、入力であるDt信号、もうひとつの入力であるTMCCt信号、自己で発生する基準パイロットであるCP信号とを、フレーム信号を基準タイミングとして選択する。
【0024】
その動作を図11に示す。主データ変換器1からのDt信号は、TMCCt、CP信号の時間スペースを空けてあるため、その空き期間にTMCCt信号とCP信号を選択し、挿入する。次段のIFFT器3−2に入力される信号は、例えば8データ毎にCP信号が挿入され、TMCCt信号も予め指定した空き時間スペースに割り当てられる。
【0025】
図10に戻り、引き続き各部の動作を説明する。
IFFT器3−2は、例えば1024ヶのデータを周波数成分とみなして、約50μs時間分の波形を作成することで、マルチキャリア変調を行う。最初に入力されたデータは、最も低いキャリアの変調を決定し、次に入力されたデータは2番目に低い周波数のキャリアの変調を決定する。以後これを1024回続ける。この結果、1シンボルと呼ぶ約50μs時間分の波形が作成出力される。
なお、この動作もフレーム信号を基準に開始される。
【0026】
ガード付加器3−3は、入力信号の1シンボルの終了部分の1/16シンボル期間相当の波形をシンボル信号の時間空きスペースに配置し、17/16シンボル期間の波形を作成する。1シンボルの信号の一部分1/16期間は、2回出力されることになる。なおこの期間をガードインターバルと呼ぶ。なお、この動作もフレーム信号を基準に開始される。
【0027】
直交変調器3−4は、入力信号をDA変換によりベースバンドのアナログ信号に変換し、ローカル発振器83からのローカル周波数相当分に周波数変換する。
【0028】
図12に、図6の統合器3の出力である、OFDM変調波の概念図を示す。
全キャリアのイメージを図の上方に示す。
多数の搬送波のマルチキャリアから構成される。
搬送波の内訳は、その大多数が白で示す、データキャリアであり、Data情報を元に変調されている。符号化が64QAMの場合、ある1キャリアは6ビットの情報で決定される。
また網かけで示す、発振器83の周波数ズレ及び位相振幅のズレを測定するためのCPキャリアが、一定間隔毎に挿入される。通常は一定値で変調されている。
さらに斜縞で示す、TMCC情報を送るためのTMCCキャリアが存在する。これは1ビットの情報がBPSKで符号化される。
この搬送波は、1シンボル期間毎に次の情報に変更される。
なお、これらの周波数配置は時間によらず一定である。
【0029】
ここで、CPキャリアは一定振幅かつ位相で変調されているため、その振幅&位相のズレを所定の一定値に戻す位相振幅の逆補正を全キャリアに対して後述の図13の補正部4−7でデータキャリアを含め送信時の状態に近い振幅と位相とする。
【0030】
なお、データキャリアは符号化された6ビットの組み合わせによって、振幅位相ともに変化するため、伝送路の歪み補正に用いることは困難であり、一定情報で変調されているCPキャリアが不可欠である。
【0031】
図13に、図6の分離器4の構成を示す。
受信高周波部の出力は、直交復調器4−1に入力され、ベースバンド帯域に周波数変換された後、デジタル信号となる。この出力はFFT器4−2に入力され、周波数成分の信号に変換され、低い周波数の成分から順番に出力される。なお、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に変換が行われる。
【0032】
同期再生器4−3は、フレーム信号と自己発生しているFSTrcの位相差に基づいて、CKrcの周波数を制御する。また、各部へ動作の基準とするFSTrcを供給する。
【0033】
補正器4−7は、入力されたCPの位相と振幅から、伝送路で生じた歪みを全帯域の信号に対し補正する。また、直交復調器4−1内の発振器93の周波数と位相を制御して、歪みを除去する。
なお、これらの動作は、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に行われる。
【0034】
補正器4−7の出力は、Dr選択器4−5とTMCCr選択器4−6に入力される。Dr選択器4−5は、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に、Drに相当する部分のみをゲートして出力する。
TMCCr選択器4−6も、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に動作し、TMCCrに相当する部分のみをゲートして出力する。
【0035】
図14に、図6の主データ復調器5の構成を示す。
設定データは、復号化器5−1、エラー訂正器5−2、時間軸変換器5−3に入力され、各部の動作モードを決定する。
【0036】
復号化器5−1は、入力されたデータDrのマッピング点を基に、送られたデータ値を識別する。対象とする信号の有無については、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に処理のタイミングが決定される。
【0037】
エラー訂正器5−2は、識別された信号のパリティ情報を基に、エラー訂正を行う。なお、この変換も、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に行われる。
【0038】
時間軸変換器5−3は、エラー訂正され間欠的に存在する信号を連続データに変換する。なお、この変換も、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に行われる。
【0039】
図15に、TMCCr信号、Dr信号を示す。
時刻t00からt01までに16ビット程度のSYNC用特定パターンのビットを並べるため、特定パターンと一致したか否かは、時刻t01に到達するまでを要す。すなわちSYNCの存在を示すSYNC抽出信号は、t01前後で生じる。
Dt(n)データの切れ目は、時刻t00に存在し、時刻t01では既に過去のものとなっている。従って、t01に生じたSYNC抽出信号をt10の時刻にまで遅延させ、Dt(n+1)を開始点として利用する。結局、TMCCrから検出した切れ目は、おおよそ1フレーム期間遅れて次フレームの開始時点を特定するために利用される。従って、t00の寸前の時刻に、伝送状態が正常化しても、結局Dt(n)のデータは正常に復調できず利用されない。
【0040】
図16に、図6のTMCC再生器6の構成を示す。
入力されたTMCCrは、SYNC検出器6−3、直列・並列変換器6−1に入力される。SYNC検出器6−3の出力は、フレームカウンタ6−4のリセット端子、遅延器6−14に入力される。フレームカウンタ6−4からは、所定のタイミングで並列化された情報を捕捉するためのラッチ信号が出力される。送信側から送られた設定情報は、ラッチ6−2で捕捉され、出力される。
遅延器6−14はSYNC抽出信号を時間t10−t01(おおよそ1フレーム期間)遅延させ、フレーム信号として出力する。
【0041】
【発明が解決しようとする課題】
主データの変調設定や訂正設定を行うと、時として、関連情報のビット並びがSYNCパターンと同一パターンとなる場合がある。この場合、受信側のTMCC再生器はこの設定情報の一部をSYNCパターンコードと誤って検出する。このSYNCと同一パターンの情報を擬似SYNCとよぶ。この関連情報のビット並びの一部である擬似SYNCは、フレーム周期で繰り返し発生するため、正常なSYNCパターンコードと区別できず、永遠に誤った検出および捕捉となる。
【0042】
本発明の目的は、擬似SYNCの捕捉を防止することが可能な信号構成および送信装置および伝送装置および受信装置を提供することにある。
【0043】
【課題を解決するための手段】
本発明は、ヘッダ部分を示すSYNCパターンと所定の制御情報を示すビットパターンを所定のフレーム周期で繰り返す信号構成のTMCCにおいて、前記SYNCパターンに続く前記所定の制御情報を示すビットパターンに、前記SYNCパターンのビット長より短い間隔で、フレーム毎にその極性が反転する所定ビットのフレーム反転信号を挿入、配置したことを特徴とする信号構成である。
【0044】
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを所定のフレーム周期で繰り返す信号構成のTMCCとを有する伝送信号を送信する送信装置において、前記SYNCパターンに続く前記主データDtの設定情報を示すビットパターンに、前記SYNCパターンのビット長より短い間隔で、フレーム毎にその極性が反転する所定ビットのフレーム反転信号を挿入、配置したTMCCを生成する手段を備えたことを特徴とする送信装置である。
【0045】
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを所定のフレーム周期で繰り返す信号構成のTMCCとを有する伝送信号を送信装置で送信し、受信装置で受信し再生する伝送装置において、前記SYNCパターンに続く前記主データDtの設定情報を示すビットパターンに、前記SYNCパターンのビット長より短い間隔で、フレーム毎にその極性が反転する所定ビットのフレーム反転信号を挿入、配置したTMCCを生成する手段を送信装置に備え、受信装置は受信した前記TMCCより前記SYNCパターンを所定フレーム続けて抽出した時に、前記ヘッダ部分を示すSYNCパターンを有効として出力する手段を備えたことを特徴とする伝送装置である。
【0046】
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを所定のフレーム周期で繰り返す信号構成のTMCCとを有する伝送信号を受信する受信装置において、前記SYNCパターンに続く前記主データDtの設定情報を示すビットパターンに、前記SYNCパターンのビット長より短い間隔で、フレーム毎にその極性が反転する所定ビットのフレーム反転信号を挿入、配置した信号構成の伝送信号を受信し、受信した前記TMCCより前記SYNCパターンを所定フレーム続けて抽出した時に、前記ヘッダ部分を示すSYNCパターンを有効とする手段を備えたことを特徴とする受信装置である。
【0047】
【発明の実施の形態】
図2に、本発明の伝送装置の実施の形態の全体構成を示す。
図2において、従来の図6と同一個所には同一符号を付けてある。図6のTMCC発生器を2sとし、TMCC復調器を6eとした点が変更点である。
【0048】
図1は、図2のTMCC発生器2sが発生するTMCCtを、フレームと主データDtとの対比で示してある。1フレームが、ヘッダ部分を示すSYNCパターンに続き、主データDtの設定情報を示すビットパターンの設定前半1/2情報、フレーム反転信号、設定後半2/2情報、フレーム反転信号、固定値aの配列で構成されている。ここで、設定前半1/2情報、設定後半2/2情報および固定値aのビット長は、それぞれSYNCパターンを構成するコードのビット長より少なくする。また、1フレーム内の二つの個所にフレーム正信号を、次の1フレーム内の二つの個所にフレーム負信号を配置する。すなわち、フレームごとに極性が反転するフレーム反転信号を設定情報内に挿入し配置する。これらのフレーム反転信号は、1ビット以上のデータで構成されるものとする。
【0049】
このように、1フレーム内のSYNCパターン以外の部分は、それぞれがSYNCパターンのビット長より少なくなるよう分割され、その間にそれぞれフレーム反転信号が挿入、配置される。図1では、SYNCパターン以外の部分を3分割し、その間に2つのフレーム反転信号を配置した例を示す。
【0050】
図3は、図2のTMCC発生器2sの構成を示す。
外部からの設定データ信号は、設定前半1/2情報発生器2−2と設定後半2/2情報発生器2−4に入力される。フレーム発生器2―5からのフレーム信号は、MUX2s−6に入力される。MUX2−6sには、1フレーム毎に、SYNC発生器2−1、設定前半1/2情報発生器2−2、フレーム反転信号発生器2s−3、設定後半2/2情報発生器2−4からの出力が、入力される。
【0051】
フレーム反転信号発生器2s−3は、図4のように、1フレーム毎に正と負を交互に出力するフレーム反転信号を発生する。MUX2s−6は、t02からt03、t04からt05にかけて、上記フレーム反転信号を選択し、出力する。
【0052】
設定情報を変更した場合、設定情報如何では、フレーム反転信号が正または負のどちらかの場合、SYNCパターンコードと一致する可能性がある。ただし、t00からt10のフレーム期間でSYNCパターンコードと一致しても、t10からt20の次のフレーム期間においては不一致となる。したがって2フレーム連続でSYNCパターンコードが発見された時に、SYNCパターンコードの一致検出と規定しておけば、擬似SYNCを捕足し続ける現象を防止することができる。
【0053】
図5は、図2のTMCC再生器6sの構成を示す。
入力信号されたTMCCrはSYNC検出器6−3、直列・並列変換機6−1に入力される。SYNC検出器6−3の出力は1フレーム遅延器6−5sに入力され、1フレーム遅延器6−5sの出力とSYNC検出器6−3の出力とがアンドゲート6−6sに入力され、アンドゲート6−6sの出力がフレームカウンタ6−4sに入力される。したがって2フレーム連続でSYNCパターンコードが発見された時に、アンドゲート6−6sは一致検出の出力をだす。
【0054】
【発明の効果】
本発明によれば、擬似SYNCの捕捉を防止することが可能な信号構成および送信装置および伝送装置および受信装置を得ることができる。
【図面の簡単な説明】
【図1】本発明の信号構成の実施の形態を示す図である。
【図2】本発明の伝送装置の実施の形態の全体構成を示す図である。
【図3】図2のTMCC発生器の構成を示す図である。
【図4】図3の動作を示す図である。
【図5】図2のTMCC再生器の構成を示す図である。
【図6】従来の映像信号の伝送を行う伝送装置の構成を示す図である。
【図7】図6の主データ変調器の構成を示す図である。
【図8】フレーム信号とTMCCt信号、Dt信号の例を示す図である。
【図9】図6のTMCC発生器の構成を示す図である。
【図10】図6の統合器の構成を示す図である。
【図11】図10等の動作を示すデータ図である。
【図12】図6の統合器の出力である、OFDM変調波の概念図を示す図である。
【図13】図6の分離器の構成を示す図である。
【図14】図6の主データ復調器の構成を示す図である。
【図15】TMCCr信号、Dr信号を示す図である。
【図16】図6のTMCC再生器6の構成を示す図である。
【符号の説明】
1:主データ変調器、2:TMCC発生器、3:統合器、4:分離器、5:主データ復調器、6:TMCC再生器、7:SCL器、7M:MPEG−2エンコーダ、8:逆SCL器、8M:MPEG−2デコーダ、11t:送信高周波器、12t:送信アンテナ、11r:受信高周波器、12r:受信アンテナ、1−1:時間軸変換器、1−2:エラー訂正符号付加器、1−3:符号化器、1−4:CK発振器、2−1:SYNC発生器、2−2:設定前半1/2情報発生器、2−3:フレーム反転発生器、2−4:設定後半2/2情報発生器、2−5:フレーム発生器、2−6:MUX、3−1:SEL/CP挿入器、3−2:IFFT器、3−3:ガード付加器、3−4:直交変調処理器、4−1:直交復調器、4−2:FFT器、4−3:同期再生器、4−4:電圧制御CKr発生器、4−5:Dr選択器、4−6:TMCCr選択器、4−7:補正器、5−1:復号化器、5−2:エラー訂正器、5−3:時間軸変換器、6−1:SP変換器、6−2:ラッチ、6−3:SYNC検出器、6−4:フレームカウンタ、6−5:フレーム遅延器、6−6:アンドゲート、6−14:遅延器、7−1:47h検出器、7−2:8分周器、7−3:SCL演算器、7−4:リセット付PN発生器、7−5:B8h置換器、8−1:B8h検出器、8−3:逆SCL演算器、8−4:リセット付PN発生器、8−5:47h置換器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal configuration including a main data Dt, a SYNC pattern indicating a header portion, and a TMCC having a bit pattern indicating setting information of the main data Dt, a transmission device, a transmission device, and a reception device.
[0002]
[Prior art]
In recent years, OFDM modulation has begun to be used as a modulation scheme for digital transmission. OFDM modulation is transmission using a large number of carriers, and has a carrier called TMCC that transmits auxiliary data in addition to main data.
[0003]
The main data is a video or audio signal, and is a transport stream (hereinafter referred to as TS) obtained by compressing the main data by MPEG processing. Several years ago, video and audio were transmitted by analog FM. In analog FM, the SN of video and audio changes depending on the received electric field level. In mobile transmissions such as marathons where the electric field level changes drastically, the relayed video is likely to be a low-quality signal with a lot of noise and disturbance. Digital transmission such as OFDM digitizes information and uses error correction processing together. Therefore, even when the received electric field level changes, the same quality video can be relayed and transmitted as long as error correction is possible.
[0004]
If the electric field level falls below the limit value, error correction becomes impossible and image transmission becomes impossible.
This limit value is in a contradictory relationship with the amount of data to be transmitted.
In the case of 64QAM,
[0005]
The environment for video transmission varies depending on the transmission distance and whether it is moving or fixed. The user in use decides whether to place importance on the transmission amount or the transmission limit according to the transmission environment, and determines the setting mode.
[0006]
The digital FPU (Field Pickup Unit) has four types of modulation settings, for example, 64QAM, 32QAM, 16QAM, and QPSK in order to meet such a request. The convolution ratio related to the strength of error correction also has five types of correction settings such as none, 5/6, 3/4, 2/3, and 1/2.
[0007]
This mode must be set identically on the transmission side and the reception side.
Note that these settings on the transmission side can be automatically set on the reception side if sent to the reception side, and an operation for setting the demodulation mode one by one becomes unnecessary.
Auxiliary data for automatically setting this setting instead of manually is transmitted using a carrier called a TMCC carrier.
In all cases, since the information is related to the basic mode, BPSK modulation with high transmission tolerance is performed and transmitted.
The receiving side demodulates the TMCC carrier, obtains the main data setting mode, and sets the setting mode of the main data receiving unit. If this function is used, the mode state on the receiving side can be automatically changed and set only by changing the setting on the transmitting side.
[0008]
Reference materials describing the outline of 64QAM to QPSK, error correction, and the like include P32 to 36 of the Journal of the Institute of Image Information and Television Engineers (Vol.52 No11 1988).
[0009]
FIG. 6 shows a configuration of a transmission apparatus that performs transmission of a conventional video signal.
In the transmission apparatus on the transmission side, the video signal input is input to MPEG-ENC7M and becomes compressed data. This compressed data becomes the main data. Transmission state information such as a modulation mode is auxiliary data. Data which is main data is data Dts scrambled by the
[0010]
The
[0011]
The data Dts is input to the
Setting data, which is a condition for creating the transmission data Dt, is input to the mode setting terminal of the
[0012]
The IFt signal generated by the
[0013]
Then, the radio wave that has reached the receiving antenna 12r of the receiving device on the receiving side via a transmission path that is a space is input to the receiving
[0014]
The IFr signal is separated and demodulated by the
The
[0015]
Further, various setting information extracted by the
[0016]
Note that the reset PN generators 7-4 and 8-4 initialize a PN pattern generated when a reset is input. If no reset is input, the initialization is automatically performed after 13056 clocks.
[0017]
FIG. 7 shows the configuration of the
The setting data is input to the time axis converter 1-1, the error correction code adder 1-2, and the encoder 1-3, and determines the operation mode of each unit.
[0018]
The time-axis converter 1-1 takes time to insert a time space for inserting parity information created in subsequent processing, added TMCC information, and CP information (synchronous continuous pilot signal) into the input Data signal. Axis conversion is performed. This operation is performed according to the clock signal from the clock oscillator 1-4 on the basis of the frame signal. It operates at a speed that is partially faster than the input speed in order to secure free time space.
[0019]
The error correction code adder 1-2 performs a calculation from the input data and creates and adds a parity signal.
This operation is performed according to the clock signal from the clock oscillator 1-4 on the basis of the frame signal. The parity signal is added to the time space vacated in the previous stage.
In consideration of the processing delay time of the time axis conversion process in the previous stage, the process is started after a predetermined time has elapsed after the input of the frame signal. Subsequent processing starts with the frame signal as a reference in consideration of the processing delay in the previous stage.
[0020]
The encoder 1-3 collects input data bits and maps them to the I axis and the Q axis in accordance with the modulation mode indicated by the setting data. In the 64QAM mode, the
If the 16QAM mode is designated, 4 bits are collectively converted into a signal corresponding to any of 4 × 4 16 points.
The clock oscillator 1-4 gives a constant frequency CK for operation to each of the processors described above.
[0021]
FIG. 8 shows an example of a frame signal and TMCC signals t and Dt signals. Bits of a specific pattern for SYNC of about 16 bits are arranged at time t00, and setting data is arranged from t01 thereafter.
Here, it is assumed that the frame is composed of 204 symbols.
Bits of a specific pattern for SYNC are arranged again at t10 when the next frame is started, and setting information is arranged after t11. Thereafter, this is repeated unless the setting information is changed. Incidentally, the receiving side searches using the property that a specific code bit for SYNC periodically appears, and extracts subsequent setting information.
[0022]
FIG. 9 shows the configuration of the
A setting data signal from the outside is input to the setting information generator 2-2. The frame signal from the frame generator 2-5 is input to the MUX 2-6. Outputs from the SYNC generator 2-1 and the setting information generator 2-2 are input to the MUX 2-6.
The MUX 2-6 sequentially switches the input SYNC code and setting information in accordance with the input frame signal, and outputs TMCCt.
[0023]
FIG. 10 shows a configuration of the
The SEL / CP inserter 3-1 uses the frame signal as a reference, the Dt signal as an input, the TMCCt signal as another input, and the CP signal that is a reference pilot generated by itself as a reference timing. select.
[0024]
The operation is shown in FIG. Since the Dt signal from the
[0025]
Returning to FIG. 10, the operation of each unit will be described.
For example, the IFFT device 3-2 regards 1024 pieces of data as frequency components and creates a waveform for about 50 μs, thereby performing multicarrier modulation. The first input data determines the modulation of the lowest carrier, and the next input data determines the modulation of the second lowest frequency carrier. Thereafter, this is continued 1024 times. As a result, a waveform for about 50 μs time called one symbol is created and output.
This operation is also started based on the frame signal.
[0026]
The guard adder 3-3 arranges a waveform corresponding to 1/16 symbol period of the end portion of one symbol of the input signal in a time vacant space of the symbol signal, and creates a waveform of 17/16 symbol period. A part of 1/16 period of one symbol signal is output twice. This period is called a guard interval. This operation is also started based on the frame signal.
[0027]
The quadrature modulator 3-4 converts the input signal into a baseband analog signal by DA conversion, and frequency-converts it to the local frequency equivalent from the local oscillator 83.
[0028]
FIG. 12 shows a conceptual diagram of an OFDM modulated wave that is an output of the
The image of all carriers is shown in the upper part of the figure.
It is composed of multiple carriers of multiple carriers.
The breakdown of carrier waves is a data carrier, the majority of which is shown in white, and is modulated based on Data information. When encoding is 64QAM, one carrier is determined by 6-bit information.
In addition, CP carriers for measuring the frequency deviation and phase amplitude deviation of the oscillator 83, which are indicated by shading, are inserted at regular intervals. Usually, it is modulated at a constant value.
Furthermore, there is a TMCC carrier for sending TMCC information indicated by oblique stripes. This is because 1-bit information is encoded by BPSK.
This carrier wave is changed to the following information every symbol period.
Note that these frequency arrangements are constant regardless of time.
[0029]
Here, since the CP carrier is modulated with a constant amplitude and phase, reverse correction of the phase amplitude for returning the deviation of the amplitude and phase to a predetermined constant value is performed on the
[0030]
Since the data carrier changes in amplitude and phase depending on the combination of encoded 6 bits, it is difficult to use it for distortion correction of the transmission path, and a CP carrier modulated with constant information is indispensable.
[0031]
FIG. 13 shows the configuration of the
The output of the reception high-frequency unit is input to the quadrature demodulator 4-1, converted into a baseband, and then converted into a digital signal. This output is input to the FFT unit 4-2, converted into a frequency component signal, and sequentially output from a low frequency component. Note that the conversion is performed based on the FSTrc pulse created based on the frame signal and CKrc.
[0032]
The synchronous regenerator 4-3 controls the frequency of the CKrc based on the phase difference between the frame signal and the self-generated FSTrc. In addition, FSTrc serving as an operation reference is supplied to each unit.
[0033]
The corrector 4-7 corrects the distortion generated in the transmission path for the signal of the entire band from the phase and amplitude of the input CP. In addition, the frequency and phase of the oscillator 93 in the quadrature demodulator 4-1 are controlled to remove distortion.
These operations are performed based on the FSTrc pulse created based on the frame signal and CKrc.
[0034]
The output of the corrector 4-7 is input to the Dr selector 4-5 and the TMCCr selector 4-6. The Dr selector 4-5 gates and outputs only the portion corresponding to Dr based on the FSTrc pulse generated based on the frame signal and CKrc.
The TMCCr selector 4-6 also operates based on the FSTrc pulse generated based on the frame signal and CKrc, and gates and outputs only the portion corresponding to TMCCr.
[0035]
FIG. 14 shows the configuration of the
The setting data is input to the decoder 5-1, the error corrector 5-2, and the time axis converter 5-3 to determine the operation mode of each unit.
[0036]
The decoder 5-1 identifies the transmitted data value based on the mapping point of the input data Dr. As for the presence or absence of the target signal, the processing timing is determined based on the FSTrc pulse created based on the frame signal and CKrc.
[0037]
The error corrector 5-2 performs error correction based on the parity information of the identified signal. This conversion is also performed on the basis of the FSTrc pulse created based on the frame signal and CKrc.
[0038]
The time axis converter 5-3 converts an error-corrected signal that exists intermittently into continuous data. This conversion is also performed on the basis of the FSTrc pulse created based on the frame signal and CKrc.
[0039]
FIG. 15 shows the TMCCr signal and Dr signal.
Since bits of a specific pattern for SYNC of about 16 bits are arranged from time t00 to t01, it is necessary to reach time t01 whether or not it matches the specific pattern. That is, a SYNC extraction signal indicating the presence of SYNC is generated around t01.
The break in the Dt (n) data exists at time t00 and is already a past thing at time t01. Therefore, the SYNC extraction signal generated at t01 is delayed until the time t10, and Dt (n + 1) is used as the starting point. Eventually, the break detected from TMCCr is used to specify the start point of the next frame with a delay of approximately one frame period. Therefore, even if the transmission state is normalized at a time just before t00, the data of Dt (n) cannot be demodulated normally and is not used.
[0040]
FIG. 16 shows the configuration of the
The input TMCCr is input to the SYNC detector 6-3 and the serial / parallel converter 6-1. The output of the SYNC detector 6-3 is input to the reset terminal of the frame counter 6-4 and the delay device 6-14. From the frame counter 6-4, a latch signal for capturing parallelized information at a predetermined timing is output. The setting information sent from the transmission side is captured by the latch 6-2 and output.
The delay device 6-14 delays the SYNC extraction signal by time t10-t01 (approximately one frame period) and outputs it as a frame signal.
[0041]
[Problems to be solved by the invention]
When modulation setting or correction setting of main data is performed, the bit arrangement of related information sometimes becomes the same pattern as the SYNC pattern. In this case, the TMCC regenerator on the receiving side erroneously detects a part of this setting information as a SYNC pattern code. Information of the same pattern as this SYNC is called a pseudo SYNC. Since the pseudo SYNC which is a part of the bit sequence of the related information is repeatedly generated in the frame period, it cannot be distinguished from the normal SYNC pattern code, and is erroneously detected and captured forever.
[0042]
An object of the present invention is to provide a signal configuration, a transmission device, a transmission device, and a reception device capable of preventing the acquisition of a pseudo SYNC.
[0043]
[Means for Solving the Problems]
In the TMCC having a signal structure in which a SYNC pattern indicating a header portion and a bit pattern indicating predetermined control information are repeated at a predetermined frame period, the bit pattern indicating the predetermined control information following the SYNC pattern is changed to the SYNC. A signal configuration is characterized in that a frame inversion signal of a predetermined bit whose polarity is inverted every frame is inserted and arranged at an interval shorter than the bit length of the pattern.
[0044]
The present invention relates to a transmitting apparatus for transmitting a transmission signal having main data Dt, a SYNC pattern indicating a header portion, and a TMCC having a signal configuration that repeats a bit pattern indicating setting information of the main data Dt at a predetermined frame period. A TMCC in which a frame inversion signal of a predetermined bit whose polarity is inverted every frame is inserted and arranged in a bit pattern indicating setting information of the main data Dt following the SYNC pattern at an interval shorter than the bit length of the SYNC pattern. A transmission apparatus comprising a generating means.
[0045]
The present invention transmits a transmission signal having main data Dt, a SYNC pattern indicating a header portion, and a TMCC having a signal configuration in which a bit pattern indicating setting information of the main data Dt is repeated at a predetermined frame period, by a transmission device, In a transmission apparatus that receives and reproduces data by a receiving apparatus, a predetermined bit whose polarity is inverted for each frame at an interval shorter than the bit length of the SYNC pattern is added to a bit pattern indicating setting information of the main data Dt following the SYNC pattern Means for generating a TMCC in which a frame inversion signal is inserted and arranged in the transmitter, and the receiver activates the SYNC pattern indicating the header portion when the SYNC pattern is continuously extracted from the received TMCC for a predetermined frame. A transmission apparatus comprising means for outputting.
[0046]
The present invention provides a receiving apparatus for receiving a transmission signal having main data Dt, a SYNC pattern indicating a header portion, and a TMCC having a signal configuration that repeats a bit pattern indicating setting information of the main data Dt at a predetermined frame period. A signal configuration in which a frame inversion signal of a predetermined bit whose polarity is inverted every frame is inserted and arranged in a bit pattern indicating setting information of the main data Dt following the SYNC pattern at an interval shorter than the bit length of the SYNC pattern And a means for validating the SYNC pattern indicating the header portion when the SYNC pattern is continuously extracted from the received TMCC for a predetermined frame.
[0047]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 2 shows the overall configuration of the embodiment of the transmission apparatus of the present invention.
In FIG. 2, the same parts as those in FIG. The difference is that the TMCC generator of FIG. 6 is set to 2s and the TMCC demodulator is set to 6e.
[0048]
FIG. 1 shows TMCCt generated by the
[0049]
In this manner, the portions other than the SYNC pattern in one frame are divided so that each becomes smaller than the bit length of the SYNC pattern, and a frame inversion signal is inserted and arranged between each of them. FIG. 1 shows an example in which a portion other than the SYNC pattern is divided into three, and two frame inversion signals are arranged therebetween.
[0050]
FIG. 3 shows a configuration of the
The setting data signal from the outside is input to the setting
[0051]
As shown in FIG. 4, the frame
[0052]
When the setting information is changed, there is a possibility that the setting information matches the SYNC pattern code if the frame inversion signal is either positive or negative. However, even if it matches the SYNC pattern code in the frame period from t00 to t10, it does not match in the next frame period from t10 to t20. Therefore, if the SYNC pattern code is detected as coincidence detection when the SYNC pattern code is found in two consecutive frames, the phenomenon of continuing to catch the pseudo SYNC can be prevented.
[0053]
FIG. 5 shows the configuration of the
The input TMCCr is input to the SYNC detector 6-3 and the serial / parallel converter 6-1. The output of the SYNC detector 6-3 is input to the 1-frame delay device 6-5s, and the output of the 1-frame delay device 6-5s and the output of the SYNC detector 6-3 are input to the AND gate 6-6s. The output of the gate 6-6s is input to the frame counter 6-4s. Therefore, when a SYNC pattern code is found in two consecutive frames, the AND gate 6-6s outputs a coincidence detection output.
[0054]
【The invention's effect】
According to the present invention, it is possible to obtain a signal configuration, a transmission device, a transmission device, and a reception device that can prevent pseudo SYNC capture.
[Brief description of the drawings]
FIG. 1 is a diagram showing an embodiment of a signal configuration of the present invention.
FIG. 2 is a diagram showing an overall configuration of an embodiment of a transmission apparatus of the present invention.
FIG. 3 is a diagram showing a configuration of a TMCC generator of FIG. 2;
4 is a diagram illustrating the operation of FIG. 3. FIG.
FIG. 5 is a diagram showing a configuration of a TMCC regenerator in FIG. 2;
FIG. 6 is a diagram illustrating a configuration of a transmission apparatus that performs transmission of a conventional video signal.
7 is a diagram showing a configuration of the main data modulator of FIG. 6;
FIG. 8 is a diagram illustrating an example of a frame signal, a TMCCt signal, and a Dt signal.
FIG. 9 is a diagram showing a configuration of the TMCC generator of FIG. 6;
10 is a diagram showing a configuration of the integrator of FIG. 6. FIG.
FIG. 11 is a data diagram illustrating the operation of FIG. 10 and the like.
12 is a diagram showing a conceptual diagram of an OFDM modulated wave, which is an output of the integrator of FIG. 6. FIG.
13 is a diagram showing a configuration of the separator of FIG. 6. FIG.
14 is a diagram showing a configuration of a main data demodulator in FIG. 6;
FIG. 15 is a diagram illustrating a TMCCr signal and a Dr signal.
16 is a diagram showing a configuration of a
[Explanation of symbols]
1: main data modulator, 2: TMCC generator, 3: integrator, 4: separator, 5: main data demodulator, 6: TMCC regenerator, 7: SCL unit, 7M: MPEG-2 encoder, 8: Inverse SCL unit, 8M: MPEG-2 decoder, 11t: transmission high frequency unit, 12t: transmission antenna, 11r: reception high frequency unit, 12r: reception antenna, 1-1: time axis converter, 1-2: error correction code addition 1-3: Encoder 1-4: CK oscillator 2-1: SYNC generator 2-2: First half setting information generator 2-3: Frame inversion generator 2-4 : Setting latter half 2/2 information generator, 2-5: frame generator, 2-6: MUX, 3-1: SEL / CP inserter, 3-2: IFFT device, 3-3: guard adder, 3 -4: Quadrature modulation processor, 4-1: Quadrature demodulator, 4-2: FFT device, 4- : Synchronous regenerator, 4-4: voltage controlled CKr generator, 4-5: Dr selector, 4-6: TMCCr selector, 4-7: corrector, 5-1: decoder, 5-2: Error corrector, 5-3: time axis converter, 6-1: SP converter, 6-2: latch, 6-3: SYNC detector, 6-4: frame counter, 6-5: frame delay unit, 6-6: AND gate, 6-14: delay device, 7-1: 47h detector, 7-2: 8 frequency divider, 7-3: SCL calculator, 7-4: PN generator with reset, 7 -5: B8h replacement, 8-1: B8h detector, 8-3: Inverse SCL calculator, 8-4: PN generator with reset, 8-5: 47h replacement.
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