JPH0823683A - ３相インバータ装置 - Google Patents
３相インバータ装置Info
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- JPH0823683A JPH0823683A JP6156115A JP15611594A JPH0823683A JP H0823683 A JPH0823683 A JP H0823683A JP 6156115 A JP6156115 A JP 6156115A JP 15611594 A JP15611594 A JP 15611594A JP H0823683 A JPH0823683 A JP H0823683A
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Abstract
(57)【要約】
【目的】半導体スイッチング素子あるいは制御装置が故
障した場合に、直流短絡の発生を防止することができ、
さらに故障したアームを識別できる装置を得る。 【構成】スイッチング素子１Ｕ，１Ｘ，１Ｖ，１Ｙ，１
Ｗ，１Ｚを直列に接続した上下アーム２ＵＸを３組、直
流電圧源３に対して並列に接続したインバータ４と、素
子の端子Ｇにオン・オフするための信号を作成するパル
ス生成装置５と、各素子の端子Ｇにそれぞれスイッチン
グ信号が与えられ、５から出力される信号をそれぞれ絶
縁装置６Ｕ，６Ｘを介して導き、所望の信号とする増幅
装置７Ｕ，７Ｘと、２ＵＸを構成する各半導体スイッチ
ング素子のＧおよび第２端子Ｋ間の電圧が有ることを検
出し信号を出力する８Ｕ，８Ｘと、２ＵＸに対応して設
けられている８Ｕ，８Ｘから信号が出力されたときに２
ＵＸに対応して設けられている７Ｕ，７Ｘから非導通制
御信号を出力させる出力制限装置を具備したもの。
障した場合に、直流短絡の発生を防止することができ、
さらに故障したアームを識別できる装置を得る。 【構成】スイッチング素子１Ｕ，１Ｘ，１Ｖ，１Ｙ，１
Ｗ，１Ｚを直列に接続した上下アーム２ＵＸを３組、直
流電圧源３に対して並列に接続したインバータ４と、素
子の端子Ｇにオン・オフするための信号を作成するパル
ス生成装置５と、各素子の端子Ｇにそれぞれスイッチン
グ信号が与えられ、５から出力される信号をそれぞれ絶
縁装置６Ｕ，６Ｘを介して導き、所望の信号とする増幅
装置７Ｕ，７Ｘと、２ＵＸを構成する各半導体スイッチ
ング素子のＧおよび第２端子Ｋ間の電圧が有ることを検
出し信号を出力する８Ｕ，８Ｘと、２ＵＸに対応して設
けられている８Ｕ，８Ｘから信号が出力されたときに２
ＵＸに対応して設けられている７Ｕ，７Ｘから非導通制
御信号を出力させる出力制限装置を具備したもの。
Description
【０００１】
【産業上の利用分野】本発明はゲートターンオフサイリ
スタ（ＧＴＯ）等の自己消弧形の半導体スイッチング素
子からなり、直流電力を３相交流電力に変換する３相イ
ンバータ装置に関する。
スタ（ＧＴＯ）等の自己消弧形の半導体スイッチング素
子からなり、直流電力を３相交流電力に変換する３相イ
ンバータ装置に関する。
【０００２】
【従来の技術】図８はこの種、従来の３相インバータ装
置の一例を示すもので、３相インバータ４と制御装置か
らなり、３相インバータ４は、半導体スイッチング素子
（以下単に素子と称する）１Ｕ，１Ｘ，１Ｖ，１Ｙ，１
Ｗ，１Ｚのうち、１Ｕ，１Ｘにより上アーム２Ｕ，下ア
ーム２Ｘを構成し、これを直列接続して上下アーム２Ｕ
Ｘを構成し、同様に１Ｖ，１Ｙにより上下アームを構成
し、また１Ｗ，１Ｚにより上下アームを構成し、各上下
アームを直流電圧源３およびヒューズ２１の直列回路に
対して並列に接続されている。
置の一例を示すもので、３相インバータ４と制御装置か
らなり、３相インバータ４は、半導体スイッチング素子
（以下単に素子と称する）１Ｕ，１Ｘ，１Ｖ，１Ｙ，１
Ｗ，１Ｚのうち、１Ｕ，１Ｘにより上アーム２Ｕ，下ア
ーム２Ｘを構成し、これを直列接続して上下アーム２Ｕ
Ｘを構成し、同様に１Ｖ，１Ｙにより上下アームを構成
し、また１Ｗ，１Ｚにより上下アームを構成し、各上下
アームを直流電圧源３およびヒューズ２１の直列回路に
対して並列に接続されている。
【０００３】ここで、説明の都合上素子１Ｕの接続され
ているアームを上アーム２Ｕと呼び、素子１Ｘの接続さ
れているアームを下アーム２Ｘと呼び、両者を上下アー
ム２ＵＸと呼ぶ。
ているアームを上アーム２Ｕと呼び、素子１Ｘの接続さ
れているアームを下アーム２Ｘと呼び、両者を上下アー
ム２ＵＸと呼ぶ。
【０００４】上下アーム２ＵＸの制御装置は、パルス生
成装置５、絶縁装置６Ｕ，６Ｘ、増幅装置７Ｕ，７Ｘ、
電流検出器２０から構成され、パルス生成装置５は素子
のスイッチング信号（オン・オフ信号）Ａを作成する。
絶縁装置６Ｕ，６Ｘはそれぞれパルス生成装置５からの
スイッチング信号を絶縁し、増幅装置７Ｕ，７Ｘにそれ
ぞれ渡す。増幅装置７Ｕ，７Ｘはそれぞれ絶縁装置６
Ｕ，６Ｘからのスイッチング信号Ｂを増幅して素子１
Ｕ，１Ｘの端子Ｇにそれぞれスイッチング信号Ｃを与え
る。
成装置５、絶縁装置６Ｕ，６Ｘ、増幅装置７Ｕ，７Ｘ、
電流検出器２０から構成され、パルス生成装置５は素子
のスイッチング信号（オン・オフ信号）Ａを作成する。
絶縁装置６Ｕ，６Ｘはそれぞれパルス生成装置５からの
スイッチング信号を絶縁し、増幅装置７Ｕ，７Ｘにそれ
ぞれ渡す。増幅装置７Ｕ，７Ｘはそれぞれ絶縁装置６
Ｕ，６Ｘからのスイッチング信号Ｂを増幅して素子１
Ｕ，１Ｘの端子Ｇにそれぞれスイッチング信号Ｃを与え
る。
【０００５】なお、電流検出器２０はインバータ４の電
流を検出し、これが過電流となったとき、過電流検出信
号をパルス生成装置５に与えてスイッチング信号Ａを出
力するのを止める。なお、素子１Ｖ，１Ｙ，１Ｗ，１Ｚ
の上下アームの制御装置も同様に６Ｕ，６Ｘ，７Ｕ，７
Ｘから構成されている。
流を検出し、これが過電流となったとき、過電流検出信
号をパルス生成装置５に与えてスイッチング信号Ａを出
力するのを止める。なお、素子１Ｖ，１Ｙ，１Ｗ，１Ｚ
の上下アームの制御装置も同様に６Ｕ，６Ｘ，７Ｕ，７
Ｘから構成されている。
【０００６】
【発明が解決しようとする課題】図８に示すように、素
子１Ｕ，１Ｘ，１Ｖ，１Ｙ，１Ｗ，１Ｚあるいは制御装
置が故障した場合、この故障が発生した結果として生じ
る直流短絡による過電流を電流検出器２０により検出す
ることによって、故障発生を検出するので、素子１Ｕ，
１Ｖ，１Ｗ，１Ｘ，１Ｙ，１Ｚあるいはヒューズ２１を
破損するおそれがあった。
子１Ｕ，１Ｘ，１Ｖ，１Ｙ，１Ｗ，１Ｚあるいは制御装
置が故障した場合、この故障が発生した結果として生じ
る直流短絡による過電流を電流検出器２０により検出す
ることによって、故障発生を検出するので、素子１Ｕ，
１Ｖ，１Ｗ，１Ｘ，１Ｙ，１Ｚあるいはヒューズ２１を
破損するおそれがあった。
【０００７】また、過電流検出によって故障を認識する
ので、どのアームが故障したのかを簡単に識別するのが
困難であり、修理に時間がかかるという問題がある。そ
こで、本発明は、半導体スイッチング素子あるいは制御
装置が故障した場合、直流短絡の発生を防止することが
でき、さらに故障が発生したアームを簡単に識別できる
３相インバータ装置を提供することを目的とする。
ので、どのアームが故障したのかを簡単に識別するのが
困難であり、修理に時間がかかるという問題がある。そ
こで、本発明は、半導体スイッチング素子あるいは制御
装置が故障した場合、直流短絡の発生を防止することが
でき、さらに故障が発生したアームを簡単に識別できる
３相インバータ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に対応する発明は、導通制御端子に電圧を
印加することによって第１端子Ａと第２端子が導通する
自己消弧形の半導体スイッチング素子を２個直列に接続
した上下アームを３組、直流電圧源に対してそれぞれ並
列に接続した３相インバータと、前記各半導体スイッチ
ング素子の導通制御端子にオン・オフするためのスイッ
チング信号を作成するパルス生成装置と、前記各半導体
スイッチング素子の導通制御端子にそれぞれスイッチン
グ信号が与えられ、前記パルス生成装置から出力される
スイッチング信号をそれぞれ絶縁装置を介して導くと共
に、所望のスイッチング信号とする複数の増幅装置と、
前記各上下アームを構成する各半導体スイッチング素子
の導通制御端子および第２端子間の電圧が有ることを検
出し信号を出力する複数の電圧検出器と、前記上下アー
ムにそれぞれ対応して設けられている一方の電圧検出器
から信号が出力されたとき前記上下アームにそれぞれ対
応して設けられている他方の増幅装置から非導通制御信
号を出力させる複数の出力制限装置を具備した３相イン
バータ装置である。
に、請求項１に対応する発明は、導通制御端子に電圧を
印加することによって第１端子Ａと第２端子が導通する
自己消弧形の半導体スイッチング素子を２個直列に接続
した上下アームを３組、直流電圧源に対してそれぞれ並
列に接続した３相インバータと、前記各半導体スイッチ
ング素子の導通制御端子にオン・オフするためのスイッ
チング信号を作成するパルス生成装置と、前記各半導体
スイッチング素子の導通制御端子にそれぞれスイッチン
グ信号が与えられ、前記パルス生成装置から出力される
スイッチング信号をそれぞれ絶縁装置を介して導くと共
に、所望のスイッチング信号とする複数の増幅装置と、
前記各上下アームを構成する各半導体スイッチング素子
の導通制御端子および第２端子間の電圧が有ることを検
出し信号を出力する複数の電圧検出器と、前記上下アー
ムにそれぞれ対応して設けられている一方の電圧検出器
から信号が出力されたとき前記上下アームにそれぞれ対
応して設けられている他方の増幅装置から非導通制御信
号を出力させる複数の出力制限装置を具備した３相イン
バータ装置である。
【０００９】前記目的を達成するために、請求項２に対
応する発明は、導通制御端子に電圧を印加することによ
って第１端子Ａと第２端子が導通する自己消弧形の半導
体スイッチング素子を２個直列に接続した上下アームを
３組、直流電圧源に対してそれぞれ並列に接続した３相
インバータと、前記各半導体スイッチング素子の導通制
御端子にオン・オフするためのスイッチング信号を作成
するパルス生成装置と、前記各半導体スイッチング素子
の導通制御端子にそれぞれスイッチング信号が与えら
れ、前記パルス生成装置から出力されるスイッチング信
号をそれぞれ絶縁装置を介して導くと共に、所望のスイ
ッチング信号とする複数の増幅装置と、前記各上下アー
ムを構成する各半導体スイッチング素子の導通制御端子
および第２端子間の電圧が有ることを検出し信号を出力
する複数の電圧検出器と、前記上下アームにそれぞれ対
応して設けられている一方の電圧検出器から信号が出力
されたとき前記パルス生成装置から前記上下アームの他
方にそれぞれ対応して設けられている半導体スイッチン
グ素子に対して非導通制御信号を出力させる複数の出力
制限装置を具備した３相インバータ装置である。
応する発明は、導通制御端子に電圧を印加することによ
って第１端子Ａと第２端子が導通する自己消弧形の半導
体スイッチング素子を２個直列に接続した上下アームを
３組、直流電圧源に対してそれぞれ並列に接続した３相
インバータと、前記各半導体スイッチング素子の導通制
御端子にオン・オフするためのスイッチング信号を作成
するパルス生成装置と、前記各半導体スイッチング素子
の導通制御端子にそれぞれスイッチング信号が与えら
れ、前記パルス生成装置から出力されるスイッチング信
号をそれぞれ絶縁装置を介して導くと共に、所望のスイ
ッチング信号とする複数の増幅装置と、前記各上下アー
ムを構成する各半導体スイッチング素子の導通制御端子
および第２端子間の電圧が有ることを検出し信号を出力
する複数の電圧検出器と、前記上下アームにそれぞれ対
応して設けられている一方の電圧検出器から信号が出力
されたとき前記パルス生成装置から前記上下アームの他
方にそれぞれ対応して設けられている半導体スイッチン
グ素子に対して非導通制御信号を出力させる複数の出力
制限装置を具備した３相インバータ装置である。
【００１０】前記目的を達成するために、請求項３に対
応する発明は、導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の半導体
スイッチング素子を２個直列に接続した上下アームを３
組、直流電圧源に対してそれぞれ並列に接続した３相イ
ンバータと、前記各半導体スイッチング素子の導通制御
端子にオン・オフするためのスイッチング信号を作成す
るパルス生成装置と、前記各半導体スイッチング素子の
導通制御端子にそれぞれスイッチング信号が与えられ、
前記パルス生成装置から出力されるスイッチング信号を
それぞれ絶縁装置を介して導くと共に、所望のスイッチ
ング信号とする複数の増幅装置と、前記各上下アームを
構成する各半導体スイッチング素子の導通制御端子およ
び第２端子間の電圧が有ることを検出し信号を出力する
複数の電圧検出器と、前記各アーム毎に設けられている
絶縁装置および前記増幅装置の間の電圧を検出し信号を
出力する複数の装置間電圧検出器と、前記各アームに対
応する装置間電圧検出器および前記電圧検出器の検出信
号を入力し両方の信号が不一致となったとき、この不一
致となったアームに対応する前記増幅装置または半導体
スイッチング素子の故障と判断する故障検出手段を具備
した３相インバータ装置である。
応する発明は、導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の半導体
スイッチング素子を２個直列に接続した上下アームを３
組、直流電圧源に対してそれぞれ並列に接続した３相イ
ンバータと、前記各半導体スイッチング素子の導通制御
端子にオン・オフするためのスイッチング信号を作成す
るパルス生成装置と、前記各半導体スイッチング素子の
導通制御端子にそれぞれスイッチング信号が与えられ、
前記パルス生成装置から出力されるスイッチング信号を
それぞれ絶縁装置を介して導くと共に、所望のスイッチ
ング信号とする複数の増幅装置と、前記各上下アームを
構成する各半導体スイッチング素子の導通制御端子およ
び第２端子間の電圧が有ることを検出し信号を出力する
複数の電圧検出器と、前記各アーム毎に設けられている
絶縁装置および前記増幅装置の間の電圧を検出し信号を
出力する複数の装置間電圧検出器と、前記各アームに対
応する装置間電圧検出器および前記電圧検出器の検出信
号を入力し両方の信号が不一致となったとき、この不一
致となったアームに対応する前記増幅装置または半導体
スイッチング素子の故障と判断する故障検出手段を具備
した３相インバータ装置である。
【００１１】前記目的を達成するために、請求項４に対
応する発明は、導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の第１〜
第４の半導体スイッチング素子を４個直列に接続した上
下アームを３組、直流電圧源を２個直列接続した回路に
対してそれぞれ並列に接続し、かつ前記直流電圧源の中
性点と前記第１の半導体スイッチング素子の第２端子と
の間に第１の中性点クランプダイオードを接続し、さら
に前記直流電圧源の中性点と前記第３の半導体スイッチ
ング素子の第２端子との間に第２の中性点クランプダイ
オードを接続した３相中性点クランプ式インバータと、
前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、前記各半導体スイッチング素子の導通制御端子
にそれぞれスイッチング信号が与えられ、前記パルス生
成装置から出力されるスイッチング信号をそれぞれ絶縁
装置を介して導くと共に、所望のスイッチング信号とす
る複数の増幅装置と、前記各上下アームを構成する第１
および第３の半導体スイッチング素子を第１組とし、か
つ前記各上下アームを構成する第２および第４の半導体
スイッチング素子を第２組とし、第１組の第１の半導体
スイッチング素子ならびに第２組の第３の半導体スイッ
チング素子の導通制御端子および第２端子間の電圧が有
ることをそれぞれ検出し信号を出力する複数の電圧検出
器と、前記上下アームにそれぞれ対応して設けられてい
る一方の電圧検出器から信号が出力されたとき前記上下
アームにそれぞれ対応して設けられている他方の増幅装
置から非導通制御信号を出力させる複数の出力制限装置
を具備した３相インバータ装置である。
応する発明は、導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の第１〜
第４の半導体スイッチング素子を４個直列に接続した上
下アームを３組、直流電圧源を２個直列接続した回路に
対してそれぞれ並列に接続し、かつ前記直流電圧源の中
性点と前記第１の半導体スイッチング素子の第２端子と
の間に第１の中性点クランプダイオードを接続し、さら
に前記直流電圧源の中性点と前記第３の半導体スイッチ
ング素子の第２端子との間に第２の中性点クランプダイ
オードを接続した３相中性点クランプ式インバータと、
前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、前記各半導体スイッチング素子の導通制御端子
にそれぞれスイッチング信号が与えられ、前記パルス生
成装置から出力されるスイッチング信号をそれぞれ絶縁
装置を介して導くと共に、所望のスイッチング信号とす
る複数の増幅装置と、前記各上下アームを構成する第１
および第３の半導体スイッチング素子を第１組とし、か
つ前記各上下アームを構成する第２および第４の半導体
スイッチング素子を第２組とし、第１組の第１の半導体
スイッチング素子ならびに第２組の第３の半導体スイッ
チング素子の導通制御端子および第２端子間の電圧が有
ることをそれぞれ検出し信号を出力する複数の電圧検出
器と、前記上下アームにそれぞれ対応して設けられてい
る一方の電圧検出器から信号が出力されたとき前記上下
アームにそれぞれ対応して設けられている他方の増幅装
置から非導通制御信号を出力させる複数の出力制限装置
を具備した３相インバータ装置である。
【００１２】前記目的を達成するために、請求項５に対
応する発明は、導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の第１〜
第４の半導体スイッチング素子を４個直列に接続した上
下アームを３組、直流電圧源を２個直列接続した回路に
対してそれぞれ並列に接続し、かつ前記直流電圧源の中
性点と前記第１の半導体スイッチング素子の第２端子と
の間に第１の中性点クランプダイオードを接続し、さら
に前記直流電圧源の中性点と前記第３の半導体スイッチ
ング素子の第２端子との間に第２の中性点クランプダイ
オードを接続した３相中性点クランプ式インバータと、
前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、前記各半導体スイッチング素子の導通制御端子
にそれぞれスイッチング信号が与えられ、前記パルス生
成装置から出力されるスイッチング信号をそれぞれ絶縁
装置を介して導くと共に、所望のスイッチング信号とす
る複数の増幅装置と、前記各上下アームを構成する第１
および第３の半導体スイッチング素子を第１組とし、か
つ前記各上下アームを構成する第２および第４の半導体
スイッチング素子を第２組とし、第１組の第１の半導体
スイッチング素子ならびに第２組の第３の半導体スイッ
チング素子の導通制御端子および第２端子間の電圧が有
ることをそれぞれ検出し信号を出力する複数の電圧検出
器と、前記上下アームにそれぞれ対応して設けられてい
る一方の電圧検出器から信号が出力されたとき前記パル
ス生成装置から前記上下アームの他方にそれぞれ対応し
て設けられている半導体スイッチング素子に対して非導
通制御信号を出力させる複数の出力制限装置を具備した
３相インバータ装置である。
応する発明は、導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の第１〜
第４の半導体スイッチング素子を４個直列に接続した上
下アームを３組、直流電圧源を２個直列接続した回路に
対してそれぞれ並列に接続し、かつ前記直流電圧源の中
性点と前記第１の半導体スイッチング素子の第２端子と
の間に第１の中性点クランプダイオードを接続し、さら
に前記直流電圧源の中性点と前記第３の半導体スイッチ
ング素子の第２端子との間に第２の中性点クランプダイ
オードを接続した３相中性点クランプ式インバータと、
前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、前記各半導体スイッチング素子の導通制御端子
にそれぞれスイッチング信号が与えられ、前記パルス生
成装置から出力されるスイッチング信号をそれぞれ絶縁
装置を介して導くと共に、所望のスイッチング信号とす
る複数の増幅装置と、前記各上下アームを構成する第１
および第３の半導体スイッチング素子を第１組とし、か
つ前記各上下アームを構成する第２および第４の半導体
スイッチング素子を第２組とし、第１組の第１の半導体
スイッチング素子ならびに第２組の第３の半導体スイッ
チング素子の導通制御端子および第２端子間の電圧が有
ることをそれぞれ検出し信号を出力する複数の電圧検出
器と、前記上下アームにそれぞれ対応して設けられてい
る一方の電圧検出器から信号が出力されたとき前記パル
ス生成装置から前記上下アームの他方にそれぞれ対応し
て設けられている半導体スイッチング素子に対して非導
通制御信号を出力させる複数の出力制限装置を具備した
３相インバータ装置である。
【００１３】前記目的を達成するために、請求項６に対
応する発明は、導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の第１〜
第４の半導体スイッチング素子を４個直列に接続した上
下アームを３組、直流電圧源を２個直列接続した回路に
対してそれぞれ並列に接続し、かつ前記直流電圧源の中
性点と前記第１の半導体スイッチング素子の第２端子と
の間に第１の中性点クランプダイオードを接続し、さら
に前記直流電圧源の中性点と前記第３の半導体スイッチ
ング素子の第２端子との間に第２の中性点クランプダイ
オードを接続した３相中性点クランプ式インバータと、
前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、前記各半導体スイッチング素子の導通制御端子
にそれぞれスイッチング信号が与えられ、前記パルス生
成装置から出力されるスイッチング信号をそれぞれ絶縁
装置を介して導くと共に、所望のスイッチング信号とす
る複数の増幅装置と、前記各上下アームを構成する第１
および第３の半導体スイッチング素子を第１組とし、か
つ前記各上下アームを構成する第２および第４の半導体
スイッチング素子を第２組とし、第１組の第１の半導体
スイッチング素子ならびに第２組の第３の半導体スイッ
チング素子の導通制御端子および第２端子間の電圧が有
ることをそれぞれ検出し信号を出力する複数の電圧検出
器と、前記各アーム毎に設けられている絶縁装置および
前記増幅装置の間の電圧を検出し信号を出力する複数の
装置間電圧検出器と、前記各アームに対応する装置間電
圧検出器および前記電圧検出器の検出信号を入力し両方
の信号が不一致となったとき、この不一致となったアー
ムに対応する前記増幅装置または半導体スイッチング素
子の故障と判断する故障検出手段を具備した３相インバ
ータ装置である。
応する発明は、導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の第１〜
第４の半導体スイッチング素子を４個直列に接続した上
下アームを３組、直流電圧源を２個直列接続した回路に
対してそれぞれ並列に接続し、かつ前記直流電圧源の中
性点と前記第１の半導体スイッチング素子の第２端子と
の間に第１の中性点クランプダイオードを接続し、さら
に前記直流電圧源の中性点と前記第３の半導体スイッチ
ング素子の第２端子との間に第２の中性点クランプダイ
オードを接続した３相中性点クランプ式インバータと、
前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、前記各半導体スイッチング素子の導通制御端子
にそれぞれスイッチング信号が与えられ、前記パルス生
成装置から出力されるスイッチング信号をそれぞれ絶縁
装置を介して導くと共に、所望のスイッチング信号とす
る複数の増幅装置と、前記各上下アームを構成する第１
および第３の半導体スイッチング素子を第１組とし、か
つ前記各上下アームを構成する第２および第４の半導体
スイッチング素子を第２組とし、第１組の第１の半導体
スイッチング素子ならびに第２組の第３の半導体スイッ
チング素子の導通制御端子および第２端子間の電圧が有
ることをそれぞれ検出し信号を出力する複数の電圧検出
器と、前記各アーム毎に設けられている絶縁装置および
前記増幅装置の間の電圧を検出し信号を出力する複数の
装置間電圧検出器と、前記各アームに対応する装置間電
圧検出器および前記電圧検出器の検出信号を入力し両方
の信号が不一致となったとき、この不一致となったアー
ムに対応する前記増幅装置または半導体スイッチング素
子の故障と判断する故障検出手段を具備した３相インバ
ータ装置である。
【００１４】
【作用】請求項１に対応する発明によれば、上下アーム
にそれぞれ対応して設けられている一方の電圧検出器か
ら信号が出力されたとき上下アームにそれぞれ対応して
設けられている他方の増幅装置から非導通制御信号を出
力させる複数の出力制限装置を具備しているので、上下
アームの短絡防止を行うことができる。
にそれぞれ対応して設けられている一方の電圧検出器か
ら信号が出力されたとき上下アームにそれぞれ対応して
設けられている他方の増幅装置から非導通制御信号を出
力させる複数の出力制限装置を具備しているので、上下
アームの短絡防止を行うことができる。
【００１５】請求項２に対応する発明によれば、上下ア
ームにそれぞれ対応して設けられている一方の電圧検出
器から信号が出力されたときパルス生成装置から上下ア
ームの他方にそれぞれ対応して設けられている半導体ス
イッチング素子に対して非導通制御信号を出力させる複
数の出力制限装置を具備しているので、上下アームの短
絡防止を行うことができる。
ームにそれぞれ対応して設けられている一方の電圧検出
器から信号が出力されたときパルス生成装置から上下ア
ームの他方にそれぞれ対応して設けられている半導体ス
イッチング素子に対して非導通制御信号を出力させる複
数の出力制限装置を具備しているので、上下アームの短
絡防止を行うことができる。
【００１６】請求項３に対応する発明によれば、各アー
ムに対応する装置間電圧検出器および電圧検出器の検出
信号を入力し両方の信号が不一致となったとき、この不
一致となったアームに対応する増幅装置または半導体ス
イッチング素子の故障と判断する故障検出手段を具備し
ているので、全６個のアームのうち、どのアームが故障
したかを識別できる。
ムに対応する装置間電圧検出器および電圧検出器の検出
信号を入力し両方の信号が不一致となったとき、この不
一致となったアームに対応する増幅装置または半導体ス
イッチング素子の故障と判断する故障検出手段を具備し
ているので、全６個のアームのうち、どのアームが故障
したかを識別できる。
【００１７】請求項４に対応する発明によれば、各上下
アームを構成する第１および第３の半導体スイッチング
素子を第１組とし、かつ各上下アームを構成する第２お
よび第４の半導体スイッチング素子を第２組とし、第１
組の第１の半導体スイッチング素子ならびに第２組の第
３の半導体スイッチング素子の導通制御端子および第２
端子間の電圧が有ることをそれぞれ検出し信号を出力す
る複数の電圧検出器と、上下アームにそれぞれ対応して
設けられている一方の電圧検出器から信号が出力された
とき前記上下アームにそれぞれ対応して設けられている
他方の増幅装置から非導通制御信号を出力させる複数の
出力制限装置を具備しているので、３相中性点クランプ
式インバータの直流短絡を防止することができる。
アームを構成する第１および第３の半導体スイッチング
素子を第１組とし、かつ各上下アームを構成する第２お
よび第４の半導体スイッチング素子を第２組とし、第１
組の第１の半導体スイッチング素子ならびに第２組の第
３の半導体スイッチング素子の導通制御端子および第２
端子間の電圧が有ることをそれぞれ検出し信号を出力す
る複数の電圧検出器と、上下アームにそれぞれ対応して
設けられている一方の電圧検出器から信号が出力された
とき前記上下アームにそれぞれ対応して設けられている
他方の増幅装置から非導通制御信号を出力させる複数の
出力制限装置を具備しているので、３相中性点クランプ
式インバータの直流短絡を防止することができる。
【００１８】請求項５に対応する発明によれば、各上下
アームを構成する第１および第３の半導体スイッチング
素子を第１組とし、かつ各上下アームを構成する第２お
よび第４の半導体スイッチング素子を第２組とし、第１
組の第１の半導体スイッチング素子ならびに第２組の第
３の半導体スイッチング素子の導通制御端子および第２
端子間の電圧が有ることをそれぞれ検出し信号を出力す
る複数の電圧検出器と、上下アームにそれぞれ対応して
設けられている一方の電圧検出器から信号が出力された
ときパルス生成装置から前記上下アームの他方にそれぞ
れ対応して設けられている半導体スイッチング素子に対
して非導通制御信号を出力させる複数の出力制限装置を
具備しているので、３相中性点クランプ式インバータの
直流短絡を防止することができる。
アームを構成する第１および第３の半導体スイッチング
素子を第１組とし、かつ各上下アームを構成する第２お
よび第４の半導体スイッチング素子を第２組とし、第１
組の第１の半導体スイッチング素子ならびに第２組の第
３の半導体スイッチング素子の導通制御端子および第２
端子間の電圧が有ることをそれぞれ検出し信号を出力す
る複数の電圧検出器と、上下アームにそれぞれ対応して
設けられている一方の電圧検出器から信号が出力された
ときパルス生成装置から前記上下アームの他方にそれぞ
れ対応して設けられている半導体スイッチング素子に対
して非導通制御信号を出力させる複数の出力制限装置を
具備しているので、３相中性点クランプ式インバータの
直流短絡を防止することができる。
【００１９】請求項６に対応する発明によれば、各上下
アームを構成する第１および第３の半導体スイッチング
素子を第１組とし、かつ前記各上下アームを構成する第
２および第４の半導体スイッチング素子を第２組とし、
第１組の第１の半導体スイッチング素子ならびに第２組
の第３の半導体スイッチング素子の導通制御端子および
第２端子間の電圧が有ることをそれぞれ検出し信号を出
力する複数の電圧検出器と、各アーム毎に設けられてい
る絶縁装置および増幅装置の間の電圧を検出し信号を出
力する複数の装置間電圧検出器と、各アームに対応する
装置間電圧検出器および前記電圧検出器の検出信号を入
力し両方の信号が不一致となったとき、この不一致とな
ったアームに対応する増幅装置または半導体スイッチン
グ素子の故障と判断する故障検出手段を具備しているの
で、全１２個のアームのうち、どのアームが故障したか
を識別できる。
アームを構成する第１および第３の半導体スイッチング
素子を第１組とし、かつ前記各上下アームを構成する第
２および第４の半導体スイッチング素子を第２組とし、
第１組の第１の半導体スイッチング素子ならびに第２組
の第３の半導体スイッチング素子の導通制御端子および
第２端子間の電圧が有ることをそれぞれ検出し信号を出
力する複数の電圧検出器と、各アーム毎に設けられてい
る絶縁装置および増幅装置の間の電圧を検出し信号を出
力する複数の装置間電圧検出器と、各アームに対応する
装置間電圧検出器および前記電圧検出器の検出信号を入
力し両方の信号が不一致となったとき、この不一致とな
ったアームに対応する増幅装置または半導体スイッチン
グ素子の故障と判断する故障検出手段を具備しているの
で、全１２個のアームのうち、どのアームが故障したか
を識別できる。
【００２０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。 ＜第１実施例＞図１は本発明の第１の実施例の概略構成
を示すブロック図であり、３相インバータ４と制御装置
からなっている。３相インバータ４は、導通制御端子例
えばゲート端子に電圧を印加することによって第１端子
（例えばアノード）Ａと第２端子（例えばカソード）Ｋ
が導通する自己消弧形の半導体スイッチング素子１Ｕ，
１Ｘを２個直列に接続した上下アーム２ＵＸを１組、同
様に素子１Ｖ，１Ｙからなる上下アーム、素子１Ｗ，１
Ｚからなる上下アームをそれぞれ直流電圧源３に対して
それぞれ並列に接続した構成となっている。
て説明する。 ＜第１実施例＞図１は本発明の第１の実施例の概略構成
を示すブロック図であり、３相インバータ４と制御装置
からなっている。３相インバータ４は、導通制御端子例
えばゲート端子に電圧を印加することによって第１端子
（例えばアノード）Ａと第２端子（例えばカソード）Ｋ
が導通する自己消弧形の半導体スイッチング素子１Ｕ，
１Ｘを２個直列に接続した上下アーム２ＵＸを１組、同
様に素子１Ｖ，１Ｙからなる上下アーム、素子１Ｗ，１
Ｚからなる上下アームをそれぞれ直流電圧源３に対して
それぞれ並列に接続した構成となっている。
【００２１】そして、制御装置は、パルス生成装置５、
絶縁装置６Ｕ，６Ｘ、増幅装置７Ｕ，７Ｘ、電圧検出器
８Ｕ，８Ｘから構成されているが、これらは素子１Ｕ，
１Ｘの分しか示されていないが、他の素子１Ｖ，１Ｙ，
１Ｗ、１Ｚも同様に構成されている。
絶縁装置６Ｕ，６Ｘ、増幅装置７Ｕ，７Ｘ、電圧検出器
８Ｕ，８Ｘから構成されているが、これらは素子１Ｕ，
１Ｘの分しか示されていないが、他の素子１Ｖ，１Ｙ，
１Ｗ、１Ｚも同様に構成されている。
【００２２】パルス生成装置５は、各素子１Ｕ，１Ｘ，
１Ｖ，１Ｙ，１Ｗ、１Ｚの導通制御端子にオン・オフす
るためのスイッチング信号Ａを作成する。増幅装置７Ｕ
は、素子１Ｕの導通制御端子Ｇにそれぞれスイッチング
信号Ａが与えられ、パルス生成装置５から出力されるス
イッチング信号Ａをそれぞれ絶縁装置６Ｕを介して得ら
れるスイッチング信号Ｂを導くと共に、所望のスイッチ
ング信号Ｃとするばかりでなく、後述する出力制限手段
（図示せず）を備えている。増幅装置７Ｘは、素子１Ｘ
の導通制御端子Ｇにそれぞれスイッチング信号Ａが与え
られ、パルス生成装置５から出力されるスイッチング信
号Ａをそれぞれ絶縁装置６Ｘを介して得られるスイッチ
ング信号Ｂを導くと共に、所望のスイッチング信号Ｃと
する。
１Ｖ，１Ｙ，１Ｗ、１Ｚの導通制御端子にオン・オフす
るためのスイッチング信号Ａを作成する。増幅装置７Ｕ
は、素子１Ｕの導通制御端子Ｇにそれぞれスイッチング
信号Ａが与えられ、パルス生成装置５から出力されるス
イッチング信号Ａをそれぞれ絶縁装置６Ｕを介して得ら
れるスイッチング信号Ｂを導くと共に、所望のスイッチ
ング信号Ｃとするばかりでなく、後述する出力制限手段
（図示せず）を備えている。増幅装置７Ｘは、素子１Ｘ
の導通制御端子Ｇにそれぞれスイッチング信号Ａが与え
られ、パルス生成装置５から出力されるスイッチング信
号Ａをそれぞれ絶縁装置６Ｘを介して得られるスイッチ
ング信号Ｂを導くと共に、所望のスイッチング信号Ｃと
する。
【００２３】電圧検出器８Ｕは、上下アーム２ＵＸを構
成する素子１Ｕの導通制御端子Ｇおよび第２端子Ｋ間に
電圧が印加されたことを検出し信号を出力する。電圧検
出器８Ｘは、上下アーム２ＵＸを構成する素子１Ｘの導
通制御端子Ｇおよび第２端子Ｋ間に電圧が印加されたこ
とを検出し信号を出力する。
成する素子１Ｕの導通制御端子Ｇおよび第２端子Ｋ間に
電圧が印加されたことを検出し信号を出力する。電圧検
出器８Ｘは、上下アーム２ＵＸを構成する素子１Ｘの導
通制御端子Ｇおよび第２端子Ｋ間に電圧が印加されたこ
とを検出し信号を出力する。
【００２４】増幅装置７Ｕに設けられている出力制限装
置は、電圧検出器８Ｘから信号が出力されたとき上下ア
ーム２ＵＸに対応して設けられている他方の増幅装置７
Ｕから出力される導通制御信号を阻止したり、非導通制
御信号を出力させるものである。また増幅装置７Ｘに設
けられている出力制限装置は、電圧検出器８Ｕから信号
が出力されたとき上下アーム２ＵＸに対応して設けられ
ている他方の増幅装置７Ｘから出力される導通制御信号
を阻止したり、非導通制御信号を出力させるものであ
る。
置は、電圧検出器８Ｘから信号が出力されたとき上下ア
ーム２ＵＸに対応して設けられている他方の増幅装置７
Ｕから出力される導通制御信号を阻止したり、非導通制
御信号を出力させるものである。また増幅装置７Ｘに設
けられている出力制限装置は、電圧検出器８Ｕから信号
が出力されたとき上下アーム２ＵＸに対応して設けられ
ている他方の増幅装置７Ｘから出力される導通制御信号
を阻止したり、非導通制御信号を出力させるものであ
る。
【００２５】電圧検出器８Ｕ，８Ｘいずれも同一構成
で、例えば図２のごとく、発光ダイオード（ＬＥＤ）８
Ｕ１と抵抗８Ｕ２が直列に接続されている。次に、図１
の実施例の作用効果について説明する。
で、例えば図２のごとく、発光ダイオード（ＬＥＤ）８
Ｕ１と抵抗８Ｕ２が直列に接続されている。次に、図１
の実施例の作用効果について説明する。
【００２６】通常は、パルス生成装置５からのスイッチ
ング信号Ａは、絶縁装置６Ｕによりスイッチング信号Ｂ
とし、増幅装置７Ｕにより得られるスイッチング信号Ｃ
が例えば上アーム２Ｕの素子１Ｕの導通制御端子Ｇに与
えられるので、素子１Ｕは導通状態にあるが、このとき
素子１Ｘはこの導通制御端子Ｇにスイッチング信号が与
えられず、素子１Ｘは非導通状態にあるので、上下アー
ム２ＵＸが同時に導通状態となることはない。
ング信号Ａは、絶縁装置６Ｕによりスイッチング信号Ｂ
とし、増幅装置７Ｕにより得られるスイッチング信号Ｃ
が例えば上アーム２Ｕの素子１Ｕの導通制御端子Ｇに与
えられるので、素子１Ｕは導通状態にあるが、このとき
素子１Ｘはこの導通制御端子Ｇにスイッチング信号が与
えられず、素子１Ｘは非導通状態にあるので、上下アー
ム２ＵＸが同時に導通状態となることはない。
【００２７】ところが、この状態で例えば増幅装置７Ｘ
に故障が発生し、スイッチング信号Ａが非導通状態にも
かかわらずスイッチング信号Ｃが導通状態となれば、上
下アーム２ＵＸが短絡状態となる。
に故障が発生し、スイッチング信号Ａが非導通状態にも
かかわらずスイッチング信号Ｃが導通状態となれば、上
下アーム２ＵＸが短絡状態となる。
【００２８】さらに、例えば上アーム２Ｕの素子１Ｕが
故障して常に導通状態となった場合、下アーム２Ｘのス
イッチング信号Ｃが導通状態となれば上下アーム２ＵＸ
が短絡状態となる。
故障して常に導通状態となった場合、下アーム２Ｘのス
イッチング信号Ｃが導通状態となれば上下アーム２ＵＸ
が短絡状態となる。
【００２９】このようなことから、本発明の実施例で
は、以下のように構成されている。すなわち、素子１Ｕ
が導通していれば、Ｇ−Ｋ間電圧は順電圧降下分の電圧
となり、素子１Ｕが非導通ならばＧ−Ｋ間電圧は０以下
となる。このことを利用して、Ｇ−Ｋ間に、電圧検出器
８Ｕ，８Ｘを設けてＧ−Ｋ間の電圧を検出し、一方のＧ
−Ｋ間電圧検出結果を他方の増幅装置７Ｕ，７Ｘに入力
し、一方のＧ−Ｋ間電圧が導通状態である場合には他方
のスイッチング信号Ａを非導通状態にすることで直流短
絡防止を行うことができる。
は、以下のように構成されている。すなわち、素子１Ｕ
が導通していれば、Ｇ−Ｋ間電圧は順電圧降下分の電圧
となり、素子１Ｕが非導通ならばＧ−Ｋ間電圧は０以下
となる。このことを利用して、Ｇ−Ｋ間に、電圧検出器
８Ｕ，８Ｘを設けてＧ−Ｋ間の電圧を検出し、一方のＧ
−Ｋ間電圧検出結果を他方の増幅装置７Ｕ，７Ｘに入力
し、一方のＧ−Ｋ間電圧が導通状態である場合には他方
のスイッチング信号Ａを非導通状態にすることで直流短
絡防止を行うことができる。
【００３０】また、ここで用いる電圧検出器８Ｕは、半
導体スイッチング素子１Ｕが非導通状態のときに、Ｇ−
Ｋ間に負バイアスを与えている場合には、例えば図２に
示すような抵抗８Ｕ２とＬＥＤ８Ｕ１を用いた簡単な構
成でもよい。この場合、ＬＥＤ８Ｕ１が点灯していれば
非導通状態、ＬＥＤ８Ｕ１が消灯いていれば導通状態と
いうことになる。
導体スイッチング素子１Ｕが非導通状態のときに、Ｇ−
Ｋ間に負バイアスを与えている場合には、例えば図２に
示すような抵抗８Ｕ２とＬＥＤ８Ｕ１を用いた簡単な構
成でもよい。この場合、ＬＥＤ８Ｕ１が点灯していれば
非導通状態、ＬＥＤ８Ｕ１が消灯いていれば導通状態と
いうことになる。
【００３１】＜第２実施例＞図３は本発明の第２の実施
例の概略構成を示すブロック図である。第１の実施例に
おける電圧検出器８Ｕの出力である素子１ＵのＧ−Ｋ間
電圧検出結果を増幅装置７Ｘに入力せず、パルス生成装
置５にフィードバックし、また電圧検出器８Ｘの出力で
ある素子１ＸのＧ−Ｋ間電圧検出結果を増幅装置７Ｕに
入力せず、パルス生成装置５にフィードバックしている
点が異なる。この場合、電圧検出器８Ｕ，８Ｘの出力を
それぞれパルス生成装置５にフィードバックして、例え
ば一方の素子１ＵのＧ−Ｋ間電圧が導通状態である場合
には他方の素子１Ｘのスイッチング信号Ｃを非導通状態
にするように構成されている。従って、前述の第１実施
例と同様に直流短絡を防止することができる。
例の概略構成を示すブロック図である。第１の実施例に
おける電圧検出器８Ｕの出力である素子１ＵのＧ−Ｋ間
電圧検出結果を増幅装置７Ｘに入力せず、パルス生成装
置５にフィードバックし、また電圧検出器８Ｘの出力で
ある素子１ＸのＧ−Ｋ間電圧検出結果を増幅装置７Ｕに
入力せず、パルス生成装置５にフィードバックしている
点が異なる。この場合、電圧検出器８Ｕ，８Ｘの出力を
それぞれパルス生成装置５にフィードバックして、例え
ば一方の素子１ＵのＧ−Ｋ間電圧が導通状態である場合
には他方の素子１Ｘのスイッチング信号Ｃを非導通状態
にするように構成されている。従って、前述の第１実施
例と同様に直流短絡を防止することができる。
【００３２】＜第３実施例＞図４は本発明の第３の実施
例の概略構成を示すブロック図であり、第１実施例と異
なる点は、新たに電圧検出器１０Ｕ，１０Ｘと、故障検
出器９を設け、増幅装置７Ｕ，７Ｘから出力制限手段を
省いたものである。
例の概略構成を示すブロック図であり、第１実施例と異
なる点は、新たに電圧検出器１０Ｕ，１０Ｘと、故障検
出器９を設け、増幅装置７Ｕ，７Ｘから出力制限手段を
省いたものである。
【００３３】電圧検出器１０Ｕは、アーム２Ｕに設けら
れている絶縁装置６Ｕおよび増幅装置７Ｕの間の電圧を
検出し信号を出力するものである。電圧検出器１０Ｘ
は、アーム２Ｘに設けられている絶縁装置６Ｘおよび増
幅装置７Ｘの間の電圧を検出し信号を出力するものであ
る。故障検出器９は、電圧検出器１０Ｕおよび電圧検出
器８Ｕの検出信号を入力し両方の信号が不一致となった
とき、この不一致となったアームに対応する増幅装置７
Ｕまたは素子１Ｕの故障と判断し、また電圧検出器１０
Ｘおよび電圧検出器８Ｘの検出信号を入力し両方の信号
が不一致となったとき、この不一致となったアームに対
応する増幅装置７Ｘまたは素子１Ｘの故障と判断と判断
する。
れている絶縁装置６Ｕおよび増幅装置７Ｕの間の電圧を
検出し信号を出力するものである。電圧検出器１０Ｘ
は、アーム２Ｘに設けられている絶縁装置６Ｘおよび増
幅装置７Ｘの間の電圧を検出し信号を出力するものであ
る。故障検出器９は、電圧検出器１０Ｕおよび電圧検出
器８Ｕの検出信号を入力し両方の信号が不一致となった
とき、この不一致となったアームに対応する増幅装置７
Ｕまたは素子１Ｕの故障と判断し、また電圧検出器１０
Ｘおよび電圧検出器８Ｘの検出信号を入力し両方の信号
が不一致となったとき、この不一致となったアームに対
応する増幅装置７Ｘまたは素子１Ｘの故障と判断と判断
する。
【００３４】図４の回路において、故障検出器９は、通
常例えば半導体スイッチング素子１Ｕが導通していると
スイッチング信号Ａ，Ｂ，Ｃは全て導通状態で、例えば
半導体スイッチング素子１Ｕが非導通のときはスイッチ
ング信号Ａ，Ｂ，Ｃは全て非導通状態であることを利用
している。すなわち、図４の故障検出器９では、スイッ
チング信号Ｂが導通状態のときにスイッチング信号Ｃが
非導通状態ならば増幅装置７Ｕ，７Ｘが故障したと判断
し、スイッチング信号Ｂが非導通状態のときにスイッチ
ング信号Ｃが導通状態ならば増幅装置７Ｕ，７Ｘまたは
半導体スイッチング素子１Ｕ，１Ｘが故障したと判断す
るので、全６個のアームのうち、どのアームが故障した
かを識別できる。
常例えば半導体スイッチング素子１Ｕが導通していると
スイッチング信号Ａ，Ｂ，Ｃは全て導通状態で、例えば
半導体スイッチング素子１Ｕが非導通のときはスイッチ
ング信号Ａ，Ｂ，Ｃは全て非導通状態であることを利用
している。すなわち、図４の故障検出器９では、スイッ
チング信号Ｂが導通状態のときにスイッチング信号Ｃが
非導通状態ならば増幅装置７Ｕ，７Ｘが故障したと判断
し、スイッチング信号Ｂが非導通状態のときにスイッチ
ング信号Ｃが導通状態ならば増幅装置７Ｕ，７Ｘまたは
半導体スイッチング素子１Ｕ，１Ｘが故障したと判断す
るので、全６個のアームのうち、どのアームが故障した
かを識別できる。
【００３５】＜第４実施例＞図５は本発明の第４の実施
例の概略構成を示すブロック図であり、図１の実施例と
異なる点は、概略図１の３相インバータ４を、以下に述
べる３相中性点クランプ式インバータとしたものであ
る。
例の概略構成を示すブロック図であり、図１の実施例と
異なる点は、概略図１の３相インバータ４を、以下に述
べる３相中性点クランプ式インバータとしたものであ
る。
【００３６】図１の実施例を、直流電圧源３１，３２と
第１〜第４の半導体スイッチング素子１Ｕ，１Ｘ，１１
Ｕ，１１Ｘを４個直列に接続した上下アーム、また素子
１Ｖ，１Ｙ，１１Ｖ，１１Ｙの上下アーム、素子１Ｗ，
１Ｚ，１１Ｗ，１１Ｚの上下アームをそれぞれ構成し、
これらの上下アームを３組並列に接続し、直流電圧源３
１，３２の中性点と半導体スイッチング素子１Ｕの端子
Ｋとの間に中性点クランプダイオード１２を接続し、さ
らに直流電圧源３の中性点と半導体スイッチング素子１
の端子Ａとの間に中性点クランプダイオード１３を接続
した３相中性点クランプ式（ＮＰＣ）インバータ装置に
適用したものである。
第１〜第４の半導体スイッチング素子１Ｕ，１Ｘ，１１
Ｕ，１１Ｘを４個直列に接続した上下アーム、また素子
１Ｖ，１Ｙ，１１Ｖ，１１Ｙの上下アーム、素子１Ｗ，
１Ｚ，１１Ｗ，１１Ｚの上下アームをそれぞれ構成し、
これらの上下アームを３組並列に接続し、直流電圧源３
１，３２の中性点と半導体スイッチング素子１Ｕの端子
Ｋとの間に中性点クランプダイオード１２を接続し、さ
らに直流電圧源３の中性点と半導体スイッチング素子１
の端子Ａとの間に中性点クランプダイオード１３を接続
した３相中性点クランプ式（ＮＰＣ）インバータ装置に
適用したものである。
【００３７】ＮＰＣインバータの直流短絡には、図５の
１Ｕ，１Ｘ，１１Ｕ，１１Ｘの全てが導通した場合と、
１Ｕ，１Ｘ，１１Ｕが導通した場合、１Ｘ，１１Ｕ，１
１Ｘが導通した場合の３種類がある。この３種類の直流
短絡に共通した条件は、１Ｕ，１１Ｕまたは１Ｘ，１１
Ｘが共に導通するということである。
１Ｕ，１Ｘ，１１Ｕ，１１Ｘの全てが導通した場合と、
１Ｕ，１Ｘ，１１Ｕが導通した場合、１Ｘ，１１Ｕ，１
１Ｘが導通した場合の３種類がある。この３種類の直流
短絡に共通した条件は、１Ｕ，１１Ｕまたは１Ｘ，１１
Ｘが共に導通するということである。
【００３８】ＮＰＣインバータの制御では、１Ｕ，１１
Ｕおよび１Ｘ，１１Ｘを１組のペア構成として、１Ｕ
（あるいは１Ｘ）が導通状態のときは１１Ｕ（あるいは
１１Ｘ）を非導通状態に制御するのが普通である。した
がって、通常は上記のような直流短絡は発生しないが、
増幅装置３あるいは半導体スイッチング素子に故障が発
生した場合には直流短絡が発生する可能性がある。
Ｕおよび１Ｘ，１１Ｘを１組のペア構成として、１Ｕ
（あるいは１Ｘ）が導通状態のときは１１Ｕ（あるいは
１１Ｘ）を非導通状態に制御するのが普通である。した
がって、通常は上記のような直流短絡は発生しないが、
増幅装置３あるいは半導体スイッチング素子に故障が発
生した場合には直流短絡が発生する可能性がある。
【００３９】そこで、各半導体スイッチング素子１Ｕ，
１Ｘ，１１Ｕ，１１ＸのＧ−Ｋ間に電圧検出器８Ｕ，８
Ｘを設けて、それぞれのＧ−Ｋ間の電圧を検出し、例え
ば１ＵのＧ−Ｋ間電圧検出結果を１１Ｕの増幅装置に入
力し、また例えば１ＸのＧ−Ｋ間電圧検出結果を１１Ｘ
の増幅装置７Ｘに入力し、一方のＧ−Ｋ間電圧が導通状
態である場合には他方のスイッチング信号Ａを非導通状
態にすることで直流短絡防止することができる。
１Ｘ，１１Ｕ，１１ＸのＧ−Ｋ間に電圧検出器８Ｕ，８
Ｘを設けて、それぞれのＧ−Ｋ間の電圧を検出し、例え
ば１ＵのＧ−Ｋ間電圧検出結果を１１Ｕの増幅装置に入
力し、また例えば１ＸのＧ−Ｋ間電圧検出結果を１１Ｘ
の増幅装置７Ｘに入力し、一方のＧ−Ｋ間電圧が導通状
態である場合には他方のスイッチング信号Ａを非導通状
態にすることで直流短絡防止することができる。
【００４０】＜第５実施例＞図６は本発明の第５の実施
例の概略構成を示すブロック図であり、図３の第２実施
例と異なる点は、概略図３の３相インバータ４を、図５
と同様に３相中性点クランプ式インバータとしたもので
ある。すなわち、直流電圧源３１，３２と第１〜第４の
半導体スイッチング素子１Ｕ，１Ｘ，１１Ｕ，１１Ｘを
４個直列に接続した上下アーム、また素子１Ｖ，１Ｙ，
１１Ｖ，１１Ｙの上下アーム、素子１Ｗ，１Ｚ，１１
Ｗ，１１Ｚの上下アームをそれぞれ構成し、これらの上
下アームを３組並列に接続し、直流電圧源３１，３２の
中性点と半導体スイッチング素子１Ｕの端子Ｋとの間に
中性点クランプダイオード１２を接続し、さらに直流電
圧源３の中性点と半導体スイッチング素子１の端子Ａと
の間に中性点クランプダイオード１３を接続した３相中
性点クランプ式（ＮＰＣ）インバータ装置に適用したも
のである。
例の概略構成を示すブロック図であり、図３の第２実施
例と異なる点は、概略図３の３相インバータ４を、図５
と同様に３相中性点クランプ式インバータとしたもので
ある。すなわち、直流電圧源３１，３２と第１〜第４の
半導体スイッチング素子１Ｕ，１Ｘ，１１Ｕ，１１Ｘを
４個直列に接続した上下アーム、また素子１Ｖ，１Ｙ，
１１Ｖ，１１Ｙの上下アーム、素子１Ｗ，１Ｚ，１１
Ｗ，１１Ｚの上下アームをそれぞれ構成し、これらの上
下アームを３組並列に接続し、直流電圧源３１，３２の
中性点と半導体スイッチング素子１Ｕの端子Ｋとの間に
中性点クランプダイオード１２を接続し、さらに直流電
圧源３の中性点と半導体スイッチング素子１の端子Ａと
の間に中性点クランプダイオード１３を接続した３相中
性点クランプ式（ＮＰＣ）インバータ装置に適用したも
のである。
【００４１】第５の実施例におけるＧ−Ｋ間電圧検出結
果である電圧検出器８Ｕ，８Ｘの出力を、それぞれパル
ス生成装置５にフィードバックして、一方のＧ−Ｋ間電
圧が導通状態である場合には他方のスイッチング信号Ｃ
を非導通状態にすることで直流短絡防止を行うことがで
きる。
果である電圧検出器８Ｕ，８Ｘの出力を、それぞれパル
ス生成装置５にフィードバックして、一方のＧ−Ｋ間電
圧が導通状態である場合には他方のスイッチング信号Ｃ
を非導通状態にすることで直流短絡防止を行うことがで
きる。
【００４２】＜第６実施例＞図７は本発明の第６の実施
例の概略構成を示すブロック図であり、図４の第３実施
例と異なる点は、概略図４の３相インバータ４を、図５
と同様に３相中性点クランプ式インバータとしたもので
ある。すなわち、直流電圧源３１，３２と第１〜第４の
半導体スイッチング素子１Ｕ，１Ｘ，１１Ｕ，１１Ｘを
４個直列に接続した上下アーム、また素子１Ｖ，１Ｙ，
１１Ｖ，１１Ｙの上下アーム、素子１Ｗ，１Ｚ，１１
Ｗ，１１Ｚの上下アームをそれぞれ構成し、これらの上
下アームを３組並列に接続し、直流電圧源３１，３２の
中性点と半導体スイッチング素子１Ｕの端子Ｋとの間に
中性点クランプダイオード１２を接続し、さらに直流電
圧源３の中性点と半導体スイッチング素子１の端子Ａと
の間に中性点クランプダイオード１３を接続した３相中
性点クランプ式（ＮＰＣ）インバータ装置に適用したも
のである。
例の概略構成を示すブロック図であり、図４の第３実施
例と異なる点は、概略図４の３相インバータ４を、図５
と同様に３相中性点クランプ式インバータとしたもので
ある。すなわち、直流電圧源３１，３２と第１〜第４の
半導体スイッチング素子１Ｕ，１Ｘ，１１Ｕ，１１Ｘを
４個直列に接続した上下アーム、また素子１Ｖ，１Ｙ，
１１Ｖ，１１Ｙの上下アーム、素子１Ｗ，１Ｚ，１１
Ｗ，１１Ｚの上下アームをそれぞれ構成し、これらの上
下アームを３組並列に接続し、直流電圧源３１，３２の
中性点と半導体スイッチング素子１Ｕの端子Ｋとの間に
中性点クランプダイオード１２を接続し、さらに直流電
圧源３の中性点と半導体スイッチング素子１の端子Ａと
の間に中性点クランプダイオード１３を接続した３相中
性点クランプ式（ＮＰＣ）インバータ装置に適用したも
のである。
【００４３】通常は半導体スイッチング素子が導通して
いるとスイッチング信号Ａ，Ｂ，Ｃは全て導通状態で、
半導体スイッチング素子が非導通のときはスイッチング
信号Ａ，Ｂ，Ｃは全て非導通状態である。このことを利
用して図４の故障検出器９では、スイッチング信号Ｂが
導通状態のときにスイッチング信号Ａが非導通状態なら
ば増幅装置が故障したと判断し、スイッチング信号Ｂが
非導通状態のときにスイッチング信号Ａが導通状態なら
ば増幅装置または半導体スイッチング素子が故障したと
判断するので、全１２個のアームのうち、どのアームが
故障したかを識別できる。
いるとスイッチング信号Ａ，Ｂ，Ｃは全て導通状態で、
半導体スイッチング素子が非導通のときはスイッチング
信号Ａ，Ｂ，Ｃは全て非導通状態である。このことを利
用して図４の故障検出器９では、スイッチング信号Ｂが
導通状態のときにスイッチング信号Ａが非導通状態なら
ば増幅装置が故障したと判断し、スイッチング信号Ｂが
非導通状態のときにスイッチング信号Ａが導通状態なら
ば増幅装置または半導体スイッチング素子が故障したと
判断するので、全１２個のアームのうち、どのアームが
故障したかを識別できる。
【００４４】
【発明の効果】本発明によれば、半導体スイッチング素
子あるいは制御装置が故障した場合に、直流短絡の発生
を防止することができ、さらに故障したアームを識別で
きる３相インバータ装置を提供することができる。
子あるいは制御装置が故障した場合に、直流短絡の発生
を防止することができ、さらに故障したアームを識別で
きる３相インバータ装置を提供することができる。
【図１】本発明の３相インバータ装置の第１実施例の概
略構成を示すブロック図。
略構成を示すブロック図。
【図２】図１に使用する電圧検出器の１例を示す回路
図。
図。
【図３】本発明の３相インバータ装置の第２実施例の概
略構成を示すブロック図。
略構成を示すブロック図。
【図４】本発明の３相インバータ装置の第３実施例の概
略構成を示すブロック図。
略構成を示すブロック図。
【図５】本発明の３相インバータ装置の第４実施例の概
略構成を示すブロック図。
略構成を示すブロック図。
【図６】本発明の３相インバータ装置の第５実施例の概
略構成を示すブロック図。
略構成を示すブロック図。
【図７】本発明の３相インバータ装置の第６実施例の概
略構成を示すブロック図。
略構成を示すブロック図。
【図８】従来の故障検出器付き３相インバータ装置の概
略構成図。
略構成図。
１Ｕ，１Ｖ，１Ｗ，１Ｘ，１Ｙ，１Ｚ，１１Ｕ，１１
Ｖ，１１Ｗ，１１Ｘ，１１Ｙ，１１Ｚ…半導体スイッチ
ング素子、２Ｕ…上アーム、２Ｘ…下アーム、２ＵＸ…
上下アーム、３…直流電圧源、４…３相インバータ、５
…パルス発生装置、６Ｕ，６Ｘ…絶縁装置、７Ｕ，７Ｘ
…増幅装置、８Ｕ，８Ｘ，１０Ｕ，１０Ｘ…電圧検出
器、９…故障検出器。
Ｖ，１１Ｗ，１１Ｘ，１１Ｙ，１１Ｚ…半導体スイッチ
ング素子、２Ｕ…上アーム、２Ｘ…下アーム、２ＵＸ…
上下アーム、３…直流電圧源、４…３相インバータ、５
…パルス発生装置、６Ｕ，６Ｘ…絶縁装置、７Ｕ，７Ｘ
…増幅装置、８Ｕ，８Ｘ，１０Ｕ，１０Ｘ…電圧検出
器、９…故障検出器。
Claims (6)
- 【請求項１】 導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の半導体
スイッチング素子を２個直列に接続した上下アームを３
組、直流電圧源に対してそれぞれ並列に接続した３相イ
ンバータと、 前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、 前記各半導体スイッチング素子の導通制御端子にそれぞ
れスイッチング信号が与えられ、前記パルス生成装置か
ら出力されるスイッチング信号をそれぞれ絶縁装置を介
して導くと共に、所望のスイッチング信号とする複数の
増幅装置と、 前記各上下アームを構成する各半導体スイッチング素子
の導通制御端子および第２端子間の電圧が有ることを検
出し信号を出力する複数の電圧検出器と、 前記上下アームにそれぞれ対応して設けられている一方
の電圧検出器から信号が出力されたとき前記上下アーム
にそれぞれ対応して設けられている他方の増幅装置から
非導通制御信号を出力させる複数の出力制限装置と、 を具備した３相インバータ装置。 - 【請求項２】 導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の半導体
スイッチング素子を２個直列に接続した上下アームを３
組、直流電圧源に対してそれぞれ並列に接続した３相イ
ンバータと、 前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、 前記各半導体スイッチング素子の導通制御端子にそれぞ
れスイッチング信号が与えられ、前記パルス生成装置か
ら出力されるスイッチング信号をそれぞれ絶縁装置を介
して導くと共に、所望のスイッチング信号とする複数の
増幅装置と、 前記各上下アームを構成する各半導体スイッチング素子
の導通制御端子および第２端子間の電圧が有ることを検
出し信号を出力する複数の電圧検出器と、 前記上下アームにそれぞれ対応して設けられている一方
の電圧検出器から信号が出力されたとき前記パルス生成
装置から前記上下アームの他方にそれぞれ対応して設け
られている半導体スイッチング素子に対して非導通制御
信号を出力させる複数の出力制限装置と、 を具備した３相インバータ装置。 - 【請求項３】 導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の半導体
スイッチング素子を２個直列に接続した上下アームを３
組、直流電圧源に対してそれぞれ並列に接続した３相イ
ンバータと、 前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、 前記各半導体スイッチング素子の導通制御端子にそれぞ
れスイッチング信号が与えられ、前記パルス生成装置か
ら出力されるスイッチング信号をそれぞれ絶縁装置を介
して導くと共に、所望のスイッチング信号とする複数の
増幅装置と、 前記各上下アームを構成する各半導体スイッチング素子
の導通制御端子および第２端子間の電圧が有ることを検
出し信号を出力する複数の電圧検出器と、 前記各アーム毎に設けられている絶縁装置および前記増
幅装置の間の電圧を検出し信号を出力する複数の装置間
電圧検出器と、 前記各アームに対応する装置間電圧検出器および前記電
圧検出器の検出信号を入力し両方の信号が不一致となっ
たとき、この不一致となったアームに対応する前記増幅
装置または半導体スイッチング素子の故障と判断する故
障検出手段と、 を具備した３相インバータ装置。 - 【請求項４】 導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の第１〜
第４の半導体スイッチング素子を４個直列に接続した上
下アームを３組、直流電圧源を２個直列接続した回路に
対してそれぞれ並列に接続し、かつ前記直流電圧源の中
性点と前記第１の半導体スイッチング素子の第２端子と
の間に第１の中性点クランプダイオードを接続し、さら
に前記直流電圧源の中性点と前記第３の半導体スイッチ
ング素子の第２端子との間に第２の中性点クランプダイ
オードを接続した３相中性点クランプ式インバータと、 前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、 前記各半導体スイッチング素子の導通制御端子にそれぞ
れスイッチング信号が与えられ、前記パルス生成装置か
ら出力されるスイッチング信号をそれぞれ絶縁装置を介
して導くと共に、所望のスイッチング信号とする複数の
増幅装置と、 前記各上下アームを構成する第１および第３の半導体ス
イッチング素子を第１組とし、かつ前記各上下アームを
構成する第２および第４の半導体スイッチング素子を第
２組とし、第１組の第１の半導体スイッチング素子なら
びに第２組の第３の半導体スイッチング素子の導通制御
端子および第２端子間の電圧が有ることをそれぞれ検出
し信号を出力する複数の電圧検出器と、 前記上下アームにそれぞれ対応して設けられている一方
の電圧検出器から信号が出力されたとき前記上下アーム
にそれぞれ対応して設けられている他方の増幅装置から
非導通制御信号を出力させる複数の出力制限装置と、 を具備した３相インバータ装置。 - 【請求項５】 導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の第１〜
第４の半導体スイッチング素子を４個直列に接続した上
下アームを３組、直流電圧源を２個直列接続した回路に
対してそれぞれ並列に接続し、かつ前記直流電圧源の中
性点と前記第１の半導体スイッチング素子の第２端子と
の間に第１の中性点クランプダイオードを接続し、さら
に前記直流電圧源の中性点と前記第３の半導体スイッチ
ング素子の第２端子との間に第２の中性点クランプダイ
オードを接続した３相中性点クランプ式インバータと、 前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、 前記各半導体スイッチング素子の導通制御端子にそれぞ
れスイッチング信号が与えられ、前記パルス生成装置か
ら出力されるスイッチング信号をそれぞれ絶縁装置を介
して導くと共に、所望のスイッチング信号とする複数の
増幅装置と、 前記各上下アームを構成する第１および第３の半導体ス
イッチング素子を第１組とし、かつ前記各上下アームを
構成する第２および第４の半導体スイッチング素子を第
２組とし、第１組の第１の半導体スイッチング素子なら
びに第２組の第３の半導体スイッチング素子の導通制御
端子および第２端子間の電圧が有ることをそれぞれ検出
し信号を出力する複数の電圧検出器と、 前記上下アームにそれぞれ対応して設けられている一方
の電圧検出器から信号が出力されたとき前記パルス生成
装置から前記上下アームの他方にそれぞれ対応して設け
られている半導体スイッチング素子に対して非導通制御
信号を出力させる複数の出力制限装置と、 を具備した３相インバータ装置。 - 【請求項６】 導通制御端子に電圧を印加することによ
って第１端子と第２端子が導通する自己消弧形の第１〜
第４の半導体スイッチング素子を４個直列に接続した上
下アームを３組、直流電圧源を２個直列接続した回路に
対してそれぞれ並列に接続し、かつ前記直流電圧源の中
性点と前記第１の半導体スイッチング素子の第２端子と
の間に第１の中性点クランプダイオードを接続し、さら
に前記直流電圧源の中性点と前記第３の半導体スイッチ
ング素子の第２端子との間に第２の中性点クランプダイ
オードを接続した３相中性点クランプ式インバータと、 前記各半導体スイッチング素子の導通制御端子にオン・
オフするためのスイッチング信号を作成するパルス生成
装置と、 前記各半導体スイッチング素子の導通制御端子にそれぞ
れスイッチング信号が与えられ、前記パルス生成装置か
ら出力されるスイッチング信号をそれぞれ絶縁装置を介
して導くと共に、所望のスイッチング信号とする複数の
増幅装置と、 前記各上下アームを構成する第１および第３の半導体ス
イッチング素子を第１組とし、かつ前記各上下アームを
構成する第２および第４の半導体スイッチング素子を第
２組とし、第１組の第１の半導体スイッチング素子なら
びに第２組の第３の半導体スイッチング素子の導通制御
端子および第２端子間の電圧が有ることをそれぞれ検出
し信号を出力する複数の電圧検出器と、 前記各アーム毎に設けられている絶縁装置および前記増
幅装置の間の電圧を検出し信号を出力する複数の装置間
電圧検出器と、 前記各アームに対応する装置間電圧検出器および前記電
圧検出器の検出信号を入力し両方の信号が不一致となっ
たとき、この不一致となったアームに対応する前記増幅
装置または半導体スイッチング素子の故障と判断する故
障検出手段と、 を具備した３相インバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611594A JP3332119B2 (ja) | 1994-07-07 | 1994-07-07 | ３相インバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611594A JP3332119B2 (ja) | 1994-07-07 | 1994-07-07 | ３相インバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823683A true JPH0823683A (ja) | 1996-01-23 |
| JP3332119B2 JP3332119B2 (ja) | 2002-10-07 |
Family
ID=15620649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15611594A Expired - Lifetime JP3332119B2 (ja) | 1994-07-07 | 1994-07-07 | ３相インバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3332119B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018198888A1 (ja) * | 2017-04-27 | 2018-11-01 | 株式会社デンソー | 電力変換装置、および、これを用いた電動パワーステアリング装置 |
-
1994
- 1994-07-07 JP JP15611594A patent/JP3332119B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018198888A1 (ja) * | 2017-04-27 | 2018-11-01 | 株式会社デンソー | 電力変換装置、および、これを用いた電動パワーステアリング装置 |
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| Publication number | Publication date |
|---|---|
| JP3332119B2 (ja) | 2002-10-07 |
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