JPH08221371A

JPH08221371A - 共有メモリ制御方法とその制御回路

Info

Publication number: JPH08221371A
Application number: JP7027010A
Authority: JP
Inventors: 裕昭 ▲高▼野; Hiroaki Takano
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-02-15
Filing date: 1995-02-15
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】ＦＩＦＯメモリを必要とする複数の処理部
が、少なくとも１つの共有メモリを共有するための共有
メモリ制御回路において、共有メモリを効率よく利用で
きる共有メモリ制御回路を提供することを目的とする。【構成】双方向のアドレスチェーンが構成できる共有
メモリ１０と、共有メモリ１０にデータの書き込みを行
う書き込み制御回路４０と、共有メモリ１０からデータ
の読み出しを行う読み出し制御回路５０と、書き込み制
御回路４０と読み出し制御回路５０が参照するためのメ
モリ管理用テーブル２０及びバッファ管理用テーブル３
０とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、共有メモリ制御方法
及びその回路に関するものである。

【０００２】

【従来の技術】従来、データの読み書き動作を必要とす
る複数の処理部が、１または２以上の共有メモリを共有
し、それぞれの処理部がそのメモリにデータの読み出し
及び書き込みを行う方法があった。この場合、複数の処
理部が共有する共有メモリは、処理部ごとに論理分割し
て用いる必要があり、そのための共有メモリの制御方法
が種々考えられている。この共有メモリ制御方法の１つ
として例えば、３つの処理部が１つの共有メモリを共有
する場合、その共有メモリを３つの論理分割メモリ、例
えばメモリ１、メモリ２及びメモリ３に分割する方法と
して、メモリ１に対してアドレスチェーン１、メモリ２
に対してアドレスチェーン２、メモリ３に対してアドレ
スチェーン３を構成する方法がある。ここで、共有メモ
リと、共有メモリを論理的に分割した複数のメモリとを
区別するために、論理的に分割してなるメモリのそれぞ
れを論理分割メモリと呼ぶことにする。つまり、メモリ
１、メモリ２およびメモリ３が論理分割メモリである。

【０００３】上述したように、１つの共有メモリを複数
の論理分割メモリとして使用する場合、ある特定の論理
分割メモリ、例えば上記メモリ２に共有メモリの大半を
占めるデータが入力されることが考えられる。このよう
な場合、メモリ１及びメモリ３に割り当てられる共有メ
モリのメモリ領域が非常に小さくなってしまうという問
題が生じる。この問題を解決するために、各論理分割メ
モリのキュー長に対して、それぞれ予め補償されている
キュー長（以下、補償キュー長と呼ぶ）を設定し、補償
キュー長を越えない範囲でデータを書き込む方法が行わ
れている。ここで、キュー長とは、論理分割メモリに格
納されたデータ数である。

【０００４】

【発明が解決しようとする課題】しかしながら、論理分
割メモリのキュー長に対してそれぞれ補償キュー長を設
定する場合、次の問題が生じる。論理分割メモリの補償
キュー長の合計を共有メモリの記憶容量に等しくする
と、各論理分割メモリに対して共有メモリを固定的に分
割することになり、共有メモリとしての利点が生じな
い。また、論理分割メモリの補償キュー長の合計を共有
メモリの記憶容量を越えるように設定すると、それぞれ
の補償キュー長で示された各論理分割メモリの記憶容量
が補償キュー長まで補償されないことになる。このた
め、キュー長が補償キュー長に達する以前にデータの書
き込みが不可能となる場合が生ずる。

【０００５】

【課題を解決するための手段】この発明の共有メモリ制
御方法は、データの書き込み及び読み出しを行う少なく
とも第１及び第２の処理部にそれぞれ対応した第１及び
第２のＦＩＦＯバッファを共有メモリを用いて構成する
共有メモリ制御方法において、第１及び第２の処理部の
それぞれに対応した第１及び第２の補償キュー長を設定
する第１のステップを有し、さらに、第１の処理部が第
１のデータを共有メモリに書き込むとき、共有メモリに
空き領域がある場合は、第１のデータを空き領域に書き
込み、共有メモリに空き領域がなく、かつ、第１の処理
部により共有メモリ上に格納されているデータのキュー
長が第１の補償キュー長より小さく、かつ、第２の処理
部により共有メモリ上に格納されているデータのキュー
長が第２の補償キュー長より大きい場合は、第２の処理
部により共有メモリ上に格納されている第２のデータを
廃棄し、第２のデータにかえて第１のデータを書き込む
第２のステップを有するものである。

【０００６】

【作用】第１のステップは、第１及び第２の処理部のそ
れぞれに対応した第１及び第２の補償キュー長を設定す
るステップである。第２のステップは、第１の処理部が
第１のデータを共有メモリに書き込むとき、共有メモリ
に空き領域がある場合は、第１のデータを空き領域に書
き込み、共有メモリに空き領域がなく、かつ、第１の処
理部により共有メモリ上に格納されているデータのキュ
ー長が第１の補償キュー長より小さく、かつ、第２の処
理部により共有メモリ上に格納されているデータのキュ
ー長が第２の補償キュー長より大きい場合は、第２の処
理部により共有メモリ上に格納されている第２のデータ
を廃棄し、第２のデータにかえて第１のデータを書き込
むステップである。

【０００７】

【実施例】図１は、この発明の第１の実施例である共有
メモリ制御回路を説明するための図である。この第１の
実施例の共有メモリ制御回路は、共有メモリ１０をｎ個
の論理分割されたＦＩＦＯ形式のメモリとして用いるた
めの制御回路である。ＦＩＦＯ形式のメモリとは、ファ
ースト・イン・ファースト・アウトの順序でデータが読
み出されるのメモリのことである。つまり、データの読
み書きを必要とし、しかもＦＩＦＯ形式のメモリを必要
をする処理部（図示せず）がｎ個ある場合、これらｎ個
の処理部にメモリを共有させるための制御回路である。
ここで、ｎ個の処理部を処理部１、処理部２、…、処理
部ｎと呼ぶことにする。また、共有メモリ１０と区別す
るために、上記処理部に対して論理的に分割してなるＦ
ＩＦＯ形式のメモリのそれぞれをバッファと呼ぶことに
し、処理部ｉ（ｉ：１≦ｉ≦ｎ、ｉは整数）に割り当て
られたバッファをバッファｉとする。

【０００８】共有メモリ１０は、書き込みアドレスが入
力されるポートＡｉｓと、書き込みデータが入力される
ポートＤｉｓとを有し、さらに、読み出しアドレスが入
力されるポートＡｏｓと読み出しデータが入力されるポ
ートＤｏｓとを有する。書き込み制御回路４０及び読み
出し制御回路５０は、処理部ｉに対応したＦＩＦＯ形式
のバッファｉを論理的に構成するための共有メモリ１０
の制御回路の主要部である。書き込み制御回路４０は、
書き込みバッファ指定信号により、メモリ管理用テーブ
ル２０を参照して書き込みアドレスを求め、上記アドレ
スを共有メモリ１０のポートＡｉｓへ送出し、データの
書き込みを行う。それと共に、書き込み制御回路４０
は、アドレスチェーンの再構成に伴う共有メモリ１０の
データを更新し、さらに、メモリ管理用テーブル２０の
データと、バッファ管理用テーブル３０のデータとを更
新する。また、書き込み制御回路４０は、書き込みアド
レスを一時記憶するレジスタを有する。このレジスタを
アドレスポインタＷＰとよぶ。

【０００９】読み出し制御回路５０は、次に読み出すデ
ータが格納されている共有メモリ１０のアドレスを一時
記憶するレジスタを有する。このレジスタをアドレスポ
インタＲＰとよぶ。読み出しバッファ指定信号によりバ
ッファｉ（ｉ：１≦ｉ≦ｎ、ｉは整数）が指定される
と、読み出し制御回路５０は、バッファ管理用テーブル
３０を参照し、アドレスポインタＲＰに読み出しアドレ
スを保持して、上記読み出しアドレスを共有メモリ１０
のポートＡｏｓへ送出し、データの読み出しを行う。そ
れと共に、読み出し制御回路５０は、アドレスチェーン
の再構成に伴う共有メモリ１０のデータを更新し、さら
に、メモリ管理用テーブル２０、バッファ管理用テーブ
ル３０を更新する。

【００１０】メモリ管理用テーブル２０及びバッファ管
理用テーブル３０は、書き込みアドレスの算出と、アド
レスチェーンの再構成に伴う共有メモリ１０のデータ更
新等のためのテーブルである。

【００１１】つぎに、共有メモリ１０の論理構成を説明
する。第１の実施例の共有メモリ制御回路が、データの
書き込み及び読み出しをリスト処理により行うため、共
有メモリ１０は、図２に示されるデータフォーマットを
有する。つまり、共有メモリ１０は、図２に示されるメ
モリセルを論理単位とする。各メモリセルは、書き込み
データを格納する記憶部ＤＡＴＡ（以下、単にＤＡＴＡ
と呼ぶ）と、アドレスチェーンを構成するための記憶部
ＱＦＡ（以下、単にＱＦＡと呼ぶ）、記憶部ＱＢＡ（以
下、単にＱＢＡと呼ぶ）、記憶部ＭＦＡ（以下、単にＭ
ＦＡと呼ぶ）、及び記憶部ＭＢＡ（以下、単にＭＢＡと
呼ぶ）とを有する。

【００１２】ＱＦＡに格納されるデータは、対応するＤ
ＡＴＡに格納されているデータが属するバッファｉ（１
≦ｉ≦ｎ、ｉは整数）を論理構成するアドレスチェーン
の前方向のアドレスである。つまり、ＤＡＴＡに格納さ
れているデータが属するバッファｉのデータの中で、当
該ＤＡＴＡに格納されているデータより１データ先に格
納されたデータが格納されたメモリセルのアドレスであ
る。以後、バッファｉのデータで構成されているアドレ
スチェーンをバッファ用アドレスチェーンｉ（ｉ：１≦
ｉ≦ｎ、ｉは整数）と呼ぶことにする。アドレスチェー
ンの詳細については後述する。

【００１３】ＱＢＡに格納されるデータは、対応するＤ
ＡＴＡに格納されているデータが属するバッファｉのデ
ータで構成されるアドレスチェーンの後ろ方向のアドレ
スである。つまり、対応するＤＡＴＡに格納されている
データが属するバッファｉのデータの中で、当該ＤＡＴ
Ａに格納されているデータより１データ後に格納された
データが格納されたメモリセルのアドレスである。

【００１４】ＭＦＡに格納されるデータは、メモリ管理
用アドレスチェーンの前方向のアドレスである。ＭＢＡ
に格納されるデータは、メモリ管理用アドレスチェーン
の後ろ方向のアドレスである。メモリ管理用アドレスチ
ェーンの詳細については後述する。

【００１５】つぎに、この実施例において構成されるア
ドレスチェーンについて説明する。まず、バッファ用ア
ドレスチェーンについて説明する。図３は、バッファ用
アドレスチェーンｉをＱＦＡ及びＱＢＡを用いて構成し
ていることを示す図である。図中、メモリセル０８０
は、アドレス０８０から始まるメモリセルであり、メモ
リセル０８０のＤＡＴＡには、バッファｉに書き込まれ
たデータ（ｍ）が格納されている。ここで、データ
（ｍ）は、バッファｉに書き込まれたデータの中で、現
在ｍ番目に読み出されるべきデータである。メモリセル
０８０のＱＦＡには、バッファｉに書き込まれたデータ
の中で現在（ｍ−１）番目に読み出されるべきデータ
（ｍ−１）、つまり、データ（ｍ）の１データ前に読み
だされるべきデータが格納されているメモリセルのアド
レスが格納されている。また、メモリセル０８０のＱＢ
Ａには、バッファｉに書き込まれたデータの中で現在
（ｍ＋１）番目に読み出されるべきデータ（ｍ＋１）、
つまり、データｍの１データ後に読み出されるデータが
格納されているメモリセルのアドレスが格納されてい
る。図３は、バッファｉに書き込まれたデータの順序に
従ってメモリセルを並べた概念図であり、左から右に行
くほど遅く書き込まれたデータが格納されているメモリ
セルとなる。また、矢印は、矢印の起点となる格納領域
に矢印の終点で示されるアドレスが格納されていること
を示している。このように、ＱＦＡ及びＱＢＡにより、
双方向のバッファ用アドレスチェーンが構成されてい
る。このように双方向の１本のアドレスチェーンによ
り、結合されるメモリセルの書き込み時期の順序関係が
わかる。

【００１６】つぎに、メモリ管理用テーブル２０及びバ
ッファ管理用テーブル３０を表１及び表２を用いて説明
する。まず、メモリ管理用テーブル２０を表１を用いて
説明する。メモリ管理用テーブル２０は、記憶部Ａ１
（以下、たんにＡ１と呼ぶ）、記憶部Ｂ１（以下、たん
にＢ１と呼ぶ）、記憶部Ｃ１（以下、たんにＣ１と呼
ぶ）とを有する。Ａ１には、共有メモリ１０においてデ
ータが入っていない空のメモリセルの集合を、アドレス
チェーンによって論理結合した場合の先頭のメモリセル
のアドレスが格納されている。このアドレスチェーンを
空きメモリセル用アドレスチェーンと呼ぶことにする。
また、Ｂ１には、空きメモリセル用アドレスチェーンに
よるメモリセルの論理結合において、最後尾のメモリセ
ルのアドレスが格納されている。さらに、Ｃ１には、空
きメモリセル用アドレスチェーンのキュー長が格納され
ている。ここで、空きメモリセル用アドレスチェーンの
キュー長とは、空きメモリセル用アドレスチェーンによ
り結合されたメモリセル数を示している。この空メモリ
用アドレスチェーンは、後述する共有メモリ１０の初期
化のときにつくられる。

【００１７】

【表１】

【００１８】

【表２】

【００１９】メモリ管理用テーブル２０は、さらに記憶
部Ａ２（以下、単にＡ２と呼ぶ）、記憶部Ｂ２（以下、
単にＢ２と呼ぶ）及び記憶部Ｃ２（以下、単にＣ２と呼
ぶ）とを有する。Ａ２には、補償キュー長超過メモリセ
ル用アドレスチェーンによる論理結合における先頭のメ
モリセルのアドレスが格納されている。Ｂ２には、補償
キュー長超過メモリセル用アドレスチェーンによるメモ
リセルの論理結合における最後尾のメモリセルのアドレ
スが格納されている。Ｃ２には、補償キュー長超過メモ
リセル用アドレスチェーンのキュー長が格納されてい
る。

【００２０】ここで、補償キュー長超過メモリセル用ア
ドレスチェーンとは、バッファごとに予め決められたバ
ッファ記憶容量を越えて書き込まれたデータを結合した
ものである。つまり、バッファが記憶しているデータ量
が、すでに補償キュー長を越えており、その状況下でバ
ッファにデータが書き込まれた場合、当該データが格納
されたメモリセルが、論理的に補償キュー長超過メモリ
セル用アドレスチェーンに結合されていく。したがっ
て、補償キュー長超過メモリセル用アドレスチェーンに
より結合されているメモリセルに格納されてるデータに
は、例えばバッファ１に属するものがあったり、バッフ
ァ５に属するものがあったりする。初期状態において
は、この補償キュー長超過メモリセル用アドレスチェー
ンは構成されていない。

【００２１】つぎに、バッファ管理用テーブル３０を表
２を用いて説明する。バッファ管理用テーブル３０に
は、バッファごとに結合されたバッファ用アドレスチェ
ーンに関するデータが格納されている。バッファ管理用
テーブル３０は、記憶部Ｄｉ（ｉ：１≦ｉ≦ｎ、ｉは整
数）（以下、単にＤｉと呼ぶ）、記憶部Ｅｉ（ｉ：１≦
ｉ≦ｎ、ｉは整数）（以下、単にＥｉと呼ぶ）、記憶部
Ｆｉ（ｉ：１≦ｉ≦ｎ、ｉは整数）（以下、単にｆｉと
呼ぶ）、記憶部Ｇｉ（ｉ：１≦ｉ≦ｎ、ｉは整数）（以
下、単にＧｉと呼ぶ）、記憶部Ｈｉ（ｉ：１≦ｉ≦ｎ、
ｉは整数）（以下、単にＨｉと呼ぶ）とを有する。バッ
ファ用アドレスチェーンｉに関するデータとして、Ｄｉ
にヘッドアドレスが格納され、Ｅｉにテイルアドレスが
格納され、Ｆｉにキュー長が格納され、Ｇｉに補償キュ
ー長が格納され、Ｈｉに（補償キュー長＋１）番目のア
ドレスが格納されている。

【００２２】ヘッドアドレスとは、アドレスチェーンに
よるメモリセルの論理結合における先頭のメモリセルの
アドレスである。テイルアドレスとは、アドレスチェー
ンによるメモリセルの論理結合における最後尾のメモリ
セルのアドレスである。キュー長とは、バッファ用アド
レスチェーンｉのキュー長である。補償キュー長とは、
バッファｉに対して予め設定された記憶容量である。こ
の補償キュー長により、バッファｉの記憶容量が補償さ
れる。したがって、Ｇ１＋Ｇ２＋…＋Ｇｉ＋…＋Ｇｎ
（ｉ：１≦ｉ≦ｎ、ｉは整数）の値を共有メモリ１０の
記憶容量と等しくなるように設定することが、共有メモ
リ１０の有効利用の点で望ましい。もちろん、Ｇ１＋Ｇ
２＋…＋Ｇｉ＋…＋Ｇｎの値が共有メモリ１０の記憶容
量より小さくなるように設定しても構わない。（補償キ
ュー長＋１）番目のアドレスとは、補償キュー長超過メ
モリセル用アドレスチェーンに結合されたバッファｉに
属するデータの中で、最初に読み出されるべきデータが
格納されたメモリセルのアドレスである。

【００２３】それでは、この発明の第１の実施例の共有
メモリ制御回路の動作を説明する。まず、図１における
共有メモリ１０の初期化について説明する。図４は、共
有メモリ１０の初期化を説明するためのフローチャート
である。図１の書き込み制御回路４０にリセット信号が
入力されると、書き込み制御回路４０は、リスト処理に
より共有メモリ１０のメモリセルを論理的に接続する
（手続き（１１）、（１２））。つまり、メモリセルの
ＭＦＡ及びＭＢＡを使用して、アドレスチェーンを構成
する。このアドレスチェーンで結合されたメモリセルの
データ格納部は空であるので、初期化により生成される
アドレスチェーンは、上説した空きメモリセル用アドレ
スチェーンである。さらに、空きメモリセル用アドレス
チェーンにより結合されたメモリセルに基づいて、メモ
リ管理用テーブル２０のＡ１にヘッドアドレスを、Ｂ１
にテイルアドレスを、Ｃ１にキュー長を書き込む（手続
き（１３））。以上の動作により、共有メモリ１０の初
期化が完了する。

【００２４】つぎに、書き込み動作を説明する。書き込
みデータが、図１の共有メモリ１０のポートＤｉｓに入
力されると、それとともに書き込みバッファをバッファ
ｉと指定する書き込みバッファ指定信号が、書き込み制
御回路４０に入力される。書き込みデータがバッファを
指定するデータをヘッダとしてもつ場合は、書き込み制
御回路４０で上記書き込みデータのヘッダを解読しても
よい。

【００２５】図５は、データの書き込み動作を示すフロ
ーチャートである。バッファｉを指定する書き込みバッ
ファ指定信号が入力されると、図１の書き込み制御回路
４０は、メモリ管理用テーブル２０の空きメモリセル用
アドレスチェーンのキュー長Ｃ１の値が、ゼロかどうか
を判定する（手続き（２１）、（２２））。Ｃ１の値が
ゼロでないときは、空きメモリセルが存在しているの
で、図５中のモジュール１を実行する（手続き（２
４））。

【００２６】図６にモジュール１のフローチャートを示
す。まず、アドレスポインタＷＰの値を、図１中のメモ
リ管理用テーブル２０の空きメモリセル用アドレスチェ
ーンのヘッドアドレスＡ１の値に更新する（手続き（３
１））。つぎに、メモリ管理用テーブル２０の空きメモ
リセル用アドレスチェーンのヘッドアドレスＡ１の値
を、アドレスＡ１のメモリセルのＭＢＡの値に更新する
（手続き（３２））。つぎに、アドレスポインタＷＰの
値を図１の共有メモリ１０のポートＡｉｓに送出し、共
有メモリ１０のアドレスＷＰに書き込みデータを書き込
む（手続き（３３））。つぎに、メモリ管理用テーブル
２０の空きメモリセル用アドレスチェーンのキュー長Ｃ
１の値を１つディクリメントする（手続き（３４））。
以上の動作により、空きメモリセル用アドレスチェーン
が更新された。

【００２７】つぎに、アドレスＷＰのメモリセルのＱＦ
Ａの値を、図１中のバッファ管理用テーブル３０のバッ
ファ用アドレスチェーンｉのテイルアドレスＥｉの値に
更新する（手続き（３５））。アドレスＷＰのメモリセ
ルのＱＦＡに示されているアドレス、このアドレスのメ
モリセルのＱＢＡの値を、ＷＰの値に更新する（手続き
（３６））。つぎに、バッファ管理用テーブル３０のバ
ッファ用アドレスチェーンｉのキュー長Ｆｉの値を１つ
インクリメントする（手続き（３７））。以上により、
バッファ用アドレスチェーンｉが更新された。

【００２８】つぎに、バッファ管理用テーブル３０のバ
ッファ用アドレスチェーンｉのキュー長Ｆｉの値と、バ
ッファｉの補償キュー長Ｇｉとを比較し、Ｆｉ≦Ｇｉで
あれば、モジュール１を終了する。Ｆｉ＞Ｇｉであれ
ば、以下に示す補償キュー長超過メモリセル用アドレス
チェーンの再構成を行う（手続き（３８））。まず、Ｆ
ｉ＝Ｇｉ＋１のときのみ、つまり補償キュー長超過メモ
リセル用アドレスチェーンにバッファｉのデータが１つ
も結合されていないとき、バッファ管理用テーブル３０
の（補償キュー長＋１）番目のアドレスＨ１の値を、Ｗ
Ｐの値に更新する（手続き（３９）、（４０））。つぎ
に、入力データが補償キュー長超過メモリセル用アドレ
スチェーンに結合されるので、メモリ管理用テーブル２
０の補償キュー長超過メモリセル用アドレスチェーンの
キュー長Ｃ２の値を１つインクリメントする（手続き
（４１））。つぎに、アドレスＷＰのメモリセルのＭＦ
Ａの値を、メモリ管理用テーブル２０の補償キュー長超
過メモリセル用アドレスチェーンのテイルアドレスＢ２
の値に更新する（手続き（４２））。つぎに、アドレス
Ｂ２のメモリセルのＭＢＡの値を、ＷＰの値に更新する
（手続き（４３））。つぎに、メモリ管理用テーブル２
０の補償キュー長超過メモリセル用アドレスチェーンの
テイルアドレスＢ２の値を、ＷＰの値に更新する（手続
き（４４））。モジュール１の手続きは以上の通りであ
る。

【００２９】つぎに、図５のフローチャートにおいて、
Ｃ１＝０の場合のフローを説明する。まず、Ｆｉ≧Ｇｉ
の場合、つまりバッファ用アドレスチェーンｉのキュー
長Ｆｉの値が、バッファｉの補償キュー長Ｇｉの値以上
大きいとき、入力データを廃棄し終了する（手続き（２
６））。言い換えれば、空のメモリセルがなく、しかも
図１の共有メモリ１０に格納されているバッファｉのデ
ータ量が、すでに補償キュー長を越えている場合は、入
力データが廃棄されることになる。一方、Ｆｉ＜Ｇ１の
場合は、モジュール２を実行する（手続き（２５））。

【００３０】図７にモジュール２のフローチャートを示
す。まず、アドレスポインタＷＰの値を、補償キュー長
超過メモリセル用アドレスチェーンのヘッドアドレスＡ
２の値に更新する（手続き（５１））。つぎに、メモリ
管理用テーブル２０の補償キュー長超過メモリセル用ア
ドレスチェーンのヘッドアドレスＡ２の値を、アドレス
Ａ２のメモリセルのＭＢＡの値に更新する（手続き（５
２））。つぎに、アドレスポインタＷＰの値を図１の共
有メモリ１０のポートＡｉｓに送出し、入力データの書
き込みを行う（手続き（５３））。以上の手続き（５
１）、（５２）、（５３）により、アドレスＷＰのセル
が、補償キュー長超過メモリセル用アドレスチェーンか
らリリースされ、廃棄されたことになる。つぎに、メモ
リ管理用テーブル２０の補償キュー長超過メモリセル用
アドレスチェーンのキュー長Ｃ２の値を、１つディクリ
メントする（手続き（５４））。以上の動作により、補
償キュー長超過メモリセル用アドレスチェーンの先頭の
メモリセルが、補償キュー長超過メモリセル用アドレス
チェーンからリリースされる。これにより、補償キュー
長超過メモリセル用アドレスチェーンが更新された。つ
ぎに、アドレスＷＰのメモリセルのＱＦＡに示されてい
るアドレス、このアドレスのメモリセルのＱＢＡの値
を、アドレスＷＰのメモリセルのＱＢＡの値に更新する
（手続き（５５））。つぎに、アドレスＷＰのメモリセ
ルのＱＢＡに示されているアドレス、このアドレスのメ
モリセルのＱＦＡの値を、アドレスＷＰのメモリセルの
ＱＦＡの値に更新する（手続き（５６））。この手続き
（５５）、（５６）動作により、バッファ用アドレスチ
ェーンｈ（ｈ：１≦ｈ≦ｎ、ｈ≠ｉ）により、廃棄され
たデータと接続されているメモリセル同士が接続された
ことになる。これにより、バッファ用アドレスチェーン
ｈ（ｈ：１≦ｈ≦ｎ、ｈ≠ｉ）が再構成された。

【００３１】つぎに、アドレスＷＰのメモリセルのＱＦ
Ａの値を、バッファ管理用テーブルのバッファ用アドレ
スチェーンｉのテイルアドレスＥｉの値に更新する（手
続き（５７））。つぎに、アドレスＥｉのメモリセルの
ＱＢＡの値を、ＷＰの値に更新する（手続き（５
８））。

【００３２】つぎに、バッファ管理用テーブルのバッフ
ァ用アドレスチェーンｉのテイルアドレスＥｉの値を、
アドレスポインタＷＰの値に更新する（手続き（５
９））。つぎに、バッファ管理用テーブル３０のバッフ
ァ用アドレスチェーンｉのキュー長Ｆｉの値を、１つイ
ンクリメントする（手続き（６０））。以上により、モ
ジュール２の手続きが完了し、書き込み動作が終了す
る。

【００３３】つぎに、図８を用いて読み出し動作を説明
する。読み出すバッファをバッファｉと指定する読み出
しバッファ指定信号が、図１中の読み出し制御回路５０
に入力されると、読み出し制御回路５０は、アドレスポ
インタを算出し、さらにメモリ管理用テーブル２０、バ
ッファ管理用テーブル３０及び共有メモリ１０のメモリ
セルのデータの更新を行う。図８は、データの読み出し
動作を示すフローチャートである。バッファｉに対する
データの出力要求がくると、図１の読み出し制御回路４
０は、バッファ管理用テーブル３０のバッファｉのキュ
ー長Ｆｉがゼロかどうかを判定する（手続き（８０）、
（８１））。Ｆｉの値がゼロのときは、バッファｉにデ
ータが存在していないので、データの読み出しは行われ
ない。Ｆｉの値がゼロでないときは、以下の手続きを行
う。まず、アドレスポインタＲＰの値を、バッファ管理
用テーブル３０のバッファｉのヘッドアドレスＤｉの値
に更新する（手続き（８２））。つぎに、バッファ管理
用テーブル３０のバッファｉのヘッドアドレスＤｉの値
を、アドレスＤｉのメモリセルのＱＢＡの値に更新する
（手続き（８３））。これにより、アドレスＲＰのメモ
リセルが、バッファ用アドレスチェーンｉからリリース
されたことになる。

【００３４】つぎに、バッファ管理用テーブル３０のバ
ッファｉのキュー長Ｆｉの値が、バッファｉの補償キュ
ー長Ｇｉの値より大きいときは、以下の２つの手続きを
行う（手続き（８４））。まず、アドレスＨｉのメモリ
セルのＭＦＡに示されるアドレス、このアドレスのメモ
リセルのＭＢＡの値を、アドレスＨｉのメモリセルのＭ
ＢＡの値に更新する（手続き（８５））。さらに、アド
レスＨｉのメモリセルのＭＢＡに示されるアドレス、こ
のアドレスのメモリセルのＭＦＡの値を、アドレスＨｉ
のメモリセルのＭＦＡの値に更新する（手続き（８
６））。以上の手続き（８５）、（８６）により、補償
キュー長超過メモリセル用アドレスチェーンで結合され
たバッファｉのデータの中で、最初に読み出されるデー
タが格納されたメモリセルが、補償キュー長超過メモリ
セル用アドレスチェーンからリリースされる。さらに、
補償キュー長超過メモリセル用アドレスチェーンによっ
て、リリースされたメモリセルと結合されたメモリセル
同士が結合される。以上により、補償キュー長超過メモ
リセル用アドレスチェーンが再構成されたことになる。

【００３５】つぎに、図１の読み出し制御回路５０は、
アドレスポインタＲＰの値を共有メモリ１０のポートＤ
ｉｓに送出する（手続き（８７））。これにより、アド
レスＲＰのメモリセルのデータが読み出される。バッフ
ァｉからデータが１つ読み出されたので、バッファ監視
用テーブル３０のバッファｉのキュー長Ｆｉの値を１つ
ディクリメントする（手続き（８８））。つぎに、バッ
ファｉのキュー長Ｆｉの値が、バッファｉの補償キュー
長Ｇｉより大きいとき、つまりデータを読み出した後、
以前としてバッファｉのデータ量が補償キュー長を越え
ているときは、バッファ監視用テーブル３０のバッファ
ｉの（補償キュー長＋１）番目のアドレスＨｉの値を、
アドレスＨｉのメモリセルのＱＢＡの値に更新する（手
続き（８９）、（９０））。

【００３６】つぎに、空きメモリセル用アドレスチェー
ンを再構成する。まず、アドレスＢｉのメモリセルのＭ
ＢＡの値を、アドレスポインタＲＰの値に更新する（手
続き（９１））。さらに、アドレスＲＰのメモリセルの
ＭＦＡの値を、メモリ管理用テーブルの空きメモリセル
用アドレスチェーンのテイルアドレスＢ１の値に更新す
る（手続き（９２））。以上の手続きにより、空のメモ
リセルとなったアドレスＲＰのメモリセルが、空きメモ
リセル用アドレスチェーンの最後尾に結合された。

【００３７】つぎに、メモリ管理用テーブル２０の空き
メモリセル用アドレスチェーンのテイルアドレスＢ１の
値を、ＲＰの値に更新する（手続き（９３））。さら
に、空きメモリセル用アドレスチェーンのキュー長Ｃ１
の値を１つインクリメントして、読み出しのための手続
きが終了する（手続き（９４））。

【００３８】この第１の実施例では、空きメモリセルを
空きメモリセル用アドレスチェーンで結合し、さらに空
きメモリセル用アドレスチェーンのヘッドアドレスをヘ
ッドアドレスＡ１に格納した。これは、読み出し速度を
高めるための手法であり、必ずしも空きメモリセルをア
ドレスチェーンにより結合する必要はない。なぜなら、
空きメモリセルには、順序関係が存在しないからであ
る。空きメモリセルをアドレスチェーンにより結合しな
い場合は、メモリセルが空きであることを示す第１のフ
ラグをたて、入力データを書き込むときに、第１のフラ
グがたっているメモリセルのうち、任意の１つのメモリ
セルを選べばよい。

【００３９】また、第１の実施例では、補償キュー長超
過メモリセルを補償キュー長超過メモリセル用アドレス
チェーンで結合し、さらに補償キュー長超過メモリセル
用アドレスチェーンのヘッドアドレスをヘッドアドレス
Ａ１に格納した。これもまた、読み出し速度を高めるた
めの手法であり、必ずしも、補償キュー長超過空きメモ
リセル同士を属するバッファに関係なくアドレスチェー
ンにより結合する必要はない。補償キュー長超過メモリ
セルをアドレスチェーンにより結合しない場合は、メモ
リセルに格納されているデータが補償キュー長を超過し
てバッファに書き込まれていることを示す第３のフラグ
をたて、入力データをバッファｉ書き込む際に、バッフ
ァｈのセルを廃棄する場合は、第３のフラグがたってい
るメモリセルのうち、任意の１つのメモリセルを選べば
よい。

【００４０】以上説明したように、空きメモリセル用ア
ドレスチェーン及び補償キュー長超過メモリセル用アド
レスチェーンを構成しない場合は、メモリセルが空きで
あることを示す第１のフラグ、メモリセルに格納されて
いるデータが補償キュー長を超過してバッファに書き込
まれていることを示す第２のフラグ及びメモリセルに格
納されているデータが補償キュー長内でバッファに書き
込まれていることを示す第３のフラグを示す格納部をメ
モリセルに用意する必要がある。また、この場合、メモ
リセル内の記憶部ＭＦＡ、ＭＢＡ及びメモリ管理用テー
ブル２０は必要ない。さらに、読み出し動作及び書き込
む動作において、空きメモリセル用アドレスチェーン及
び補償キュー長超過メモリセル用アドレスチェーンの再
構成も必要ない。この構成によれば、使用する制御用の
メモリ領域が、第１の実施例の構成より少なくて済むと
いう効果が生じる。

【００４１】つぎに、この発明の第２の実施例を示す。
図９は、この発明の第２の実施例を説明するための図で
ある。第２の実施例において、第１の実施例と大きく異
なる点は、第２の実施例の共有メモリ１１０が、メモリ
セルによる論理構成をとってはおらず、単に、アドレス
を指定してデータを書き込み、またアドレスを指定して
データを読み出す構成のメモリである点である。また、
次に大きく異なる点は、処理部ｉによって書き込まれた
データ間の順序関係をアドレスチェーンによって関係付
けるのではなく、処理部ごとに用意されたアドレス用Ｆ
ＩＦＯメモリにアドレスを格納していくことにより、そ
の順序の関係付けを行う点である。

【００４２】それでは、第２の実施例の構成を図９を用
いて説明する。この第２の実施例の共有メモリ制御回路
は、第１の実施例と同様、共有メモリ１１０をｎ個の論
理分割されたＦＩＦＯ形式のメモリとして用いるための
制御回路である。つまり、データの読み書きを必要と
し、しかもＦＩＦＯ形式のメモリを必要をする処理部
（図示せず）がｎ個ある場合、これらｎ個の処理部にメ
モリを共有させるための制御回路である。ここで、第１
の実施例と同様にｎ個の処理部を処理部１、処理部２、
…、処理部ｎと呼ぶことにする。また、共有メモリ１１
０と区別するために、上記処理部に対して論理的に分割
してなるＦＩＦＯ形式のメモリのそれぞれをバッファと
呼ぶことにし、処理部ｉ（１≦ｉ≦ｎ、ｉは整数）に割
り当てられたバッファをバッファｉとする。

【００４３】共有メモリ１１０は、書き込みアドレスが
入力されるポートＡｉｓと、書き込みデータが入力され
るポートＤｉｓとを有し、さらに、読み出しアドレスが
入力されるポートＡｏｓと読み出しデータが入力される
ポートＤｏｓとを有する。書き込み制御回路１４０及び
読み出し制御回路１５０は、処理部ｉに対応したＦＩＦ
Ｏ形式のバッファｉを論理的に構成するための共有メモ
リ１１０の制御回路の主要部である。

【００４４】書き込み制御回路１４０は、空きメモリア
ドレス用メモリ１７０及び補償キュー長値格納メモリ１
８０と接続されており、それぞれのメモリに格納された
情報を読み出す。また、書き込み制御回路１４０は、空
きメモリアドレス用メモリ１７０及び補償キュー長値格
納メモリ１８０からの情報並びに書き込みバッファ指定
信号に基づいて書き込みアドレスを求め、上記書き込み
アドレスを共有メモリ１１０のポートＡｉｓへ送出し、
書き込みデータの書き込みを行う。したがって、書き込
み制御回路１４０は、書き込みアドレスを一時的に保持
する書き込みアドレスレジスタを有する。さらに、書き
込み制御回路１４０は、処理部ごとに設けられたアドレ
ス用ＦＩＦＯメモリ１６１〜１６ｎに接続されており、
書き込みバッファ指定信号に基づいて、アドレス用ＦＩ
ＦＯメモリ１６１〜１６ｎの１つを選択し、そのアドレ
ス用ＦＩＦＯメモリに書き込みアドレス値を格納する。

【００４５】補償キュー長値格納メモリ１８０は、バッ
ファごとに予め設定された補償キュー長を格納するメモ
リである。ここで、補償キュー長の合計を共有メモリ１
１０に格納できるキュー長の総数に等しくすることが、
共有メモリ１１０を有効利用する点で望ましい。

【００４６】読み出し制御回路１５０は、処理部ごと、
つまりバッファごとに設けられたアドレス用ＦＩＦＯメ
モリ１６１〜１６ｎに接続されており、書き込みバッフ
ァ指定信号に基づいて、アドレス用ＦＩＦＯメモリ１６
１〜１６ｎの１つを選択し、そのアドレス用ＦＩＦＯメ
モリから読み出しアドレス値を読み出す。また、読み出
し制御回路１５０は、読み出しアドレスを一時的に保持
する読み出しアドレスレジスタを有する。

【００４７】つぎに、第２の実施例の共有メモリ制御回
路における書き込み動作を説明する。書き込みデータ
が、図９の共有メモリ１１０のポートＤｉｓに入力され
ると、それとともに書き込みバッファをバッファｉと指
定する書き込みバッファ指定信号が、書き込み制御回路
１４０に入力される。書き込みデータがバッファを指定
するデータをヘッダとしてもつ場合は、書き込み制御回
路１４０で上記書き込みデータのヘッダを解読してもよ
い。

【００４８】図１０は、データの書き込み動作を説明す
るためのフローチャートである。以下に、書き込みデー
タの書き込み動作を説明する。書き込みデータが、図９
の共有メモリ１１０のポートＤｉｓに入力されると、そ
れとともに書き込みバッファをバッファｉと指定する書
き込みバッファ指定信号が、書き込み制御回路１４０に
入力される。書き込みデータがバッファを指定するデー
タをヘッダとしてもつ場合は、書き込み制御回路１４０
が上記書き込みデータのヘッダを解読してもよい。

【００４９】バッファｉを指定する書き込みバッファ指
定信号が、書き込み制御回路１４０に入力されると、書
き込み制御回路１４０は、共有メモリ１１０の現在使用
されていないメモリのアドレスを空きメモリアドレス用
メモリ１７０から読み出す。空きメモリアドレス用メモ
リ１７０は、ＦＩＦＯ形式のメモリであり、現在使用さ
れていないメモリのアドレスをすべて記憶している。こ
の第２の実施例では空きメモリアドレス用メモリ１７０
としてＦＩＦＯ形式のメモリを使用しているが、空きメ
モリアドレス用メモリ１７０は、ＦＩＦＯ形式のメモリ
に限らず、ＦＩＬＯ形式のメモリまたはランダムに読み
出す形式のメモリでもよい。つまり、空きメモリアドレ
ス用メモリ１７０は、共有メモリ１１０の空きメモリア
ドレスの任意の１つを読み出せることができるメモリで
あれば足りる。

【００５０】空きメモリアドレス用メモリ１７０に空き
メモリアドレスが格納されている場合、書き込み制御回
路１４０は、その１つを書き込みアドレスレジスタに保
持し、図１０のモジュール１１を次に実行する。また、
空きメモリアドレス用メモリ１７０に空きメモリアドレ
スが格納されていない場合、書き込み制御回路１４０
は、図１０の手続き（１２３）を実行する（手続き（１
２１）、（１２２））。

【００５１】つぎに、空きメモリアドレス用メモリ１７
０に空きメモリアドレスが格納されている場合に実行さ
れる図１０のモジュール１１の手続きを説明する。図
１１は、モジュール１１の手続きを説明するためのフロ
ーチャートである。まず、書き込み制御回路１４０は、
書き込みアドレスレジスタが保持しているアドレス値を
共有メモリ１１０のポートＡｉｓへ送出し、書き込みデ
ータを共有メモリ１１０に書き込む（手続き（１３
１））。つぎに、書き込み制御回路１４０は、バッファ
ｉを指定する書き込みバッファ指定信号により、アドレ
ス用ＦＩＦＯメモリの中でアドレス用ＦＩＦＯメモリ１
６ｉを特定する。その後、書き込み制御回路１４０は、
書き込みアドレスレジスタが保持しているアドレス値を
アドレス用ＦＩＦＯメモリ１６ｉに格納し、モジュール
１１の手続きを終了する（手続き（１３２））。

【００５２】つぎに、空きメモリアドレス用メモリ１７
０に空きメモリアドレスが格納されていない場合に実行
される図１０の手続き（１２３）を以下に説明する。ま
ず、書き込み制御回路１４０は、補償キュー長値格納メ
モリ１８０に格納されたバッファごとの補償キュー長の
データの中で、バッファｉに対応した補償キュー長のデ
ータを読み出し、その補償キュー長の値とアドレス用Ｆ
ＩＦＯメモリ１６ｉに格納されているアドレスデータの
キュー長の値とを比較する。その結果、アドレス用ＦＩ
ＦＯメモリ１６ｉに格納されているアドレスデータのキ
ュー長の値が、補償キュー長の値より小さい場合は、図
１０のモジュール１２を実行する。また、アドレス用Ｆ
ＩＦＯメモリ１６ｉに格納されているアドレスデータの
キュー長の値が、補償キュー長の値より小さくない場合
は、入力される書き込みデータを廃棄する。

【００５３】以下に、アドレス用ＦＩＦＯメモリ１６ｉ
に格納されているアドレスデータのキュー長の値が補償
キュー長の値より小さい場合に、実行される図１０のモ
ジュール１２の手続きを説明する。図１２は、モジュ
ール１２の手続きを説明するためのフローチャートであ
る。まず、書き込み制御回路１４０は、補償キュー長値
格納メモリ１８０に格納される補償キュー長の値とアド
レス用ＦＩＦＯメモリ１６ｋ（ｋ：１≦ｋ≦ｎ）のキュ
ー長とをそれぞれ比較する（手続き（１４１））。そし
て、格納されているアドレスデータのキュー長の値が補
償キュー長の値より大きいアドレス用ＦＩＦＯメモリを
特定する（手続き（１４２））。特定されたアドレス用
ＦＩＦＯメモリの中で、その１つを選び、当該アドレス
用ＦＩＦＯメモリに格納されているアドレスデータの１
つを廃棄する（手続き（１４３））。ここで、特定され
たアドレス用ＦＩＦＯメモリの中でその１つを選ぶ最適
な方法の１つとしては、補償キュー長の値からアドレス
データのキュー長の値までの超過分が最も大きいアドレ
ス用ＦＩＦＯメモリを選ぶ方法があげられる。

【００５４】書き込み制御回路１４０は、上述の廃棄さ
れたアドレスデータの値を書き込みアドレスレジスタに
保持し、そのアドレス値を共有メモリ１１０のポートＡ
ｉｓへ送出する。これにより、書き込みデータを共有メ
モリ１１０へ書き込む（手続き（１４４））。さらに、
書き込み制御回路１４０は、書き込みアドレスレジスタ
が保持しているアドレス値をアドレス用ＦＩＦＯメモリ
１６ｉに格納し（手続き（１４５））、モジュール１２
の手続きを終了する。

【００５５】つぎに、第２の実施例の共有メモリ制御回
路における読み出し動作を説明する。読み出しバッファ
をバッファｉと指定する読み出しバッファ指定信号が、
読み出し制御回路１５０に入力されると、読み出し制御
回路１５０は、アドレス用ＦＩＦＯメモリ１６ｉからＦ
ＩＦＯの順序関係により読み出されたアドレスデータを
読み出し、当該アドレスデータを読み出しアドレスレジ
スタに保持する。その後、読み出し制御回路１５０は、
当該アドレスデータを共有メモリ１１０のポートＡｏｓ
へ送出し、共有メモリ１１０の当該アドレスに格納され
ているデータを読み出す。

【００５６】また、読み出し制御回路１５０の読み出し
アドレスメモリへ保持されたアドレスデータは、空きメ
モリアドレス用メモリ１７０に格納される。

【００５７】上説した第２の実施例は、処理部ごとのＦ
ＩＦＯメモリを共有メモリ１１０を用いて実現するため
の共有メモリ制御回路であるが、この第２の実施例は、
さらに、処理部ごとのＦＩＬＯメモリを共有メモリ１１
０を用いて実現するための共有メモリ制御回路にも変形
可能である。この場合、図９のアドレス用ＦＩＦＯメモ
リ１６１〜１６ｎをＦＩＬＯ形式のメモリに置換すれ
ば、容易に実現可能である。

【００５８】以上詳細に説明したように、この発明の第
２の実施例の共有メモリ制御回路は、処理部ごとにアド
レスチェーンを構成する方法をとってはおらず、それぞ
れのバッファの書き込みデータの論理的順序関係をアド
レス用ＦＩＦＯメモリを用いることによって実現してい
る。

【００５９】一般に、ＦＩＦＯ形式のメモリは、連続的
なメモリ領域にデータを格納していく。つまり、書き込
みに関しては、書き込みアドレスを示すライトポインタ
を書き込みごとにインクリメントすることにより実現さ
れる。また、読み出しに関しては、読み出しアドレスを
示すリードポインタを読み出しごとにインクリメントす
ることにより実現される。このように、ライトポインタ
およびリードポインタを用いることにより、ファースト
・イン・ファースト・アウトの順序関係をつくる。した
がって、第２の実施例の共有メモリ制御回路において、
例えば、図９のアドレス用ＦＩＦＯメモリが部分的なメ
モリエラーを起こし、アドレスデータが１部破壊したと
しても、アドレス用ＦＩＦＯメモリが連続的なメモリ領
域にデータを格納しているため、破壊したアドレスの次
のアドレスを特定でき、破壊したアドレスデータを除い
て、アドレスデータ間のファースト・イン・ファースト
・アウトの順序関係が保たれる。つまり、共有メモリ１
１０上の読み出しデータ間のファースト・イン・ファー
スト・アウトの順序関係は、アドレスデータの１部破壊
によっては、破壊したアドレスデータに対応する読み出
しデータを除いては崩れることはない。

【００６０】

【発明の効果】以上詳細に説明したようにこの発明によ
れば、各処理部は、処理部毎に予め設定された補償キュ
ー長に達するまでは、共有メモリを論理的に分割したバ
ッファへの書き込みが補償される。さらに、共有メモリ
内に空きメモリが存在する場合は、たとえ処理部が書き
込んだデータ量が予め設定された補償キュー長を越えて
も、データの書き込みができる。したがって、共有メモ
リにおける未使用領域の有効利用が図れる。

【図面の簡単な説明】

【図１】第１の実施例を示すブロック図である。

【図２】共有メモリ１０のデータフォーマットを示す図
である。

【図３】アドレスチェーンを説明するための図である。

【図４】初期化を説明するフローチャートである。

【図５】第１の実施例の書き込み動作を説明するフロー
チャートである。

【図６】モジュール１の手続きを説明するフローチャー
トである。

【図７】モジュール２の手続きを説明するフローチャー
トである。

【図８】第１の実施例の読み込み動作を説明するフロー
チャートである。

【図９】第２の実施例を示すブロック図である。

【図１０】第１の実施例の書き込み動作を説明するフロ
ーチャートである。

【図１１】モジュール１１の手続きを説明するフローチ
ャートである。

【図１２】モジュール１２の手続きを説明するフローチ
ャートである。

【符号の説明】

１０、１１０共有メモリ２０メモリ管理用テーブル３０バッファ管理用テーブル４０、１４０書き込み制御回路５０、１５０読み込み制御回路１６１〜１６ｎアドレス用ＦＩＦＯメモリ１７０空きメモリアドレス用メモリ１８０補償キュー長値格納メモリ

Claims

【特許請求の範囲】

【請求項１】データの書き込み及び読み出しを行う少
なくとも第１及び第２の処理部にそれぞれ対応した第１
及び第２のＦＩＦＯバッファを共有メモリを用いて構成
する共有メモリ制御方法において、前記第１及び第２の処理部のそれぞれに対応した第１及
び第２の補償キュー長を設定する第１のステップと、前記第１の処理部が第１のデータを前記共有メモリに書
き込むとき、前記共有メモリに空き領域がある場合は、
前記第１のデータを前記空き領域に書き込み、前記共有
メモリに空き領域がなく、かつ、前記第１の処理部によ
り前記共有メモリ上に格納されている前記データのキュ
ー長が前記第１の補償キュー長より小さく、かつ、前記
第２の処理部により前記共有メモリ上に格納されている
前記データのキュー長が前記第２の補償キュー長より大
きい場合は、前記第２の処理部により前記共有メモリ上
に格納されている第２のデータを廃棄し、前記第２のデ
ータにかえて前記第１のデータを書き込む第２のステッ
プとを有する共有メモリ制御方法。
【請求項２】データの書き込み及び読み出しを行う少
なくとも第１及び第２の処理部にそれぞれ対応した第１
及び第２のＦＩＬＯバッファを共有メモリを用いて構成
する共有メモリ制御方法において、前記第１及び第２の処理部のそれぞれに対応した第１及
び第２の補償キュー長を設定する第１のステップと、前記第１の処理部が第１のデータを前記共有メモリに書
き込むとき、前記共有メモリに空き領域がある場合は、
前記第１のデータを前記空き領域に書き込み、前記共有
メモリに空き領域がなく、かつ、前記第１の処理部によ
り前記共有メモリ上に格納されている前記データのキュ
ー長が前記第１の補償キュー長より小さく、かつ、前記
第２の処理部により前記共有メモリ上に格納されている
前記データのキュー長が前記第２の補償キュー長より大
きい場合は、前記第２の処理部により前記共有メモリ上
に格納されている第２のデータを廃棄し、前記第２のデ
ータにかえて前記第１のデータを書き込む第２のステッ
プとを有する共有メモリ制御方法。
【請求項３】請求項１または請求項２記載の共有メモ
リ制御方法において、さらに、前記第２のステップは、前記共有メモリに空き
領域がなく、かつ、前記第１の処理部により前記共有メ
モリ上に格納されている前記データのキュー長が前記第
１の補償キュー長以上の場合は、前記第１のデータを廃
棄することを特徴とする共有メモリ制御方法。
【請求項４】データの書き込み及び読み出しを行う少
なくとも第１及び第２の処理部にそれぞれ対応した第１
及び第２のＦＩＦＯバッファを共有メモリを用いて構成
する共有メモリ制御方法において、前記第１及び第２の処理部のそれぞれに対応した第１及
び第２の補償キュー長を設定する第１のステップと、前記第１の処理部が第１のデータを前記共有メモリに書
き込むとき、前記共有メモリに空き領域がある場合は、
前記第１のデータを前記空き領域に書き込み、かつ、前
記空き領域のアドレスを前記第１のＦＩＦＯメモリに格
納し、前記共有メモリに空き領域がなく、かつ、前記第
１の処理部により前記共有メモリ上に格納されている前
記データのキュー長が前記第１の補償キュー長より小さ
く、かつ、前記第２の処理部により前記共有メモリ上に
格納されている前記データのキュー長が前記第２の補償
キュー長より大きい場合は、前記第２の処理部により前
記共有メモリ上に格納されている第２のデータを廃棄
し、前記第２のデータにかえて前記第１のデータを前記
共有メモリ上に書き込み、かつ、前記第１のデータが格
納されたアドレスを前記第１のＦＩＦＯメモリに格納す
る第２のステップと、前記第１の処理部が前記共有メモリから前記データを読
み出すとき、前記第１のＦＩＦＯメモリからＦＩＦＯの
順序に従って次に読み出されるべき第１のアドレスを読
み出し、前記共有メモリの前記第１のアドレスに格納さ
れている前記データを読み出す第３のステップとを有す
る共有メモリ制御方法。
【請求項５】データの書き込み及び読み出しを行う少
なくとも第１及び第２の処理部にそれぞれ対応した第１
及び第２のＦＩＬＯバッファを共有メモリを用いて構成
する共有メモリ制御方法において、前記第１及び第２の処理部のそれぞれに対応した第１及
び第２の補償キュー長を設定する第１のステップと、前記第１の処理部が第１のデータを前記共有メモリに書
き込むとき、前記共有メモリに空き領域がある場合は、
前記第１のデータを前記空き領域に書き込み、かつ、前
記空き領域のアドレスを前記第１のＦＩＬＯメモリに格
納し、前記共有メモリに空き領域がなく、かつ、前記第
１の処理部により前記共有メモリ上に格納されている前
記データのキュー長が前記第１の補償キュー長より小さ
く、かつ、前記第２の処理部により前記共有メモリ上に
格納されている前記データのキュー長が前記第２の補償
キュー長より大きい場合は、前記第２の処理部により前
記共有メモリ上に格納されている第２のデータを廃棄
し、前記第２のデータにかえて前記第１のデータを前記
共有メモリ上に書き込み、かつ、前記第１のデータが格
納されたアドレスを前記第１のＦＩＬＯメモリに格納す
る第２のステップと、前記第１の処理部が前記共有メモリから前記データを読
み出すとき、前記第１のＦＩＬＯメモリからＦＩＬＯの
順序に従って次に読み出されるべき第１のアドレスを読
み出し、前記共有メモリの前記第１のアドレスに格納さ
れている前記データを読み出す第３のステップとを有す
る共有メモリ制御方法。
【請求項６】データの書き込み及び読み出しを行う少
なくとも第１及び第２の処理部にそれぞれ対応した第１
及び第２のＦＩＦＯバッファを共有メモリを用いて構成
する共有メモリ制御回路において、前記第１及び第２の処理部のそれぞれに対応した第１及
び第２の補償キュー長を格納する第１のメモリと、前記第１及び第２の処理部のそれぞれに対応した第１及
び第２のＦＩＦＯメモリと、前記データの１つである第１のデータと、前記第１のデ
ータの書き込み主体が前記第１の処理部であることを示
す第１の指定信号とを入力とする第１の制御回路と、読み出し主体が前記第１の処理部であることを示す第２
の指定信号を入力とする第２の制御回路とを有し、前記第１の制御回路は、前記第１のデータおよび前記第
１の指定信号が入力されたとき、前記共有メモリに空き
領域がある場合は、前記第１のデータを前記空き領域に
書き込み、かつ、前記空き領域の第１のアドレスを前記
第１のＦＩＦＯメモリに格納し、前記共有メモリに空き
領域がなく、かつ、前記第１のＦＩＦＯメモリのキュー
長が前記第１の補償キュー長より小さく、かつ、前記第
２のＦＩＦＯメモリのキュー長が前記第２の補償キュー
長より大きい場合は、前記第２のＦＩＦＯメモリに格納
されている第２のアドレスのデータの１つを廃棄し、前
記第２のアドレスにより示される前記共有メモリの領域
に前記第１のデータを書き込み、かつ、前記第２のアド
レスを前記第１のＦＩＦＯメモリに格納し、前記第２の制御回路は、前記第２の指定信号が入力され
たとき、前記第１のＦＩＦＯメモリからＦＩＦＯの順序
に従って次に読み出されるべき第３のアドレスを読み出
し、前記共有メモリの前記第３のアドレスに格納されて
いる前記データを読み出すことを特徴とする共有メモリ
制御回路。
【請求項７】データの書き込み及び読み出しを行う少
なくとも第１及び第２の処理部にそれぞれ対応した第１
及び第２のＦＩＬＯバッファを共有メモリを用いて構成
する共有メモリ制御回路において、前記第１及び第２の処理部のそれぞれに対応した第１及
び第２の補償キュー長を格納する第１のメモリと、前記第１及び第２の処理部のそれぞれに対応した第１及
び第２のＦＩＬＯメモリと、前記データの１つである第１のデータと、前記第１のデ
ータの書き込み主体が前記第１の処理部であることを示
す第１の指定信号とを入力とする第１の制御回路と、読み出し主体が前記第１の処理部であることを示す第２
の指定信号を入力とする第２の制御回路とを有し、前記第１の制御回路は、前記第１のデータおよび前記第
１の指定信号が入力されたとき、前記共有メモリに空き
領域がある場合は、前記第１のデータを前記空き領域に
書き込み、かつ、前記空き領域の第１のアドレスを前記
第１のＦＩＬＯメモリに格納し、前記共有メモリに空き
領域がなく、かつ、前記第１のＦＩＬＯメモリのキュー
長が前記第１の補償キュー長より小さく、かつ、前記第
２のＦＩＬＯメモリのキュー長が前記第２の補償キュー
長より大きい場合は、前記第２のＦＩＬＯメモリに格納
されている第２のアドレスのデータの１つを廃棄し、前
記第２のアドレスにより示される前記共有メモリの領域
に前記第１のデータを書き込み、かつ、前記第２のアド
レスを前記第１のＦＩＬＯメモリに格納し、前記第２の制御回路は、前記第２の指定信号が入力され
たとき、前記第１のＦＩＬＯメモリからＦＩＬＯの順序
に従って次に読み出されるべき第３のアドレスを読み出
し、前記共有メモリの前記第３のアドレスに格納されて
いる前記データを読み出すことを特徴とする共有メモリ
制御回路。