JPH08221369A - マルチ情報処理システム - Google Patents

Abstract

(57)【要約】 【目的】 冗長構成のＣＰＵサブシステムのうち多数決
対象のＣＰＵサブシステムを任意に指定できるようにし
て、複数のバスインタフェースアダプタ装置（ＢＩＡ）
に夫々対応したＩＯバス単位に多数決対象ＣＰＵサブシ
ステムを指定し、システム運用を柔軟とすることができ
る情報処理システムを提供する。 【構成】 複数のＣＰＵ−ａ〜ｃのうち複数のＩＯバス
に夫々対応したＢＩＡ＃０〜＃Ｎ毎に独立に多数決対象
のＣＰＵを指定する。このとき、各ＢＩＡ＃０〜＃Ｎの
内部において、多数決対象ビットを各ＣＰＵａ〜ｃ対応
に設け、予め夫々独立に指定する。システム運用中はこ
の多数決対象ビットがＯＮに対応するＣＰＵのみが各Ｂ
ＩＡ＃０〜＃Ｎ対応のＩＯバスと実質的に接続されて運
用される。よって、複数のタスク（ＯＳ＃０や＃１）が
同時に実行できマルチタスクシステムが構築できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチ情報処理システム
に関し、特にＣＰＵ（中央処理装置）を複数設けて冗長
構成とすることによりシステム全体の信頼性を向上する
ようにしたマルチ情報処理システムに関するものであ
る。

【０００２】

【従来の技術】従来のこの種の冗長構成の情報処理シス
テムはいわゆるフォールトトレラントコンピュータ（Ｆ
ＴＣ）システムとして知られており、例えば特開平２−
２０２６３７号公報、特開平３−０１５９４６号公報、
特開平３−０５０９１６号公報及び特開昭６４−０４６
８４４号公報等に開示されており、冗長構成のＣＰＵ
（情報処理サブシステムとも称されている）の複数出力
の多数決を採り、多数決に合致した出力を選択的に採用
することによってシステム全体の信頼性を向上させる技
術である。

【０００３】例えば、特開平２−２０６３７号公報開示
の技術を参照すれば、図１４にそのシステム全体構成が
示されており、３つのＣＰＵサブシステム（ＣＰＵ−
ａ，ｂ，ｃ）と、２つのグローバルメモリ（グローバル
メモリ＃１，＃２）と、複数のＩ／Ｏプロセッサ（Ｉ／
Ｏプロセッサ＃１，＃２，＃３）と、複数のＩ／Ｏコン
トローラとから成り立っている。

【０００４】各ＣＰＵサブシステムは内部に夫々ローカ
ルメモリを有しており各ローカルメモリは他のＣＰＵサ
ブシステムから直接アクセスすることはできないように
なっており、これら３つのＣＰＵサブシステムはローカ
ルメモリ内にＯＳの核となるプログラムを有しており、
３つのＣＰＵサブシステムは独立したクロックＣＫによ
り動作するものである。

【０００５】本来独立して動作する３つのＣＰＵサブシ
ステムを互いに同期させて同一動作を行わせ、ＣＰＵサ
ブシステムの挙動を多数決（Ｖｏｔｉｎｇ）すること
で、フォールトトレラントを実現するものである。

【０００６】この多数決のためにグローバルメモリ＃
１，＃２を設けており、グローバルメモリは３つのＣＰ
Ｕサブシステムからアクセス可能であり、ローカルメモ
リとの間でページスワッピングが行われる。具体的に
は、ユーザプログラムやユーザプログラムが使用するデ
ータが格納されるものである。３ＣＰＵサブシステムか
らグローバルメモリへのアクセスはグローバルメモリで
多数決される。

【０００７】２つのグローバルメモリは夫々に複数のＩ
／Ｏプロセッサとの間がバスにて接続されており、グロ
ーバルメモリとＩ／Ｏプロセッサとの間のバスは二重化
されている。

【０００８】周辺装置（Ｉ／Ｏコントローラ配下のディ
スク装置等）のＤＭＡ動作は、Ｉ／Ｏプロセッサ及びＩ
／Ｏコントローラを介してグローバルメモリに対しての
み行われ、周辺装置からＣＰＵサブシステム内の各ロー
カルメモリへのＤＭＡ動作は行われない。

【０００９】グローバルメモリ内のレジスタ、Ｉ／Ｏプ
ロセッサ内のレジスタ、Ｉ／Ｏコントローラ内のレジス
タへの各アクセスが行われるが、これらアクセスはグロ
ーバルメモリ内のポート回路にて多数決されるようにな
っている。

【００１０】グローバルメモリは二重化されており、各
ＣＰＵサブシステムとは１：２接続構成であり、一方が
「プライマリ」、他方が「バックアップ」として定義さ
れている。ＣＰＵサブシステムからグローバルメモリへ
のライトは両方へ行われ、グローバルメモリからのリー
ドはプライマリから行われる。リード時、バックアップ
側は内部でリード動作を行うが、リードデータの出力は
行わず、ステータスのみをＣＰＵサブシステムへ返すよ
うになっている。

【００１１】Ｉ／Ｏプロセッサからグローバルメモリへ
のライト動作は二重化されたバスを使用してプライマ
リ、バックアップの両方に対して行われる。リード動作
については、両メモリからのデータを受信してプライマ
リ側のデータが用いられる。

【００１２】

【発明が解決しようとする課題】図１４に示した従来例
においては、３つの冗長構成のＣＰＵサブシステムは全
てＩＯバスに対して同時に動作するものであるから、例
えばＩＯバスに対して２つのＣＰＵサブシステムを同時
動作させて共通タスクを実行させ、残余のＣＰＵサブシ
ステムは他のＩＯバスに対して異なるタスクを実行させ
るという運用ができず、柔軟なシステム運用に欠けると
いう欠点もある。

【００１３】本発明の目的は、多数決対象のＣＰＵサブ
システムを予め任意に指定するようにしてＩＯバス単位
に多数決ＣＰＵサブシステムを決定可能とすることで、
柔軟なシステム運用ができるようにしたマルチ情報処理
システムを提供することである。

【００１４】

【課題を解決するための手段】本発明によるマルチ情報
処理システムは、冗長構成とされた少なくとも３個の情
報処理サブシステムと、入出力バスと、この入出力バス
に接続された複数の周辺制御装置と、これ等複数の周辺
制御装置に共通に設けられ前記情報処理サブシステムと
前記入出力バスとの間の接続をなすバスインタフェース
装置とを含むマルチ情報処理システムであって、前記バ
スインタフェース装置は、前記情報処理サブシステムの
どのサブシステムを多数決対象とするかを予め指定可能
な多数決対象指定手段と、前記周辺制御装置からの前記
情報処理サブシステムへのトランザクション要求に応答
して、前記多数決対象指定手段により指定された情報処
理サブシステムに対して選択的に前記トランザクション
要求を送出するトランザクション要求送出手段と、前記
トランザクション要求送出手段によるトランザクション
要求に応答して送出された前記情報処理サブシステムか
らのトランザクション実行結果の多数決をとる多数決手
段とを含み、前記入出力バス、前記複数の周辺制御装
置、前記バスインタフェース装置の組合わせは複数組み
設けられており、前記バスインタフェース装置内の各々
の多数決対象指定手段には、多数決対象が独立に指定可
能とされていることを特徴とする。

【００１５】

【作用】複数の周辺制御装置（ＰＣＵ）が共通に接続さ
れた入出力（ＩＯ）バスと、冗長構成の複数の情報処理
（ＣＰＵ）サブシステムとの間を接続するバスインター
フェイス装置（ＢＩＡ）に、多数決機能を設ける。この
多数決機能として、予めどのＣＰＵサブシステムを多数
決対象とするかを設定する機能を付加し、ＩＯバス毎に
多数決対象指定を独立に行うことで、ＩＯバス単位に異
なるリソースを割り付けることができ、マルチＯＳが動
作可能となる。

【００１６】

【実施例】以下、図面を用いて本発明の実施例について
詳細に説明する。

【００１７】図１は本発明の実施例の概略システムブロ
ック図である。図において、冗長構成の３つの情報処理
（ＣＰＵ）サブシステムＣＰＵ−ａ〜ｃが設けられてお
り、各ＣＰＵサブシステムはプロセッサ（ＭＰＵ）１ａ
〜１ｃ，メモリ２ａ〜２ｃ，診断プロセッサ３ａ〜３ｃ
及びＮ個のトリプルリダンダンシーインタフェースユニ
ットＴＩＵ＃０−ａ〜＃Ｎ−ａ，ＴＩＵ＃０−ｂ〜＃Ｎ
−ｂ，ＴＩＵ＃０−ｃ〜＃Ｎ−ｃからなる。これ等各ブ
ロックは内部バスＢＵＳ−ａ〜ｃにより相互接続されて
いる。

【００１８】各ＴＩＵ＃０−ａ〜＃Ｎ−ａの各々はバス
インタフェースアダプタ装置ＢＩＡ＃０〜＃Ｎと各イン
タフェースＴＲＩ−ＩＮＦ＃０−ａ〜＃Ｎ−ａを夫々介
して接続されている。また、ＴＩＵ＃０−ｂ〜＃Ｎ−ｂ
の各々はバスインタフェースアダプタ装置ＢＩＡ＃０〜
＃Ｎと各インタフェースＴＲＩ−ＩＮＦ＃０−ｂ〜＃Ｎ
−ｂを夫々介して接続されている。更に、ＴＩＵ＃０−
ｃ〜＃Ｎ−ｃの各々はバスインタフェースアダプタ装置
ＢＩＡ＃０〜＃Ｎと各インタフェースＴＲＩ−ＩＮＦ＃
０−ｃ〜＃Ｎ−ｃを夫々介して接続されている。

【００１９】バスインタフェースアダプタ装置ＢＩＡ＃
０〜＃Ｎの各々はその配下に複数の周辺制御装置ＰＣＵ
を、各ＩＯバス（ＩＯ−ＢＵＳ）＃０〜＃Ｎを介して有
している。

【００２０】以降の説明においては、ＰＣＵからＢＩ
Ａ，ＴＩＵを介して内部バスＢＵＳ−ａ〜ｃへのトラン
ザクションをＵＰトランザクションと称し、逆に内部バ
スＢＵＳ−ａ〜ｃからＴＩＵ，ＢＩＡを介してＰＣＵへ
転送されるトランザクションをＤＯＷＮトランザクショ
ンと称す。ＵＰトランザクションには、ＤＭＡリード／
ライトやレジスタリード／ライト等があり、ＤＯＷＮト
ランザクションには、ＤＭＡリードレスポンスやレジス
タリード／ライト等がある。

【００２１】図２は図１のトリプルリダンダンシーイン
タフェースユニットＴＩＵ−ａ〜ｃの具体例回路図であ
る。図２において、ＴＩＵ転送制御部１０は、ＴＩＵが
実行するＵＰトランザクション及びＤＯＷＮトランザク
ションを制御する回路、レジスタ１１は内部バスＢＵＳ
のコマンド線（ＳＴＴ）上のＤＯＷＮ転送コマンドを格
納するレジスタ、レジスタ１２は内部バスＢＵＳのＡＤ
線（ＳＡＤ）上のＤＯＷＮトランザクションのアドレス
／データを受けて、ＤＯＷＮバッファ１５へ出力する回
路、デコーダ１３はレジスタ１１のトランザクションの
コマンドをデコードする回路、コマンド変換回路１４は
レジスタ１１の内部バスＢＵＳのコマンドをＴＲＩイン
タフェースのアクセスコードに変換する回路、バッファ
１５は内部バスＢＵＳのＳＡＤ線のＤＯＷＮ転送アドレ
ス及びデータを蓄えるバッファ、セレクタ１６はＴＩＵ
転送制御回路１０の指示によりＴＲＩへ転送するＤＯＷ
Ｎトランザクションデータを選択する回路、レジスタ１
７はセレクタ１６を受けてＴＲＩインタフェースのＡＤ
（ＴＡＤ）に出力する回路、変換回路１８はレジスタ１
２にレジスタアドレスが格納されている時レジスタアド
レスからレジスタを持つＢＩＡまたはＰＣＵ番号を変換
する回路、セレクタ１９は変換回路１８とレジスタ２８
の中からＤＯＷＮトランザクションの実行先を選択する
回路である。

【００２２】レジスタ２０はセレクタ１９を受けてＤＯ
ＷＮトランザクションのトランザクション実行先ＰＣＵ
番号を格納する回路、パリティチェック回路２１はレジ
スタ１１のチェック回路、パリティチェック回路２２は
レジスタ１２のチェック回路、パリティチェック回路２
３はレジスタ１７のチェック回路である。

【００２３】レジスタ２４はＴＲＩインタフェースのＡ
Ｄ（ＴＡＤ線）上のＵＰ転送トランザクションデータを
受ける回路、レジスタ２５はレジスタ２４を受けてＵＰ
トランザクションのアクセスコードを格納する回路、レ
ジスタ２６はレジスタ２４を受けてＵＰトランザクショ
ンのアドレスを格納する回路、バッファ２７はレジスタ
２４を介してＴＲＩから転送されるＵＰトランザクショ
ンの転送データを格納するバッファ、レジスタ２８はＴ
ＲＩインタフェースからレジスタ２４を介して転送され
るＵＰトランザクションの要求元のＢＩＡまたはＰＣＵ
番号を格納する回路である。

【００２４】デコーダ２９はレジスタ２５のＴＲＩアク
セスコードをデコードする回路、コマンド変換回路３０
はレジスタ２５のＴＲＩアクセスコードをバスのコマン
ドに変換する回路、セレクタ３１はＴＩＵトランザクシ
ョン制御回路１０の指示により内部バスＢＵＳのＵＰト
ランザクションデータを選択する回路、レジスタ３２は
セレクタ３１を受けて内部バスＢＵＳのＳＡＤ線にＵＰ
トランザクションデータを出力する回路、割り込み制御
３３はレジスタ２４を介してＴＲＩから転送されるＩＯ
終了割り込みと、Ｆ／Ｆ（フリップフロップ）４１を介
して通知されるＰＣＵ障害通知（Ｅ１信号）及びＦ／Ｆ
４２を介して通知されるＢＩＡ障害通知信号（Ｅ０信
号）を受けて内部バスＢＵＳにトランザクションによる
割り込みを発生する回路である。

【００２５】セレクタ３４はコマンド変換回路３０と割
り込み制御３３の中からＵＰトランザクションコマンド
を選択する回路、レジスタ３５はセレクタ３４を受けて
ＵＰトランザクションのコマンドを内部バスＢＵＳのコ
マンド（ＳＴＴ線）に出力する回路、パリティチェック
回路３６はレジスタ３２のチェック回路、パリティチェ
ック回路３７はレジスタ３５のチェック回路、パリティ
チェック回路３８はレジスタ２４のチェック回路、レジ
スタ３９はパリティチェック回路３８でパリティエラー
が発生した際にレジスタ２８のＵＰトランザクションの
要求元のＢＩＡまたはＰＣＵ番号をエラーＢＩＡ／ＰＣ
Ｕ番号として登録する回路である。

【００２６】比較器４０はレジスタ２８とレジスタ３９
を比較し、比較結果をＴＩＵ転送制御１０へ通知する回
路、Ｆ／Ｆ４１はＴＲＩインタフェースのＰＣＵ障害通
知（Ｅ１信号）を受ける回路、Ｆ／Ｆ４２はＴＲＩイン
タフェースのＢＩＡ障害通知（Ｅ０信号）を受ける回路
である。

【００２７】Ｆ／Ｆ４３はＴＩＵ転送制御回路１０の出
力するＤＯＷＮ転送データ有効信号を受けてＴＲＩイン
タフェースのデータ有効（ＴＡＤＶ線）に出力する回
路、Ｆ／Ｆ４４はＴＲＩインタフェースのＴＡＤＶ線上
のＵＰトランザクションのデータ有効信号を受けてＴＩ
Ｕ転送制御回路１０へ通知する回路、Ｆ／Ｆ４５はＴＲ
Ｉインタフェースの転送許可（ＴＧＮＴ線）を受けてＴ
ＩＵ転送制御回路１０へ通知する回路、Ｆ／Ｆ４６はＴ
ＩＵ転送制御回路１０からＴＲＩ転送リクエストを受け
てＴＲＩインタフェースの転送リクエスト（ＴＲＥＱ
線）に出力する回路、Ｆ／Ｆ４７はＴＩＵ転送制御回路
１０の出力するアドレス有効信号を受けて内部バスＢＵ
Ｓのアドレス有効線（ＳＡＤＳ）へ出力する回路、Ｆ／
Ｆ４８は内部バスＢＵＳのアドレス有効線（ＳＡＤＳ）
上のＤＯＷＮトランザクションのアドレス有効を受けて
ＴＩＵ転送制御回路１０へ通知する回路、Ｆ／Ｆ４９は
内部バスＢＵＳの転送許可（ＳＧＮＴｎ）を受けてＴＩ
Ｕ転送制御回路１０へ通知する回路である。

【００２８】Ｆ／Ｆ５０はＴＩＵ転送制御回路１０の出
力するバス転送要求を受けて内部バスＢＵＳの転送リク
エスト（ＳＲＥＱｎ）へ出力する回路、Ｆ／Ｆ５１はＴ
ＩＵ転送制御１０がＣＰＵ障害を検出した際にセットす
る回路、ＯＲ回路５２はＦ／Ｆ５１とＦ／Ｆ５５を論理
和する回路、Ｆ／Ｆ５３はＯＲ回路５２の出力を受けて
ＴＲＩインタフェースにＣＰＵ切り離し（ＤＩＳＣ信
号）を出力する回路、Ｆ／Ｆ５４はＴＲＩインタフェー
スのＣＰＵ障害通知（ＣＰＥＲ信号）を受ける回路、Ｆ
／Ｆ５５はＤＧＵから通知されるＣＰＵ切り離し信号を
受ける回路、ＯＲ回路５６はＦ／Ｆ５１とＦ／Ｆ５４を
論理和する回路、Ｆ／Ｆ５７はＯＲ回路の５６の出力を
受けて診断装置ＤＧＵへＣＰＵ障害信号を出力する回路
である。

【００２９】Ｆ／Ｆ群７８はＴＩＵレジスタライトで設
定可能なＦ／ＦからなりＴＲＩへＢＩＡ共通部リセット
信号（ＩＯＲ）及びＣＰＵポートリセット（ＭＲ）を出
力するＦ／Ｆである。ＣＰＵポート部リセット（ＭＲ）
について、ＤＧＵからＣＰＵポートリセット信号をレシ
ーバ８０で受けＯＲ回路７９でＦ／Ｆ群７８出力と論理
和し、ＴＲＩへ出力する。

【００３０】ドライバ／レシーバ５８〜６５は内部バス
ＢＵＳの入出力回路、ドライバ／レシーバ６６，６７及
び８０はＤＧＵとの入出力回路である。ドライバ／レシ
ーバ６８〜７７，８１〜８２はＴＲＩインタフェースの
入出力回路である。

【００３１】図３，４は図１のバスインタフェースアダ
プタＢＩＡの具体的回路図であり、三重化部１００ａ〜
１００ｃ（図３）と一重化部（図４）との回路を示す。
尚、三重化部１００ａ〜１００ｃは三重化ＣＰＵサブシ
ステムＣＰＵａ〜ｃに夫々対応している。

【００３２】図３，４において、１００ａ，１００ｂ，
１００ｃはＢＩＡの３ＣＰＵのＴＩＵとＴＲＩインタフ
ェース（ＴＲＩ−ＩＮＦ）を介して接続されるＣＰＵポ
ート部である。１００ｂ及び１００ｃは図示していない
が１００ａと同様の構成からなる。

【００３３】レジスタ１０１ａはＴＲＩインタフェース
のＴＡＤ線上のＤＯＷＮトランザクションのトランザク
ションデータを受ける回路、Ｆ／Ｆ１０２ａはＴＲＩイ
ンタフェースのＴＡＤＶ線上のＤＯＷＮトランザクショ
ンのデータ有効信号を受ける回路、レジスタ１０３ａは
後述のセレクタ２２８のＵＰトランザクションデータを
受けて、ＴＲＩインタフェースのＴＡＤ線上に出力する
回路、Ｆ／Ｆ１０４ａはＢＩＡ転送制御２００のＵＰト
ランザクションのデータ有効信号をＡＮＤ回路２０４及
び１１２ａを経由し受け、ＴＲＩインタフェースに出力
する回路、Ｆ／Ｆ１０５ａはＴＩＵから来るＴＲＩイン
タフェースの転送リクエスト（ＴＲＥＱ）を受けＴＲＩ
調停２０１に通知する回路、Ｆ／Ｆ１０６ａはＴＲＩ調
停２０１のＴＲＩ転送許可信号を受けてＴＲＩインタフ
ェースのＴＧＮＴ信号を出力する回路、Ｆ／Ｆ１０８ａ
はＴＲＩのＣＰＵ切り離し（ＤＩＳＣ信号）を受ける回
路、Ｆ／Ｆ１０７ａはＴＲＩへＣＰＵ障害通知（ＣＰＥ
Ｒ信号）を出力する回路である。

【００３４】パリティチェック回路１０９ａ及び１１０
ａはそれぞれレジスタ１０１ａ及び１０３ａのチェック
回路、ＯＲ回路１１１ａはＦ／Ｆ１０７ａ、パリティチ
ェック回路１０９ａ、パリティチェック回路１１０ａと
後述の判定回路２０８のＣＰＵａのエラー検出信号を論
理和する回路、ＡＮＤ回路１１２ａはＯＲ回路１１１ａ
の出力と後述のＡＮＤ回路２０４の出力を論理積する回
路、ＡＮＤ回路１１３ａは後述のＦ／Ｆ群２０２のＣＰ
Ｕａ出力とＦ／Ｆ２４６を論理積する回路、Ｆ／Ｆ１１
４ａはＢＩＡ障害発生をＴＲＩインタフェースのＢＩＡ
障害通知（Ｅ０信号）に出力する回路、ＡＮＤ回路１１
５ａは後述のＦ／Ｆ群２０２のＣＰＵａ出力とＦ／Ｆ２
４４を論理積する回路、Ｆ／Ｆ１１６ａはＰＣＵ障害発
生をＴＲＩインタフェースのＰＣＵ障害通知（Ｅ１信
号）に出力する回路である。

【００３５】Ｆ／Ｆ１２７ａはＴＲＩからＢＩＡ共通部
リセット（ＩＯＲ）信号を受ける回路、Ｆ／Ｆ１２８ａ
はＴＲＩからＣＰＵポートリセット（ＭＲ）信号を受け
る回路である。ドライバ／レシーバ１１７ａ〜１２６
ａ、１２９ａ〜１３０ａはＴＲＩインタフェースの入出
力回路である。

【００３６】ＢＩＡ転送制御２００はＢＩＡで実行する
ＵＰ／ＤＯＷＮトランザクションを制御する回路、ＴＲ
Ｉ調停２０１はＢＩＡ転送制御２００の指示によりＦ／
Ｆ群２０２の示す多数決対象のＣＰＵとＣＰＵａポート
部１００ａのＦ／Ｆ１０５ａによるＴＲＩ転送リクエス
ト、ＣＰＵｂポート部１００ｂのＴＲＩ転送リクエス
ト、ＣＰＵｃポート部１００ｃのＴＲＩ転送リクエスト
を受けてＴＲＩでトランザクションを実行するＣＰＵを
調停する回路である。

【００３７】Ｆ／Ｆ群２０２は各Ｆ／ＦがＣＰＵに対応
する３ビットのＦ／Ｆからなり、どのＣＰＵが多数決対
象であるかを示す回路、Ｆ／Ｆ群２０３は各Ｆ／ＦがＣ
ＰＵに対応する３ビットのＦ／Ｆからなり、ＴＲＩ調停
２０１の調停結果を受けてＴＲＩでトランドクションを
実行するＣＰＵを示す回路、ＡＮＤ回路２０４はＢＩＡ
転送制御２００のＵＰトランザクションのデータ有効信
号とＦ／Ｆ群２０３のＣＰＵ毎の出力を論理積する回路
である。

【００３８】比較器２０５はＣＰＵａポート部１００ａ
のレジスタ１０１ａからのＤＯＷＮトランザクションデ
ータとＣＰＵｂポート部１００ｂのＤＯＷＮトランザク
ションデータを比較する回路、比較器２０６はＣＰＵａ
ポート部のＤＯＷＮトランザクションデータとＣＰＵｃ
ポート部のＤＯＷＮトランザクションデータを比較する
回路、比較器２０７はＣＰＵｂポート部のＤＯＷＮトラ
ンザクションデータとＣＰＵｃトランザクションデータ
を比較する回路、判定回路２０８はＦ／Ｆ群２０３の示
す転送ＣＰＵと比較器２０５〜２０７の比較結果を受け
て、どのＣＰＵポート部のＤＯＷＮトランザクションデ
ータを選択するか決定する回路、セレクタ２０９は判定
回路２０８の指示によりＣＰＵａポート部のＤＯＷＮト
ランザクションデータ、ＣＰＵｂポート部のＤＯＷＮト
ランザクションデータ及びＣＰＵｃポート部のＤＯＷＮ
トランザクションデータのいずれかを選択する回路であ
る。

【００３９】レジスタ２１０はセレクタ２０９の出力を
受けてＤＯＷＮトランザクションの実行先であるＢＩＡ
またはＰＣＵ番号を格納する回路、レジスタ２１１はセ
レクタ２０９の出力を受けてＤＯＷＮトランザクション
のアクセスコードを格納する回路、レジスタ２１２はセ
レクタ２０９の出力を受けてＤＯＷＮトランザクション
がＢＩＡレジスタまたはＰＣＵレジスタのレジスタリー
ド／ライトの時レジスタアドレスを格納する回路、レジ
スタ２１３はセレクタ２０９の出力を受けてＤＯＷＮト
ランザクションがＢＩＡレジスタまたはＰＣＵレジスタ
のレジスタライトの時ライトデータを格納する回路であ
る。

【００４０】バッファ２１４はセレクタ２０９の出力を
受けてＤＯＷＮトランザクションがＤＭＡＲＤレスポン
ストランザクションの時ＤＭＡＲＤデータを格納するバ
ッファ、セレクタ２１５はレジスタ２１２、レジスタ２
１３及びバッファ２１４の中からＤＯＷＮトランザクシ
ョンデータを選択する回路、レジスタ２１６はセレクタ
２１５を受けてＤＯＷＮトランザクションデータをＩＯ
バスのＢＡＤ線上に出力する回路、レジスタ２１７はレ
ジスタ２１１のＤＯＷＮトランザクションのアクセスコ
ードを受けてＩＯバスのＢＡＣ線上に出力する回路であ
る。

【００４１】デコーダ２１８は、レジスタ２１１のＤＯ
ＷＮトランザクションのアクセスコードをデコードする
回路である。デコーダ２１９はＤＯＷＮトランザクショ
ンがＢＩＡレジスタのリード／ライトの時レジスタ２１
２のアドレスをデコードする回路、デコーダ２２０はＤ
ＯＷＮトランザクションがＰＣＵのレジスタリード／ラ
イトの時レジスタ２１０のＰＣＵ番号をデコードし、Ｉ
Ｏバス上のＰＣＵ選択信号（ＢＳＥＬｎ）に出力する回
路、レジスタ２２１はセレクタ２０９の出力を受けてＴ
ＩＵ検出のエラートランザクションの要求元のＢＩＡま
たはＰＣＵ番号を格納する回路である。

【００４２】レジスタ２２２はＩＯバスのＢＡＣ線上に
あるＵＰトランザクションのアクセスコードを格納する
回路、レジスタ２２３はＩＯバスのＢＡＤ線上にあるＵ
Ｐトランザクションデータを格納する回路、レジスタ２
２４はＵＰトランザクションがＤＭＡＲＤ／ＤＭＡＷＴ
の時レジスタ２２３を受けてＵＰトランザクションのア
ドレスを格納する回路、バッファ２２５はＵＰトランザ
クションがＤＭＡＷＴの時レジスタ２２３を受けてＵＰ
トランザクションのライトデータを格納する回路、セレ
クタ２２６はＢＩＡのレジスタリードまたはＰＣＵのレ
ジスタリードの時リードデータを選択する回路である。

【００４３】レジスタ２２７はセレクタ２２６の出力を
うけてレジスタリードデータを格納する回路、セレクタ
２２８はＵＰトランザクションのトランザクションデー
タを選択する回路、ＩＯバス調停２２９はＢＩＡ転送制
御２００からの指示により複数ＰＣＵからのＩＯバス転
送要求（ＢＲＥＱｎ）を調停し、ＩＯバスでＵＰトラン
ザクションを実行するＰＣＵを決定する回路、レジスタ
２３０はＩＯバス調停２２９の調停結果であるＰＣＵ番
号を格納する回路、デコーダ２３１はレジスタ２２２の
アクセスコードをデコードする回路、Ｆ／Ｆ２３２はＩ
ＯバスのＢＡＤＶ線上のＵＰトランザクションのデータ
有効信号を受けてＢＩＡ転送制御２００へ通知する回
路、Ｆ／Ｆ２３３はＢＩＡ転送制御２００の出力するＤ
ＯＷＮトランザクションのデータ有効信号を受けてＩＯ
バスのＢＡＤＶ線上に出力する回路である。

【００４４】セレクタ２３４はＢＩＡ転送制御回路の指
示によりレジスタ２１０、レジスタ２２１及びレジスタ
２３０の中からトランザクションにエラーの発生したＰ
ＣＵ番号を選択する回路、デコーダ２３５はセレクタ２
３４の出力をデコードする回路、レジスタ２３６はＩＯ
バスに接続可能な最大ＰＣＵ分のビット数を持ち、デコ
ーダ２３５のデコード結果によりトランザクションがエ
ラーしたＰＣＵ番号に対応するビットをセットし、ＩＯ
バスのＰＣＵ障害通知（ＢＥＲＲｎ）に出力する回路、
パリティチェック回路２３７はレジスタ２１１のチェッ
ク回路、パリティチェック回路２３８はレジスタ２１０
のチェック回路、パリティチェック回路２３９はレジス
タ２２１のチェック回路、パリティチェック回路２４０
はレジスタ２１６のチェック回路、パリティチェック回
路２４１はレジスタ２１７のチェック回路、パリティチ
ェック回路２４２はレジスタ２２３のチェック回路、パ
リティチェック回路２４３はレジスタ２２２のチェック
回路、パリティチェック回路２４４はレジスタ２３０の
チェック回路、Ｆ／Ｆ２４５はＢＩＡ転送制御２００が
ＰＣＵ障害を検出したことを示す回路、Ｆ／Ｆ２４６は
ＢＩＡ転送制御２００がＢＩＡ障害を検出したことを示
す回路である。

【００４５】ＯＲ回路２５７はＣＰＵポート部で受けた
ＢＩＡ共通部リセット（ＩＯＲ）を受けたＦ／Ｆ１２７
ａ，１２７ｂ，１２７ｃの出力を論理和する回路であ
る。ＯＲ回路２５７の出力はＩＯバスのバスリセット信
号（ＢＲＳＴ）へ出力される。ドライバ・レシーバ２４
７〜２５６，２５８はＩＯバスの入出力回路である。

【００４６】以下に、動作について説明する。先ず、内
部バスＢＵＳのトランザクション動作、ＴＲＩ−ＩＮＦ
のトランザクション動作、ＩＯ−ＢＵＳのトランザクシ
ョン動作について説明する。

【００４７】内部バスＢＵＳのトランザクション動作
は、図５に示すタイミングに従って行われる。図５にお
いて、バスリクエスト線ＳＲＥＱｎはＴＩＵがＵＰトラ
ンザクションを実行する際のバスリクエスト信号線であ
り、図示せぬバスマスタへ出力され、バス許可ＳＧＮＴ
ｎを受けるまでこのＳＲＥＱｎを出力する。バス許可線
ＳＧＮＴｎはＴＩＵバスリクエストに対するバスマスタ
からの転送許可信号である。

【００４８】アドレス有効線ＳＡＤＳはトランザクショ
ンの開始を示す信号であり、ＵＰトランザクションのと
きＴＩＵがこの信号を出力し、ＤＯＷＮトランザクショ
ンのときバスマスタが出力する。コマンド線ＳＴＴはバ
ストランザクションのタイプ及びデータ長を示す信号で
あり、ＳＡＤＳの出力タイミングで出力され、図８に示
すコマンドで構成されている。アドレスデータ線ＳＡＤ
はトランザクションのアドレス及びデータを出力する４
バイト幅のバス信号である。

【００４９】ＳＲＥＱｎは図２のＦ／Ｆ５０の出力、Ｓ
ＧＮＴｎはＦ／Ｆ４９の入力、ＳＡＤＳはＦ／Ｆ４７の
出力及びＦ／Ｆ４８の入力、ＳＴＴはレジスタ３５の出
力及びレジスタ１１の入力、ＳＡＤはレジスタ３２の出
力及びレジスタ１２の入力に夫々相当する。

【００５０】ＴＲＩインタフェース（ＴＲＩ−ＩＮＦ）
トランザクション動作は図６に示すタイミングに従って
行われる。図６において、転送リクエスト線ＴＲＥＱ
は、ＴＩＵが出力するＤＯＷＮトランザクションのＴＲ
Ｉ転送リクエストである。ＴＩＵはＤＯＷＮトランザク
ションが終了するまでＴＲＥＱを出力する。転送許可線
ＴＧＮＴはＴＩＵの転送リクエストに対するＢＩＡから
の転送許可信号である。ＢＩＡは一度ＴＧＮＴを出力す
ると、ＴＲＥＱ信号が出力されている間ＴＧＮＴを出力
し続ける。

【００５１】データ有効線ＴＡＤＶはアドレスデータ線
ＴＡＤにトランザクションデータを出力していることを
示す信号である。ＵＰトランザクション時、ＢＩＡがこ
の信号を出力し、ＤＯＷＮトランザクション時、ＴＩＵ
が出力する。アドレスデータ線ＴＡＤはトランザクショ
ンのアクセスコード、アドレス及びデータを出力する４
バイトの信号線である。ＴＡＤ線上を転送されるデータ
フォーマットを図７に示す。

【００５２】図７において、Ｗ０はＴＲＩ−ＩＮＦで実
行される全トランザクションに共通な形式であり、トラ
ンザクションのアクセスコード、トランザクション情
報、エラートランザクション情報からなる。アクセスコ
ードフィールドは図９に示すトランザクションのコマン
ドからなる。トランザクション情報フィールドはトラン
ザクションの要求元や実行先のＢＩＡまたはＰＣＵ番号
を示すフィールドであり、ＵＰトランザクション時トラ
ンザクションの要求元が格納され、ＤＯＷＮトランザク
ション時トランザクションの実行先が格納される。エラ
ートランザクション情報フィールドは、ＴＩＵがＵＰト
ランザクションの障害を検出したときに、障害トランザ
クションの要求元を格納する。

【００５３】Ｗ１はトランザクションにより、アクセス
またはデータが格納される。ＤＭＡリード及びＤＭＡラ
イトトランザクションのとき、ＤＭＡアドレス（メモリ
アドレス）、レジスタリードやレジスタライトのとき、
レジスタアドレスが入る。Ｗ２以降は、転送データ長に
応じて転送データが格納される。

【００５４】ＴＲＥＱは図２のＦ／Ｆ４６の出力及び図
３のＦ／Ｆ１０５ａの入力、ＴＧＮＴはＦ／Ｆ４５の入
力及び図３のＦ／Ｆ１０６ａの出力、ＴＡＤＶは図２の
Ｆ／Ｆ４４の出力、Ｆ／Ｆ４３の入力及び図３のＦ／Ｆ
１０４ａの出力、Ｆ／Ｆ１０２ａの入力、ＴＡＤは図２
のレジスタ１７の出力、レジスタ２４の入力及び図３の
レジスタ１０３ａの出力、レジスタ１０１ａの入力に夫
々相当する。

【００５５】ＴＲＩトランザクションはＢＩＡの多数決
対象ビット（図４のＦ／Ｆ群２０２のビット）により次
の如く分類される。

【００５６】 多数決対象（Ｆ／Ｆ群２０２のビット
ＯＮ）のＣＰＵ：ＵＰトランザクション時、ＢＩＡが対
象ＣＰＵへ同時にトランザクション実行する。ＤＯＷＮ
トランザクション時、対象ＣＰＵが３つのときトランザ
クションを多数決、２つのときトランザクションを比
較、１つのときこの１つのＣＰＵのトランザクションを
実行； 多数決対象外のＣＰＵ：１ＣＰＵ毎に個別にトラン
ザクションを実行。

【００５７】上記ととは排他的であり、の異なる
ＣＰＵへのトランザクションも排的実行される。これ等
の転送調停はＢＩＡのＴＲＩ調停回路２０１において、
図１１に示す調停論理で実現される。ＤＯＷＮトランザ
クションのトランザクション判定はＢＩＡの判定回路２
０８において、図１２に示す論理で実行される。

【００５８】ＴＲＩ調停回路２０１は、ＴＲＩトランザ
クションをどのＣＰＵサブシステムのＴＩＵポートに対
して実行するかを決定する回路である。ＴＲＩトランザ
クションの方向によりＵＰトランザクションの転送先Ｃ
ＰＵサブシステムの決定方法とＤＯＷＮトランザクショ
ンの転送元ＣＰＵサブシステム決定方法とがある。いず
れの場合も、ＢＩＡ転送制御２００の指示により転送Ｃ
ＰＵサブシステムを決定し、Ｆ／Ｆ群２０３に転送先／
転送元ＣＰＵサブシステムに対応するビットをセットす
る。

【００５９】ＵＰトランザクションの転送先ＣＰＵサブ
システムを決定する場合、Ｆ／Ｆ群２０２を参照する。
Ｆ／Ｆ群２０２の各ビットは３ＣＰＵサブシステムのそ
れぞれが多数決（ＶＯＴＩＮＧ）対象であるかを示すビ
ットであり、このビット（以下ＶＯＴＩＮＧビットと称
す）がセットされているＣＰＵサブシステムがシステム
運用中であることを示している。ＴＲＩ調停回路２０１
はＵＰトランザクションの調停を指示された時、Ｆ／Ｆ
群２０２のＶＯＴＩＮＧビットがセットされているＣＰ
Ｕを転送先とし、Ｆ／Ｆ群２０３の対応するビットをセ
ットする。

【００６０】ＤＯＷＮトランザクションの転送元ＣＰＵ
サブシステムを決定する場合、Ｆ／Ｆ群２０２のＶＯＴ
ＩＮＧビットと各ＣＰＵポート部１００ａ，１００ｂ，
１００ｃを介して通知されるＴＩＵのＤＯＷＮトランザ
クションの転送リクエスト（ＴＲＥＱ）を参照し、転送
元ＣＰＵサブシステムを決定し、Ｆ／Ｆ群２０３の対応
ビットをセットする。

【００６１】またＴＲＩ調停２０１はＦ／Ｆ群２０３を
セットすると同時に転送元ＣＰＵサブシステムと接続さ
れるＣＰＵポート部（１００ａ，１００ｂ，１００ｃの
いずれか）に転送許可を出力し、該当ＣＰＵポート部の
Ｆ／Ｆ（１０６ａ、１０６ｂ、１０６ｃのいずれか）を
へて転送元ＣＰＵサブシステムへ転送許可信号（ＴＧＮ
Ｔ）を返す。

【００６２】このＤＯＷＮトランザクション時の転送元
ＣＰＵサブシステム決定論理が図１１である。図１１中
の“ｄｃ”はｄｏｎ’ｔ ｃａｒｅの略であり、０また
は１のいずれでも良いことを意味している。この図１１
は以下の論理からなる。

【００６３】ＶＯＴＮＧ対象ＣＰＵサブシステムから
のＤＯＷＮ転送リクエストは全ＶＯＴＩＮＧ対象のＣＰ
Ｕサブシステムからのリクエストを同時に受け付け、転
送許可すること； ＶＯＴＩＮＧ対象外ＣＰＵサブシステムからのＤＯＷ
Ｎ転送リクエストはＣＰＵサブシステム毎に個別に受け
付けて転送許可すること； ＶＯＴＩＮＧ対象外ＣＰＵの転送リクエストを個別に
受け付ける際に、受付優先順位をＣＰＵａ，ＣＰＵｂ，
ＣＰＵｃの順にすること。

【００６４】図１１中の項番１から項番３までが全ＣＰ
ＵサブシステムがＶＯＴＩＮＧ対象外の時に、各ＣＰＵ
サブシステムからＤＯＷＮトランザクション転送要求が
あった場合である。例えば、Ｆ／Ｆ群２０２の全ビット
がセットされておらず、ＣＰＵａサブシステムの転送リ
クエスト（ＴＲＥＱ）をＦ／Ｆ１０５ａを介して受けた
場合（項番１）、ＣＰＵｂサブシステム及びＣＰＵｃサ
ブシステムのリクエストの有無に関係無くＦ／Ｆ群２０
３のＣＰＵａサブシステム対応ビットをセットし、転送
許可信号（ＴＧＮＴ）をＦ／Ｆ１０６ａを介してＣＰＵ
ａサブシステムのＴＩＵへ通知する。

【００６５】項番４から項番１２までが一つのＣＰＵサ
ブシステムがＶＯＴＩＮＧ対象であり、システム運用中
である時に各ＣＰＵサブシステムからＤＯＷＮ転送リク
エストを受けた場合である。項番４から項番６までがＣ
ＰＵａサブシステムがＶＯＴＩＮＧ対象でシステム運用
中の場合、項番７から項番９までがＣＰＵｂサブシステ
ムがＶＯＴＩＮＧ対象でシステム運用中の場合、項番１
０から項番１２までがＣＰＵｃサブシステムがＶＯＴＩ
ＮＧ対象でシステム運用中の場合である。

【００６６】これらの場合、ＶＯＴＩＮＧ対象ＣＰＵサ
ブシステムからの転送リクエストがある場合、ＶＯＴＩ
ＮＧ対象外ＣＰＵサブシステムからの転送リクエストか
らの有無にかかわらずＶＯＴＩＮＧ対象ＣＰＵサブシス
テムのリクエストを優先して受け付ける（項番４、項番
７及び項番１０）。

【００６７】項番１３から項番１８までが二つのＣＰＵ
サブシステムがＶＯＴＩＮＧ対象であり、システム運用
中の時に各ＣＰＵサブシステムから転送リクエストを受
けた場合を示している。項番１３及び項番１４がＣＰＵ
ａサブシステム及びＣＰＵｂサブシステムがＶＯＴＩＮ
Ｇ対象でシステム運用中の場合、項番１５及び項番１６
がＣＰＵｂサブシステム及びＣＰＵｃサブシステムがＶ
ＯＴＩＮＧ対象でシステム運用中の場合、項番１７及び
項番１８がＣＰＵａサブシステム及びＣＰＵｃサブシス
テムＶＯＴＩＮＧ対象でシステム運用中の場合である。

【００６８】これらの場合、ＶＯＴＩＮＧ対象のＣＰＵ
サブシステムからの転送リクエストがある場合、ＶＯＴ
ＩＮＧ対象ＣＰＵのリクエストを優先して受け付ける
（項番１３、項番１５及び項番１７）。項番１９が全Ｃ
ＰＵサブシステムがＶＯＴＩＮＧ対象でシステム運用中
の場合である。全ＶＯＴＩＮＧ対象ＣＰＵサブシステム
を同時に転送元ＣＰＵサブシステムに指定し、転送許可
を返す。

【００６９】通常システム運用中は全ＣＰＵサブシステ
ムがＶＯＴＩＮＧ対象である。従って項番１９に示す論
理で動作する。ＢＩＡは３ＣＰＵサブシステムから転送
リクエスト（ＴＲＥＱ）をＦ／Ｆ１０５ａ，１０５ｂ，
１０５ｃで受けて、ＴＲＩ調停回路２０１へ入力する。
この時Ｆ／Ｆ群２０２は全ビットがセットされている。
ＴＲＩ調停回路２０１はＦ／Ｆ群２０２の全ビットがセ
ットされており、３つＣＰＵからの転送リクエストがあ
るので、Ｆ／Ｆ群２０３の全ビットをセットし３ＣＰＵ
サブシステムを転送元ＣＰＵサブシステムに指定する。
またＣＰＵポート部１００ａ，１００ｂ，１００ｃへ転
送許可信号を出力する。

【００７０】各ＣＰＵポート部は転送許可をＦ／Ｆ１０
６ａ，１０６ｂ，１０６ｃで受けてＴＲＩインタフェー
スの転送許可信号線（ＴＧＮＴ）に出力する。転送許可
（ＴＧＮＴ）を受けたＴＩＵはＤＯＮＷトランザクショ
ンを開始する。ＴＧＮＴ線は図６に示す様に、ＴＩＵが
トランザクションデータの転送が終了し、転送リクエス
ト線（ＴＲＥＱ）を無効にするまで出力され続ける。

【００７１】ＴＲＩ調停回路２０１は３ＣＰＵサブシス
テムへ同時に転送許可（ＴＧＮＴ）を通知する為、３Ｃ
ＰＵサブシステムのＴＩＵは同時にＢＩＡの転送許可を
受けてＤＯＷＮトランザクションを開始することができ
る。

【００７２】ＢＩＡは各ＣＰＵポート部１００ａ，１０
０ｂ，１００ｃのＴＲＩインタフェースデータ線（ＴＡ
Ｄ）の入力レジスタ１０１ａ，１０１ｂ，１０１ｃで受
信するＴＲＩ ＤＯＷＮトランザクションデータ（図７
の形式）とＴＲＩインタフェースデータ有効線（ＴＡＤ
Ｖ）をＦ／Ｆ１０２ａ，１０２ｂ，１０２ｃで受けて多
数決する。

【００７３】この多数決は２ＣＰＵサブシステム間のト
ランザクションデータを比較する比較器２０５，２０
６，２０７と比較結果からいづれか一つのＣＰＵを決定
する判定回路２０８と判定結果により指示されたＣＰＵ
ポートのＤＯＷＮトランザクションデータを選択する選
択回路２０９から構成される。比較器２０５はＣＰＵａ
サブシステムとＣＰＵｂサブシステムのＤＯＷＮトラン
ザクションデータの比較器、比較器２０６はＣＰＵａサ
ブシステムとＣＰＵｃサブシステムの比較器、比較器２
０７はＣＰＵｂサブシステムとＣＰＵｃサブシステムの
比較器である。

【００７４】判定回路２０８は多数決結果と一致してい
たＣＰＵのデータを選択し、多数決結果と不一致のＣＰ
Ｕを障害として検出する機能を持ち、この判定論理が図
１２である。図１２の項番１から項番３は１ＣＰＵサブ
システムからＤＯＷＮトランザクションを受信している
時の判定論理である。１ＣＰＵサブシステムのみが転送
動作を実行しているので比較器２０５，２０６，２０７
の比較結果に関係なく常にＦ／Ｆ群２０３に示された転
送元ＣＰＵサブシステムを選択する。比較結果に意味が
なく、判定回路２０８では障害を検出しない。

【００７５】図１２中の項番４から項番９は２ＣＰＵサ
ブシステムから同時にＤＯＷＮトランザクションを受信
している場合である。２ＣＰＵサブシステムのＴＩＵは
転送許可を同時に受け取るので、ＤＯＷＮトランザクシ
ョンデータは同時にＢＩＡに転送されて来る。

【００７６】そこでＦ／Ｆ群２０３で転送許可した２Ｃ
ＰＵからのトランザクションデータを対応する比較器で
比較する。比較一致している場合正常動作中であると判
断し、Ｆ／Ｆ群２０３にセットされているＣＰＵサブシ
ステムの中から若いＣＰＵ番号（ＣＰＵａ，ＣＰＵｂ，
ＣＰＵｃの順番）を出力し、選択回路２０９でトランザ
クションデータを選択する。比較結果が不一致の場合、
２つのＣＰＵは別の動きを行っており、いづれか一方が
障害である。しかし、どちらが障害か判断づかないため
ＢＩＡの障害として検出する。この障害はＢＩＡ障害ま
たはＰＣＵ障害となる。

【００７７】項番１０から項番１７は３ＣＰＵサブシス
テムから同時にＤＯＷＮトランザクションを受信してい
る場合である。２ＣＰＵサブシステムに転送許可した場
合と同様に３ＣＰＵサブシステムは同時に図７の形式の
トランザクションデータをＢＩＡに転送してくる。比較
結果が全て一致した場合が項番１０、１つの比較結果が
一致した場合が項番１１から項番１３まで、２つの比較
結果が一致した場合が項番１４から項番１６、全てが不
一致の場合が項番１７である。

【００７８】３つの比較器２０５、２０６、２０７は冗
長であり、３ＣＰＵの内１ＣＰＵで障害が発生し、異な
った動作を実行し、そのＣＰＵサブシステムからのＤＯ
ＷＮトランザクションデータが他と異なる場合、そのＣ
ＰＵサブシステムを比較入力とする２つの比較器が不一
致を検出し、比較一致するのは障害ＣＰＵサブシステム
を比較しない１比較器だけである。

【００７９】判定回路２０８は図１２中の項番１１から
項番１３までに示す様に１つの比較結果しか一致しない
場合、比較一致した２ＣＰＵサブシステムの内若番のＣ
ＰＵサブシステム番号を選択回路２０９へ出力し、同時
に不一致となった２つの比較器に共通な入力のＣＰＵサ
ブシステムを障害ＣＰＵサブシステムとして検出する。

【００８０】項番１４から項番１６の２つの比較結果が
一致する現象及び項番１７の全ての比較結果が不一致と
なる現象は、１つＣＰＵの障害によっては発生できず矛
盾している。これは比較器の故障であると判断し、ＢＩ
Ａ障害を検出する。

【００８１】通常３ＣＰＵサブシステム全てがＶＯＴＩ
ＮＧ対象である時、ＢＩＡは図７の形式で順次転送され
てくるトランザクションデータを各ＣＰＵポート部１０
０ａ，１００ｂ，１００ｃのＴＲＩインタフェースデー
タ線（ＴＡＤ）の入力レジスタ１０１ａ，１０１ｂ，１
０１ｃで受けて、ＴＲＩインタフェースデータ有効線
（ＴＡＤＶ）の受け付けＦ／Ｆ１０２ａ，１０２ｂ，１
０２ｃと同時に比較器２０５，２０６，２０７で比較す
る。比較結果を判定回路２０８で判定し、トランザクシ
ョンデータを選択回路２０９で選択する。選択されたデ
ータがトランザクションの種類及びタイミングに応じて
レジスタ２１０，２１１，２１２，２１３，２２１及び
バッファ２１４へ格納される。

【００８２】比較結果の１つのみが一致する場合、例え
ば図１２の項番１１のＣＰＵａサブシステムのＤＯＷＮ
トランザクションデータを入力とする比較器が不一致を
検出した場合について説明する。この時、判定回路２０
８はＣＰＵｂサブシステムを選択する様選択回路２０９
へ出力し、ＣＰＵａサブシステムの障害を出力する。こ
の障害出力はＣＰＵａポート部１００ａのＯＲ回路１１
１ａを介してＦ／Ｆ１０７ａをセットし、ＴＲＩインタ
フェースのＣＰＵ障害通知信号（ＣＰＥＲ）としてＣＰ
ＵａサブシステムのＴＩＵへ通知される。

【００８３】次にＩＯ−ＢＵＳトランザクション動作に
つき説明する。図１０はＩＯバストランザクションの動
作タイミングの例を示す図である。図１０において、バ
スリクエスト線（ＢＲＥＱｎ）はＰＣＵが出力するＩＯ
バスのＵＰトランザクションのバスリクエストである。
ＰＵＣはＩＯバスのＵＰトランザクションが終了するま
でＢＲＥＱｎを出力する。バス許可線（ＢＧＮＴｎ）は
ＰＣＵのＩＯバスリクエストに対するＢＩＡからの転送
許可信号である。ＢＩＡは一旦ＢＧＮＴｎ信号を出力す
るとＢＲＥＱｎ信号が出力されている間ＢＧＮＴｎ信号
を出力し続ける。

【００８４】データ有効線（ＢＡＤＶ）はアドレスデー
タ線（ＢＡＤ）にトランザクションデータを出力してい
ることを示すバス信号である。ＵＰトランザクション
時、ＰＣＵが出力し、ＤＯＷＮトランザクション時ＢＩ
Ａが出力する。アクセスコード線（ＢＡＣ）はトランザ
クションのアクセスコードを出力するバス信号線であ
る。アクセスコードの形式はＴＲＩインタフェースのア
クセスコードと同じである。アドレスデータ線（ＢＡ
Ｄ）はトランザクションのアドレス及びデータを出力す
る４バイトのバス信号線である。

【００８５】ＢＲＥＱｎは図４のＩＯバス調停２２９へ
のレシーバ２５３経由の入力信号、ＢＧＮＴｎのＩＯバ
ス調停２２９からドライバ２５４経由の出力信号、ＢＡ
ＤＶは図４のＦ／Ｆ２３３出力とＦ／Ｆ２３２入力、Ｂ
ＡＤはレジスタ２１６出力とレジスタ２２３入力に相当
する。

【００８６】システム立ち上げ時の動作について説明す
る。システム立ち上げ時、ＢＩＡのＶＯＴＩＮＧビット
（図４のＦ／Ｆ群２０２）は初期状態にあり３ＣＰＵ全
てが多数決（ＶＯＴＩＮＧ）対象外になっている。各Ｃ
ＰＵサブシステムＣＰＵａ〜ｃのプロセッサ１ａ〜１ｃ
は各々ＴＩＵ経由でＢＩＡのレジスタライトによりＦ／
Ｆ群２０２の自ＣＰＵに対応するビットをセットする。
Ｆ／Ｆ群２０２のセット完了後、ＢＩＡは多数決動作を
開始し、システム運用動作になる。

【００８７】上記ＶＯＴＩＮＧビットはＩＯ筐体の電源
ＯＮ時に初期化されるＦ／Ｆ群であり、ＢＩＡのＣＰＵ
ポートリセット及びＢＩＡ共通部リセットで初期化され
ない。

【００８８】システム運用時の動作について説明する。
システム運用時、各プロセッサがＩＯの起動及び終了処
理のために発行するＰＣＵのレジスタリード／レジスタ
ライトとＩＯ動作中のＰＣＵからのＤＭＡリード／ライ
トを実行する。

【００８９】ＰＣＵからのＤＭＡリード／ライト動作に
ついて説明する。図４において、ＰＣＵからＤＭＡリー
ド／ライトの転送要求をＩＯバスのＢＲＥＱｎ線により
ＩＯバス調停部２２９に受けると、ＢＩＡ転送制御２０
０はＩＯバスの調停を指示すると同時にＴＲＩ調停２０
１にＴＩＵのＵＰトランザクションの調停を指示する。
ＩＯバス調停２２９はＩＯバスを使用するＰＣＵ番号を
レジスタ２３０へ格納し、該当するＰＣＵへ転送許可
（ＢＧＮＴｎ）を返す。ＴＲＩ調停２０１はＦ／Ｆ群２
０２で多数決対象に設定されているＣＰＵを転送先ＣＰ
Ｕに選びＦ／Ｆ群２０３の対応ビットをセットする。

【００９０】ＢＧＮＴｎ信号により転送許可を受けた図
外のＰＣＵは前述の様にＢＡＤＶ線上にデータ有効信
号、ＢＡＣ線上にアクセスコード、ＢＡＤ線上にＤＭＡ
アドレスを出力してくる。ＤＭＡライトの場合、ＢＡＤ
線上にＤＭＡライトデータが続けて転送される。Ｆ／Ｆ
２３２にデータ有効信号、レジスタ２２２にアクセスコ
ード、レジスタ２２３にＤＭＡアドレスを受けると、Ｂ
ＩＡ転送制御２００はレジスタ２２２のアクセスコード
をデコーダ２３１でデコードする。このデコード結果に
よりＤＭＡトランザクションであることが分かると、レ
ジスタ２２３のＤＭＡアドレスをレジスタ２２４に格納
する。

【００９１】ＤＭＡライトの場合、後続のＤＭＡライト
データをレジスタ２２３で受けて順次バッファ２２５へ
格納する。ＢＩＡ転送制御２００はセレクタ２２８によ
りＴＩＵ ＵＰトランザクションデータを選択し、ＡＮ
Ｄ回路２０４へＴＩＵ ＵＰトランザクションのデータ
有効信号を出力する。ＡＮＤ回路２０４ではＦ／Ｆ群２
０３により転送先に指定されたＣＰＵについての出力が
有効となり、その結果、転送先ＣＰＵのレジスタ１０３
ａ，１０３ｂ，１０３ｃからＵＰトランザクションのＷ
０データ，Ｆ／Ｆ１０４ａ，１０４ｂ，１０４ｃから有
効信号がＴＩＵへ出力される。

【００９２】セレクタ２２８ではデータＷ０の時レジス
タ２２４のアクセスコードとレジスタ２３０のＤＭＡ要
求元ＰＣＵ番号、データＷ１の時レジスタ２２４のＤＭ
Ａアドレス、データＷ２以降の時バッファ２２５のＤＭ
Ａライトデータを順次選択する。

【００９３】ＰＣＵのレジスタリード／レジスタライト
動作について説明する。図４において、図３に示したＣ
ＰＵａ，ＣＰＵｂ，ＣＰＵｃのＦ／Ｆ１０５ａ，１０５
ｂ，１０５ｃを介してＴＩＵからレジスタリード／レジ
スタライトのＴＲＩ転送要求（ＴＲＥＱ）をＴＲＩ調停
２０１に受けると、ＢＩＡ転送制御２００はＴＲＩ調停
２０１へＤＯＷＮトランザクションの調停を指示する。

【００９４】ＴＲＩ調停２０１はＦ／Ｆ群２０２を参照
し、ＴＲＩ転送するＣＰＵをＦ／Ｆ群２０３に格納し、
該当するＣＰＵへ転送許可（ＴＧＮＴ）を返す。ＴＧＮ
Ｔ信号により転送許可を受けたＴＩＵは、前述のように
ＴＡＤＶ線上にデータ有効信号、ＴＡＤ線上にデータＷ
０（アクセスコード）、Ｗ１（レジスタアドレス）を順
次出力する。

【００９５】レジスタライトの場合、データＷ２（レジ
スタライトデータ）がＴＡＤ線上に続けて出力される。
Ｆ／Ｆ１０２ａ，１０２ｂ，１０２ｃにデータ有効信
号、レジスタ１０１ａ，１０１ｂ，１０１ｃにアクセス
コードを受けると、ＢＩＡ転送制御２００は判定回路２
０８で多数決の判定を行う。判定回路２０８はＦ／Ｆ群
２０３及び比較器２０５，２０６，２０７の比較結果を
参照し、セレクタ２０９によりＣＰＵａ，ＣＰＵｂ，Ｃ
ＰＵｃのいずれかからデータを選択する。

【００９６】データＷ０を選択したとき、アクセスコー
ドフィールド部分をレジスタ２１１，トランザクション
フィールド部分をレジスタ２１０へ格納し、デコーダ２
１８によりアクセスコードをデコードする。デコード結
果によりレジスタリード／レジスタライトであることが
分かるとＷ１のレジスタアドレスをレジスタ２１２へ、
Ｗ２のレジスタライトデータをレジスタ２１３へ格納す
る。

【００９７】更にレジスタ２２１のアクセスコードをレ
ジスタ２１７ヘ、セレクタ２１５経由でレジスタ２１２
のレジスタアドレスをレジスタ２１６へ格納する。デコ
ーダ２２０のトランザクション情報のデコード結果によ
りレジスタリード／レジスタライト先ＰＣＵへＰＣＵ選
択信号（ＢＳＥＬｎ）を出力し、ＩＯバス動作を開始す
る。レジスタライトの場合ＢＩＡ転送制御２００は続け
てセレクタ２１５によりレジスタ２１３を選択し、レジ
スタライトデータをレジスタ２１６からＩＯバスのＢＡ
Ｄ線上に出力する。

【００９８】障害発生時の動作について説明する。障害
はＣＰＵ障害、ＢＩＡ障害、ＰＣＵ障害の三つに分類す
ることができる。先ず、ＣＰＵ障害について説明する。

【００９９】図３，４において、システム運用中にＣＰ
Ｕに閉じた障害（ＣＰＵの閉じた障害とは、障害を発生
させた故障箇所がそのＣＰＵの動作にしか影響を与えな
い障害をいう）である下記の障害を検出した時、Ｆ／Ｆ
１０８ａをセットし、ＣＰＵ障害通知（ＣＰＥＲ）信号
を出力する。また、Ｆ／Ｆ群２０２のＶＯＴＩＮＧビッ
トをリセットする。

【０１００】ＣＰＵ障害要因としては、 ＤＯＷＮトランザクションのＴＡＤ線の入力データを
格納するレジスタ１０１ａの障害発生（パリティチェッ
ク回路１０９ａで検出）； 判定回路２０８が検出するＣＰＵデータのコンペアエ
ラー障害； ＴＩＵからＦ／Ｆ１０８ａで通知されるＣＰＵ切り離
し通知（ＤＩＳＣ信号）検出；ＴＩＵ検出の障害及びＤ
ＧＵからのＣＰＵ切り離し指示でＤＩＳＣ信号は通知さ
れる。但し、図２のパリティチェック回路３８が検出す
るＴＲＩインタフェース受付レジスタの障害を除く。

【０１０１】ＢＩＡはＣＰＵ障害を検出した場合、ＡＮ
Ｄ回路１１２ａによりＵＰトランザクションのＴＡＤＶ
信号を無効にすることでＵＰトランザクションをマスク
する。また、ＡＮＤ回路１２７ａによりＴＲＩの転送リ
クエストを無効にし、ＤＯＷＮトランザクションのＴＲ
Ｉ調停２０１に障害ＣＰＵを参加させない。

【０１０２】ＣＰＵ障害通知（ＣＰＥＲ）はＴＩＵを経
由してＤＧＵへ通知される。ＣＰＵ障害の通知を受けた
ＤＧＵはシステム内の他のＢＩＡへＣＰＵ障害が発生し
たことを通知するために、ＣＰＵ切り離し信号を全ＴＩ
ＵのＦ／Ｆ５５に通知する。ＴＩＵはＦ／Ｆ５３を介し
てＴＲＩのＣＰＵ切り離し信号をＢＩＡへ通知する。診
断プロセッサＤＧＵはＣＰＵ組み込み処理で、ＢＩＡの
ＣＰＵポートをリセットし、ＣＰＵポートの障害をクリ
アする。その後ＭＰＵからＦ／Ｆ群２０２のＶＯＴＩＮ
Ｇビットを再度セットし、ＣＰＵを組み込む。

【０１０３】ＢＩＡ障害について説明する。ＢＩＡ障害
はＢＩＡで検出する障害とＴＩＵで検出する障害があ
る。ＢＩＡで検出するＢＩＡ障害は以下のとおりであ
る。

【０１０４】図３，４において運用中にＢＩＡ転送制御
２００が下記の障害を検出した場合、ＢＩＡ障害としＦ
／Ｆ２４６をセットし、ＴＲＩインタフェースのＥ０信
号線でＴＩＵへＢＩＡ障害を通知する。Ｆ／Ｆ２４６が
セットされるとＢＩＡ転送制御２００はＩＯバス動作を
停止し、ＰＣＵからのＤＭＡを受け付けなくなる。ＢＩ
Ａ障害要因としては以下の如くである。

【０１０５】ＤＯＷＮトランザクションのトランザク
ション情報を格納するレジスタ２１０の障害発生（パリ
ティチェック回路２３８で検出）； ＴＩＵ検出の障害トランザクション情報を格納するレ
ジスタ２２１の障害発生（パリティチェック回路２３９
で検出）； ＵＰトランザクションのＰＣＵ番号を格納するレジス
タ２３０の障害発生（パリティチェック回路２４４で検
出）； 上記レジスタ２１０のトランザクション情報がＢＩＡ
のトランザクションを示している際に、ＤＯＷＮトラン
ザクションのアクセスコードを格納するレジスタ２１１
の障害発生（パリティチェック回路２３７で検出）； 上記レジスタ２２１の障害トランザクション情報がＢ
ＩＡのトランザクションを示している場合；尚、〜
は障害により不正となるトランザクションの要求元また
は実行先のＰＣＵが特定できないケースである。、
はＢＩＡのトランザクションであるため、特定ＰＣＵの
障害にできないケースである。

【０１０６】図２において、ＴＩＵはＥ０信号によりＢ
ＩＡ障害を割り込み制御３３に受けると予め定められた
アドレス（例えば０ｘ１Ｅ００００００番地）へＤＭＡ
ライトを実行することによりＭＰＵへ割り込みを通知す
る。障害の通知を受けたＭＰＵはＢＩＡ共通部をリセッ
トするためＴＩＵのリセットレジスタ（レジスタ７８）
をレジスタライトする。ＴＩＵはＴＲＩのＢＩＡ共通部
リセット信号（ＩＯＲ）をＢＩＡへ通知する。

【０１０７】図３，４において、ＢＩＡ共通部リセット
を受けたＢＩＡはＣＰＵポート部１００ａ，１００ｂ，
１００ｃとＦ／Ｆ群２０２を除く全ての部分を初期化
し、更にＩＯバスにバスリセット信号（ＢＲＳＴ）を出
力する。Ｆ／Ｆ群２０２をリセットしないため３ＣＰＵ
は多数決対象のまま残っている。ＢＩＡ共通部リセット
によりＦ／Ｆ２４６がクリアされ、リセット解除後に３
ＣＰＵ同期した状態でシステム運用する。

【０１０８】ＴＩＵで検出するＢＩＡ障害においては、
図２において、ＴＲＩのＴＡＤ線入力レジスタ２４で障
害発生した場合、転送制御１０はレジスタ２８に格納さ
れているＵＰトランザクションのトランザクション情報
を、障害トランザクション情報レジスタ３９へライトす
る。更にＢＩＡへＤＯＷＮトランザクションを転送する
際に障害トランザクション情報としてレジスタ３９の内
容を転送する。また、ＵＰトランザクション時にレジス
タ２５のアクセスコードをデコーダ２９でデコードした
結果がＤＭＡトランザクションであり、且つレジスタ２
８のトランザクション情報とレジスタ３９の障害トラン
ザクション情報の比較器４０での比較結果が一致した場
合、ＳＲＥＱ信号を出力せず、このＤＭＡトランザクシ
ョンは実行されない。

【０１０９】図３，４において、ＢＩＡへ転送された障
害トランザクション情報は判定回路２０８で多数決され
セレクタ２０９を介してレジスタ２２１へ格納される。
障害トランザクション情報がＢＩＡの時、ＢＩＡ転送制
御２００がＢＩＡ障害を検出する。以降の動作はＢＩＡ
検出のＢＩＡ障害と同じである。ＢＩＡ共通部をリセッ
トするためにＴＩＵのリセットレジスタ７８レジスタラ
イトする前に、ＭＰＵはＴＩＵの障害トランザクション
情報レジスタ３９をレジスタライトによりクリアする。

【０１１０】ＰＣＵ障害について説明する。ＰＣＵ障害
はＢＩＡで検出する障害とＴＩＵで検出する障害があ
る。

【０１１１】ＢＩＡで検出するＰＣＵ障害の場合、図
３，４において運用中にＢＩＡ転送制御２００が下記の
障害を検出した場合、ＰＣＵ障害としＦ／Ｆ２４５をセ
ットし、ＴＲＩインタフェースのＥ１信号線でＴＩＵへ
ＰＣＵ障害を通知する。ＰＣＵ障害要因は以下の如くで
ある。

【０１１２】ＩＯバスのアクセスコード（ＢＡＣ）の
入出力レジスタ（レジスタ２１７及びレジスタ２２２）
の障害発生（パリティチェック回路２４１、２４３で障
害検出）； ＩＯバスのアドレスデータ線（ＢＡＤ）の入出力レジ
スタ（レジスタ２１６及びレジスタ２２３）の障害発生
（パリティチェック回路２４０、２４２で障害検出）； レジスタ２１０のトランザクション情報がＰＣＵのト
ランザクションを示している際に、ＤＯＷＮトランザク
ションのアクセスコードを格納するレジスタ２１１の障
害発生（パリティチェック回路２３７で検出）； 上記レジスタ２２１の障害トランザクション情報がＰ
ＣＵのトランザクションを示している場合。

【０１１３】ＢＩＡ転送制御２００はレジスタ２１０、
レジスタ２２１またはレジスタ２３０に格納されている
ＰＣＵ番号を障害ＰＣＵとしてセレクタ２３４、デコー
ダ２３５を介してＰＣＵ障害識別レジスタ２３６に登録
する。レジスタ２３６はＰＣＵに対応するビットを持っ
ており、レジスタ２３６に登録されたＰＣＵに対してＩ
Ｏバストランザクションを実行する際、ＩＯバスのＰＣ
Ｕ障害通知線（ＢＥＲＲｎ）によりＰＣＵへ障害を通知
する。

【０１１４】図２において、ＴＩＵはＥ１信号によりＰ
ＣＵ障害を割り込み制御３３に受けると予め定められた
アドレス（例えば０ｘ１Ｅ００００００番地）へＤＭＡ
ライトを実行することによりプロセッサへＰＣＵ障害を
通知する。

【０１１５】障害の通知を受けたプロセッサは障害ＰＣ
Ｕを特定するために、ＢＩＡのＰＣＵ障害識別レジスタ
２３６をレジスタリードで読み出す。プロセッサはＢＩ
Ａの障害識別レジスタ２３６をレジスタライトによりク
リアする。更に障害ＰＣＵへレジスタライトしＰＣＵを
初期化し、ＰＣＵ障害処理を実施する。

【０１１６】ＴＩＵで検出するＰＣＵ障害は、ＢＩＡ障
害と同じＴＲＩのＴＡＤ線入力レジスタ２４の障害であ
る。ＢＩＡ障害との違いは、障害となったＵＰトランザ
クション要求元がＰＣＵであり、トランザクション情報
レジスタ２８にＰＣＵ番号が格納されていることであ
る。ＴＩＵの動作はＢＩＡ障害時と同じであり、ＤＯＷ
Ｎトランザクションの障害トランザクション情報にＰＣ
Ｕ番号を乗せてＢＩＡに通知する。障害トランザクショ
ン情報レジスタ３９に登録されているＰＣＵからＤＭＡ
トランザクションを受けた時ＴＩＵ内でＤＭＡトランザ
クションを捨てる。ＢＩＡは障害トランザクション情報
レジスタ２２１にＰＣＵ番号がセットされるとＰＣＵ障
害を検出する。以降のＢＩＡ動作はＢＩＡ検出のＰＣＵ
障害と同じである。

【０１１７】障害の通知を受けたプロセッサは障害ＰＣ
Ｕを特定するために、ＢＩＡのＰＣＵ障害識別レジスタ
２３６をレジスタリードで読み出す。プロセッサＢＩＡ
の障害識別レジスタ２３６とＴＩＵの障害トランザクシ
ョン情報レジスタ２８をレジスタライトによりクリアす
る。更に障害ＰＣＵへレジスタライトしＰＣＵを初期化
し、ＰＣＵの障害処理を実施する。

【０１１８】図１３は本発明の実施例の動作を示すブロ
ック図であり、バスインタフェースアダプタ装置ＢＩＡ
単位（ＩＯバス単位）に独立してＶＯＴＩＮＧビット
（図４のＦ／Ｆ群２０２のビット）を指定することによ
り、ＩＯバス対応に動作対象のＣＰＵを決定するように
したものである。

【０１１９】すなわち、ＩＯバス単位にリソース（ＣＰ
Ｕサブシステム）を夫々割付けすることができるので、
互いに異なるＯＳを動作させることができ、マルチＯＳ
処理が簡単に可能となって、システムの柔軟性や汎用性
が向上するのである。図１３の例では、２つのＯＳ＃０
と＃１とを同時に並列に実行させるようにしたものであ
る。

【０１２０】

【発明の効果】以上詳述した如く、本発明によれば、Ｃ
ＰＵサブシステムの多数決機能をバスインタフェースア
ダプタ装置に設けて、多数決対象の指定を所望に設定で
きる様にしたので、ＣＰＵサブシステムの有効利用が図
れ、またＩＯバス毎にリソースの割当てが自由にできる
ので、マルチＯＳ動作が可能となってシステムの柔軟
性、汎用性が図れるという効果がある。

【０１２１】バスインタフェースアダプタ装置（ＢＩ
Ａ）において、ＣＰＵ障害が検出されたときはそのＣＰ
Ｕを多数決対象から解除してシステム運用から切離すこ
とができ、またＢＩＡ自身の障害の場合には、ＢＩＡを
従来の如くシステムから切離すのではなく、ＢＩＡ内の
レジスタ群をリセットしてリトライ処理を行うようにす
る。更に、障害により不正となるトランザクションの要
求元または実行先ＰＣＵの障害として報告し、そのＰＣ
Ｕに対してのみリトライ処理を行う。これにより、ＢＩ
Ａの障害に対する障害処理時間を短縮できるという効果
もある。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【図２】図１のブロックのＴＩＵ（トリプルリダンダン
シーインタフェースユニット）の具体例回路図である。

【図３】図１のブロックのＢＩＡ（バスインタフェース
アダプタ装置）の三重化部分の具体例回路図である。

【図４】同じくＢＩＡの一重化部分の具体例回路図であ
る。

【図５】本発明の実施例の内部バスＢＵＳの動作を示す
タイムチャートである。

【図６】ＴＲＩインタフェース動作を示すタイムチャー
トである。

【図７】ＴＲＩインタフェースのデータ形式を示す図で
ある。

【図８】内部バスＢＵＳのコマンド形式を示す図であ
る。

【図９】（ａ）はＴＲＩアクセスコードフィールド、
（ｂ）はトランザクション情報フィールド、（ｃ）は障
害トランザクション情報フィールドを夫々示す図であ
る。

【図１０】ＩＯバスの動作を示すタイムチャートであ
る。

【図１１】ＴＲＩ調停回路２０１の調停論理を示す図で
ある。

【図１２】判定回路２０８の判定論理を示す図である。

【図１３】本発明の実施例の動作例を示すブロック図で
ある。

【図１４】従来のフォールトトレラント方式のシステム
ブロック図である。

【符号の説明】

ＣＰＵ−ａ〜ｃ 情報処理サブシステム ＴＩＵ＃０−ａ〜ＴＩＵ＃Ｎ−ａ トリプルリダンダン
シーインタフェースユニット ＢＩＡ＃０〜ＢＩＡ＃Ｎ バスインタフェースアダプタ
装置 ＰＣＵ 周辺制御装置 ＢＵＳ−ａ 内部バス ＩＯ−ＢＵＳ＃０〜＃Ｎ ＩＯバス １ａ プロセッサ（ＭＰＵ） ２ａ メモリ ３ａ ＤＧＵ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 冗長構成とされた少なくとも３個の情報
   処理サブシステムと、入出力バスと、この入出力バスに
   接続された複数の周辺制御装置と、これ等複数の周辺制
   御装置に共通に設けられ前記情報処理サブシステムと前
   記入出力バスとの間の接続をなすバスインタフェース装
   置とを含むマルチ情報処理システムであって、 前記バスインタフェース装置は、前記情報処理サブシス
   テムのどのサブシステムを多数決対象とするかを予め指
   定可能な多数決対象指定手段と、 前記周辺制御装置からの前記情報処理サブシステムへの
   トランザクション要求に応答して、前記多数決対象指定
   手段により指定された情報処理サブシステムに対して選
   択的に前記トランザクション要求を送出するトランザク
   ション要求送出手段と、 前記トランザクション要求送出手段によるトランザクシ
   ョン要求に応答して送出された前記情報処理サブシステ
   ムからのトランザクション実行結果の多数決をとる多数
   決手段とを含み、 前記入出力バス、前記複数の周辺制御装置、前記バスイ
   ンタフェース装置の組合わせは複数組み設けられてお
   り、前記バスインタフェース装置内の各々の多数決対象
   指定手段には、多数決対象が独立に指定可能とされてい
   ることを特徴とするマルチ情報処理システム。
2. 【請求項２】 前記多数決手段は更に、前記多数決対象
   指定手段により指定された情報処理サブシステムからの
   前記周辺制御装置へのトランザクション要求を多数決す
   るよう構成されていることを特徴とする請求項１記載の
   マルチ情報処理システム。
3. 【請求項３】 前記バスインタフェース装置は更に、前
   記多数決手段により多数決結果と異なるトランザクショ
   ン実行結果やトランザクション要求を送出した情報処理
   サブシステムを障害発生サブシステムとして外部へ報告
   する手段と、 この報告に応答して返送されてきたサブシステム切離し
   指示に従って前記多数決対象指定手段における多数決対
   象指定を解除する手段と、 を含むことを特徴とする請求項１または２記載のマルチ
   情報処理システム。
4. 【請求項４】 前記バスインタフェース装置は更に、 前記トランザクション要求に対応する要求元やその実行
   先を示す周辺制御装置番号を格納する格納手段と、 このトランザクションのエラーを検出する手段と、 このエラー検出に応答して前記格納手段に格納されてい
   る周辺制御装置番号に対応する周辺制御装置の障害とし
   て上位へ報告する手段と、 を含むことを特徴とする請求項１〜３いずれか記載のマ
   ルチ情報処理システム。
5. 【請求項５】 前記情報処理サブシステムの各々は、プ
   ロセッサと、メモリと、これ等メモリとプロセッサとの
   間を接続する内部バスと、前記内部バスと前記バスイン
   タフェース装置との間の接続をなすインタフェースユニ
   ットを有しており、 前記インタフェースユニットは、 前記バスインタフェース装置からトランザクションを受
   信する際に、このトランザクショクの要求元または実行
   先を示す周辺制御装置番号を格納する格納手段と、 前記バスインタフェース装置からの前記トランザクショ
   ンのエラーを検出する手段と、 このエラー検出に応答して、前記格納手段に格納されて
   いる周辺制御装置番号を障害周辺制御装置番号として当
   該トランザクションに付加する手段と、 を有し、 前記バスインタフェース装置は、前記インタフェースユ
   ニットから送出された前記トランザクションに付加され
   た障害周辺制御装置番号を前記多数決手段により多数決
   をとり、前記障害周辺制御装置番号のエラーを検出して
   当該周辺制御装置の障害として上位へ報告するように構
   成したことを特徴とする請求項１〜４いずれか記載のマ
   ルチ情報処理システム。