JPH0821815B2 - Signal generator - Google Patents
Signal generatorInfo
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- JPH0821815B2 JPH0821815B2 JP61305759A JP30575986A JPH0821815B2 JP H0821815 B2 JPH0821815 B2 JP H0821815B2 JP 61305759 A JP61305759 A JP 61305759A JP 30575986 A JP30575986 A JP 30575986A JP H0821815 B2 JPH0821815 B2 JP H0821815B2
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は、発振の立ち上がり時に発生する不整周波
数のノイズの影響を除き、安定に動作する信号発生装置
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal generator that operates stably except for the influence of noise of irregular frequency generated at the rise of oscillation.
従来の技術 集積回路装置においては、システムが正常動作を行な
うために、システムクロックが必要であり、これを供給
するために発振回路を付加する。第４図は、基本的な発
振回路を含む集積回路装置の構成図である。第４図にお
いては、15,16は容量、17は水晶振動子、19はインバー
ター、20は帰還抵抗、21はシステムクロック源、22はシ
ュミットインバーダー、23はCPUに代表されるシステム
回路部である。基本的な発振回路はこれらによって構成
される。第４図で示した発振回路の動作を第５図で説明
する。2. Description of the Related Art In an integrated circuit device, a system clock is required for the system to operate normally, and an oscillator circuit is added to supply the system clock. FIG. 4 is a configuration diagram of an integrated circuit device including a basic oscillation circuit. In FIG. 4, 15 and 16 are capacitors, 17 is a crystal oscillator, 19 is an inverter, 20 is a feedback resistor, 21 is a system clock source, 22 is a Schmitt inverter, and 23 is a system circuit section typified by a CPU. is there. The basic oscillation circuit is composed of these. The operation of the oscillator circuit shown in FIG. 4 will be described with reference to FIG.
電源投入時、システムクロック源21の電圧レベルは、
インバーター19と帰還抵抗20とにより、インバーター19
のスイッチング電圧Vthになり、次に水晶振動子により
発振が促がされ、小振幅で不整周波数の発振動作の後、
定常振幅で定常周波数である正常発振へと遷移する。し
かしながら、発振開始時に発生する不整周波数の信号が
インバータ19のスイッチング電圧Vthを越えると、不整
周波数の信号がシステムクロックとして発振回路から出
力される。（このような、不整のクロックを以下、不整
クロックと表す。）従って、発振開始時には、システム
クロック源21から不整クロックが出力される。When the power is turned on, the voltage level of the system clock source 21 is
With the inverter 19 and the feedback resistor 20, the inverter 19
Becomes the switching voltage of V th , then the crystal oscillator prompts oscillation, and after the oscillation operation of small amplitude and irregular frequency,
Transition to normal oscillation, which is a steady frequency with a steady amplitude. However, when the signal of the irregular frequency generated at the start of oscillation exceeds the switching voltage V th of the inverter 19, the signal of the irregular frequency is output from the oscillation circuit as the system clock. (Such an irregular clock is hereinafter referred to as an irregular clock.) Therefore, at the start of oscillation, the irregular clock is output from the system clock source 21.
そこで、システムクロック源21から出力される不整ク
ロックを少しでも除去するため、発振回路はシュミット
インバーター22を介してシステム回路部23と接続する構
成をとるのが一般的であった。つまり、シュミットイン
バーター22は、シュミットインバーターのシュミット幅
以下の信号をカットすることができるものである。従っ
て、不整クロックがインバーター19のスイッチング電圧
Vthを越えて、システムクロック源21から不整クロック
が発生しても、シュミットインバーター22でシュミット
幅以下の不整クロックは除去される。つまり、集積回路
装置14のシステム回路部23にシステムクロックとして供
給され、シュミットインバーター22を介すことで、不整
クロックを一部除去していた。Therefore, in order to remove any irregular clock output from the system clock source 21, the oscillator circuit is generally configured to be connected to the system circuit unit 23 via the Schmitt inverter 22. That is, the Schmitt inverter 22 can cut a signal having a Schmitt width of the Schmitt inverter or less. Therefore, the irregular clock is the switching voltage of the inverter 19.
Even if an irregular clock is generated from the system clock source 21 exceeding V th , the irregular clock having a Schmitt width or less is removed by the Schmitt inverter 22. That is, the irregular clock is partially removed by being supplied as the system clock to the system circuit unit 23 of the integrated circuit device 14 and passing through the Schmitt inverter 22.
発明が解決しようとする問題点 しかしながら、上記従来の構成では、第６図で示すよ
うに、発振回路動作時において発生する小振幅で不整周
波数の信号がシュミットインバーター22のシュミット幅
（VSH−VSL）を越えるとき、不整周波数の信号がシステ
ムクロックとして、シュミットインバーター22からシス
テム回路部23に供給されることになる。この状態では、
集積回路装置14はシステム回路部23において正常動作に
支障をきたし、動作異常を起こすという問題点を有して
いた。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention However, in the above-described conventional configuration, as shown in FIG. 6, a signal of a small amplitude and an irregular frequency generated during the operation of the oscillator circuit causes a Schmitt width (V SH -V) of the Schmitt inverter 22. When SL ) is exceeded, a signal with an irregular frequency is supplied from the Schmitt inverter 22 to the system circuit section 23 as the system clock. In this state,
The integrated circuit device 14 has a problem that it interferes with normal operation in the system circuit section 23 and causes an abnormal operation.
本発明は上記従来の問題点を解決するもので、発振開
始時、発振回路のインバーター19の入力端18のバイアス
点を変化させることによって、正常周波数のシステムク
ロックが供給される集積回路装置を提供することを目的
とする。The present invention solves the above conventional problems, and provides an integrated circuit device in which a system clock of a normal frequency is supplied by changing a bias point of an input end 18 of an inverter 19 of an oscillation circuit at the start of oscillation. The purpose is to do.
問題点を解決するための手段 この目的を達成するために、本発明の信号発生装置
は、発振回路の入力端に、スイッチング手段を介して抵
抗体が接続され、発振回路の出力端子にCPUが接続さ
れ、CPUによりCPUが動作している時はスイッチ手段をオ
フし、CPUが停止している時はスイッチ手段をオンする
ことを特徴とするものである。In order to achieve this object, in the signal generator of the present invention, a resistor is connected to the input end of the oscillation circuit through the switching means, and the CPU is connected to the output terminal of the oscillation circuit. It is characterized in that the switch means is turned off when the CPU is operated by the CPU connected and the switch means is turned on when the CPU is stopped.
作用 この構成によって、発振回路入力端に付加した回路素
子により、バイアス点を変えることによって、発振回路
に発振開始時発生する不整周波数の信号の伝搬を押さ
え、正常周波数の信号をシステムクロック源へ伝搬する
ことにより、システムクロック信号の不整によるシステ
ム回路部の誤動作を防止することが出来る。Function With this configuration, by changing the bias point by the circuit element added to the oscillation circuit input terminal, the propagation of the irregular frequency signal generated at the start of oscillation in the oscillation circuit is suppressed and the normal frequency signal is propagated to the system clock source. By doing so, it is possible to prevent the malfunction of the system circuit section due to the irregularity of the system clock signal.
実施例 以下、本発明を実施例により、図面を参照しながら説
明する。EXAMPLES Hereinafter, the present invention will be described by way of examples with reference to the drawings.
第１図は本発明の一実施例における半導体装置の要部
のブロック回路図である。１は集積回路装置であり、2,
3は発振に必要とされる外部容量、４は水晶発振子、５
は発振回路の入力端、６は発振のためのインバーター、
７は帰還抵抗、８は発振回路からの出力端、いわゆるシ
ステムクロック源、９はシュミットインバーター、10は
中央処理装置（CPU）、11は抵抗、12は制御信号線、13
は制御信号で制御されるスイッチ手段である。なお、抵
抗11は本発明のスイッチング手段を介して付加される回
路素子のひとつの実施例である。正常時の発振回路は容
量2,3、水晶発振子４、インバーター６、帰還抵抗７に
よって構成されている。FIG. 1 is a block circuit diagram of essential parts of a semiconductor device according to an embodiment of the present invention. 1 is an integrated circuit device, 2,
3 is an external capacitance required for oscillation, 4 is a crystal oscillator, 5
Is an input terminal of the oscillation circuit, 6 is an inverter for oscillation,
7 is a feedback resistor, 8 is an output terminal from the oscillation circuit, a so-called system clock source, 9 is a Schmitt inverter, 10 is a central processing unit (CPU), 11 is a resistor, 12 is a control signal line, 13
Is a switch means controlled by a control signal. The resistor 11 is one embodiment of the circuit element added via the switching means of the present invention. The oscillator circuit in a normal state is composed of capacitors 2 and 3, a crystal oscillator 4, an inverter 6, and a feedback resistor 7.
なお、上記したスイッチ手段13は発振回路が止まって
いる状態ではつながるように設定されている。The switch means 13 described above is set so as to be connected when the oscillation circuit is stopped.
以上のように構成された本実施例の集積回路装置の動
作を第２図および第３図を用いて説明する。先ず、発振
回路の動作開始の動きを、第２図に示した発振回路入力
端子５の波形図を参照して説明する。電源投入時t0には
スイッチ手段13はオンであり、発振回路入力端５の電圧
レベルは、VSS電位から上昇し、インバーター６と帰還
抵抗７によって決定されるインバーターのスイッチング
電圧Vthから、抵抗11による電圧降下分を差し引いた電
位VAとなる。次に、水晶発振子４により発振が促がさ
れ、小振幅で不整周波数の発振の後、定常振幅で定常周
波数の正常発振へと遷移する。これらの状態でのシステ
ムクロック源８の信号は、シュミットインバーター９に
よりシステムクロックとしてCPU10に送られる。第３図
を用いて発振回路入力端５からシステムクロック源８、
システムクロック源８からCPU10への信号伝搬について
説明する。横軸は発振回路入力端５の電圧レベルV5又は
シュミットインバーター９からCPU10へ供給される信号
の電圧レベルV9とし、縦軸をインバーター６の出力電圧
レベル、すなわち、システムクロック源８の電圧レベル
V8とする。曲線Ｉはインバーター６の入出力特性、曲線
IIはシュミットインバーター９の入出力特性を示してい
る。発振回路入力端５には発振動作開始時の電位VAを中
心として小振幅VWで不整周波数fRの発振波形が現われ
る。第１図の抵抗11の効果によりインバーター６のスイ
ッチングレベルVthとVAの関係を Vth＞（VA＋VW/2） （１−１） とすることができ、この条件下ではインバーター６から
クロックは発生されない。The operation of the integrated circuit device of the present embodiment configured as above will be described with reference to FIGS. 2 and 3. First, the operation of starting the operation of the oscillation circuit will be described with reference to the waveform diagram of the oscillation circuit input terminal 5 shown in FIG. At the time of power-on t 0 , the switch means 13 is on, the voltage level of the oscillation circuit input terminal 5 rises from the V SS potential, and from the switching voltage V th of the inverter determined by the inverter 6 and the feedback resistor 7, The potential V A is obtained by subtracting the voltage drop due to the resistor 11. Next, the crystal oscillator 4 promotes oscillation, and after oscillation with a small amplitude and irregular frequency, transitions to normal oscillation with a steady amplitude and a steady frequency. The signal of the system clock source 8 in these states is sent to the CPU 10 as the system clock by the Schmitt inverter 9. Referring to FIG. 3, from the oscillation circuit input terminal 5 to the system clock source 8,
Signal propagation from the system clock source 8 to the CPU 10 will be described. The horizontal axis represents the voltage level V 5 of the oscillation circuit input terminal 5 or the voltage level V 9 of the signal supplied from the Schmitt inverter 9 to the CPU 10, and the vertical axis represents the output voltage level of the inverter 6, that is, the voltage level of the system clock source 8.
V 8 Curve I is the input / output characteristic of the inverter 6
II shows the input / output characteristics of the Schmidt inverter 9. At the oscillation circuit input terminal 5, an oscillation waveform of irregular frequency f R appears with a small amplitude V W around the potential V A at the start of the oscillation operation. Due to the effect of the resistor 11 in FIG. 1, the relationship between the switching level V th and V A of the inverter 6 can be V th > (V A + V W / 2) (1-1). Under this condition, the inverter 6 No clock is generated from.
従って、動作開始時のシステムクロック源８からのク
ロック発生を遅延させることができる。つまり、発振開
始時の不整周波数fRのクロック信号をCPU10に入力しな
いようにすることができる。Therefore, the clock generation from the system clock source 8 at the start of the operation can be delayed. That is, the clock signal having the irregular frequency f R at the start of oscillation can be prevented from being input to the CPU 10.
その後、水晶発振子４により発振が促され、VAの値が
大きくなることによりVthとVAの関係が Vth≦（VA＋VW/2） （１−２） になると、システムクロック源８からクロックがシュミ
ットインバータ９に入力される。After that, when the crystal oscillator 4 promotes oscillation and the value of V A increases, the relationship between V th and V A becomes V th ≤ (V A + V W / 2) (1-2). The clock from the source 8 is input to the Schmitt inverter 9.
ただし、シュミットインバーター９は、第３図からも
明らかなように、シュミット幅VSH−VSLの範囲のクロッ
クをカットできるので、VSH−VSLの範囲をVSとすると （Vth＋VS/2）＞（VA＋VW/2） ＞（Vth−VS/2） （１−３） の条件下では、システムクロック源８からクロックが出
力された場合ても、シュミットインバーター９からCPU1
0にはクロックが供給されない。However, as is clear from FIG. 3, the Schmitt inverter 9 can cut the clock in the range of the Schmitt width V SH −V SL , so if the range of V SH −V SL is V S , (V th + V S / 2)> (V A + V W / 2)> (V th −V S / 2) (1-3) Even if a clock is output from the system clock source 8, the Schmitt inverter 9 CPU1
No clock is supplied to 0.
従って、シュミットインバーター９を接続した場合、
式（１−１）及び式（１−３）からも明かなように、シ
ュミットインバーター９を接続しない場合よりも、VS/2
分だけCPU10にクロックが供給される時間が遅延され、
発振立ち上がり時に発生するノイズ等の影響をさらに受
けにくくすることができる。Therefore, when the Schmitt inverter 9 is connected,
As is clear from the equations (1-1) and (1-3), V S / 2 is higher than that when the Schmitt inverter 9 is not connected.
The time when the clock is supplied to the CPU 10 is delayed by a minute,
It is possible to further reduce the influence of noise or the like generated when the oscillation starts.
なお、シュミットインバータ９を接続しない場合で
も、式（１−１）の条件下では、システムクロック源８
からクロックは発生されないので、抵抗11を付加接続す
るだけでも、CPU10へのクロック入力は遅延され、発振
開始時の不整周波数fRのクロック信号をCPU10に入力し
ないようにすることができ、ノイズ等が原因となる発振
立ち上がり時の誤動作を防止することができる。Even if the Schmitt inverter 9 is not connected, the system clock source 8 can be supplied under the condition of the equation (1-1).
Since the clock is not generated from, the clock input to the CPU10 is delayed even by simply connecting the resistor 11, and it is possible to prevent the clock signal with the irregular frequency f R at the start of oscillation from being input to the CPU10, noise, etc. It is possible to prevent a malfunction at the time of rising of the oscillation which is caused by.
以上の説明から明かなように、抵抗11を発振回路入力
端５に接続することによって、発振開始時、集積回路装
置１は、発振が一定振幅で定常周波数になるまで、CPU1
0にクロックを供給しないため、発振立ち上がり時に発
生するノイズ等の影響を受けなくなる。As is apparent from the above description, by connecting the resistor 11 to the oscillation circuit input terminal 5, the integrated circuit device 1 is configured so that when the oscillation starts, the integrated circuit device 1 operates until the oscillation reaches a steady frequency with a constant amplitude.
Since no clock is supplied to 0, it is not affected by noise or the like generated at the start of oscillation.
さらに正常発振に至った後は、上記しているように、
スイッチ手段13は発振回路がとまている状態ではつなが
るように設定されているので、CPU10からの制御信号12
によりスイッチ13をオフする。すなわち、シュミットイ
ンバーター９からクロックがCPU10に供給されると、CPU
10は動作を開始する。CPU10の動作開始と同時にCPU10か
らは制御信号12が出力され、スイッチ13をオフする。CP
U10が動作している時には、クロックは正常発振をして
いる状態まで電圧は上昇しているので、発振回路入力端
５から抵抗体11を切り離す。After reaching normal oscillation, as described above,
Since the switch means 13 is set to be connected when the oscillation circuit is stopped, the control signal 12 from the CPU 10
Switch 13 is turned off. That is, when the clock is supplied from the Schmitt inverter 9 to the CPU 10, the CPU
10 starts operation. Simultaneously with the start of the operation of the CPU 10, the control signal 12 is output from the CPU 10 and the switch 13 is turned off. CP
When U10 is operating, the voltage of the clock rises to the state of normal oscillation, so the resistor 11 is disconnected from the oscillation circuit input terminal 5.
そして、CPU10に停止命令（または、リセット命令）
が入った時は、発振回路が再び動作を開始する時のため
に、制御信号12によりスイッチ13をオンさせてから、CP
U10は動作を停止することで、スイッチ手段13は発振回
路がとまている状態では常につながるように設定するこ
とができる。Then, the CPU 10 is given a stop instruction (or a reset instruction).
Is turned on, the switch 13 is turned on by the control signal 12 in order to restart the operation of the oscillation circuit.
By stopping the operation of U10, the switch means 13 can be set so as to be always connected when the oscillation circuit is stopped.
このように定常発振時には、抵抗11を発振回路入力端
５から切り離しているので、抵抗の追加接続が原因とな
る無駄な電力消費を防止することができる。As described above, since the resistor 11 is disconnected from the oscillation circuit input terminal 5 during steady oscillation, it is possible to prevent unnecessary power consumption caused by the additional connection of the resistor.
発明の効果 本発明は、発振回路の入力端にスイッチ手段を介して
抵抗体が接続されているので、発振回路の発振周波数が
正規のクロック周波数に立ち上がるまで、CPUにシステ
ムクロックの供給を遅延することが出来、発振立ち上が
り時に発生する不整なシステムクロックによる誤動作を
起こすことがなくなり、さらに発振安定後は前記回路素
子をスイッチング手段を介して切断することにより、消
費電力の増加をともなわずに、半導体装置の安定動作が
保証されるという優れた効果を有するものである。According to the present invention, since the resistor is connected to the input end of the oscillator circuit via the switch means, the supply of the system clock to the CPU is delayed until the oscillation frequency of the oscillator circuit rises to the regular clock frequency. It is possible to prevent a malfunction due to an irregular system clock generated at the start of oscillation, and after the oscillation stabilizes, disconnecting the circuit element through the switching means to increase the power consumption without increasing the power consumption of the semiconductor. This has an excellent effect that the stable operation of the device is guaranteed.
第１図は本発明の一実施例における集積回路装置の要部
ブロック回路図、第２図は発振回路の発振開始のときの
波形図、第３図はインバーターおよびシュミットインバ
ーターの入出力特性図、第４図は従来の集積回路装置の
要部ブロック回路図、第５図は従来の発振回路の発振開
始のときの波形図、第６図は従来発振回路中のインバー
ターおよびシュミットインバーターの入出力特性図であ
る。 1,14……集積回路装置、2,3,15,16……容量、4,7……水
晶発振子、5,18……発振回路入力端、6,19……インバー
ター、7,20……帰還抵抗、8,21……システムクロック
源、9,22……シュミットインバーター、10,23……CPU、
12……制御信号線、13……スイッチ手段。FIG. 1 is a block circuit diagram of a main part of an integrated circuit device according to an embodiment of the present invention, FIG. 2 is a waveform diagram at the start of oscillation of an oscillator circuit, and FIG. 3 is an input / output characteristic diagram of an inverter and a Schmitt inverter, FIG. 4 is a block circuit diagram of a main part of a conventional integrated circuit device, FIG. 5 is a waveform diagram at the start of oscillation of a conventional oscillator circuit, and FIG. 6 is input / output characteristics of an inverter and a Schmitt inverter in the conventional oscillator circuit. It is a figure. 1,14 …… Integrated circuit device, 2,3,15,16 …… Capacity, 4,7 …… Crystal oscillator, 5,18 …… Oscillation circuit input terminal, 6,19 …… Inverter, 7,20… … Feedback resistor, 8,21 …… System clock source, 9,22 …… Schmidt inverter, 10,23 …… CPU,
12 …… Control signal line, 13 …… Switch means.
Claims (2)
の入力端に、スイッチ手段を介して抵抗体の一端が接続
され、前記低抗体の他端が接地され、前記発振回路の出
力端子にCPUが接続され、前記CPUからの制御信号により
前記スイッチ手段が制御され、前記CPUが動作している
時は前記CPUから出力される信号によって前記スイッチ
手段をオフし、前記CPUが停止している時は前記CPUから
出力される信号によって前記スイッチ手段をオンするこ
とを特徴とする信号発生装置。1. An input terminal of an oscillator circuit in which an oscillator is connected to an inverter is connected to one end of a resistor through switch means, the other end of the low antibody is grounded, and an output terminal of the oscillator circuit is connected to a CPU. Is connected, the switch means is controlled by a control signal from the CPU, the switch means is turned off by a signal output from the CPU when the CPU is operating, and the CPU is stopped. Is a signal generator which turns on the switch means in response to a signal output from the CPU.
ターを介してCPUに接続されている特許請求の範囲第１
項記載の信号発生装置。2. The output terminal of the oscillator circuit is connected to the CPU via a Schmitt inverter.
The signal generator according to the item.
Priority Applications (1)
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|---|---|---|---|
| JP61305759A JPH0821815B2 (en) | 1986-12-22 | 1986-12-22 | Signal generator |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP61305759A JPH0821815B2 (en) | 1986-12-22 | 1986-12-22 | Signal generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63157509A JPS63157509A (en) | 1988-06-30 |
| JPH0821815B2 true JPH0821815B2 (en) | 1996-03-04 |
Family
ID=17949002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61305759A Expired - Lifetime JPH0821815B2 (en) | 1986-12-22 | 1986-12-22 | Signal generator |
Country Status (1)
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| JP (1) | JPH0821815B2 (en) |
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- 1986-12-22 JP JP61305759A patent/JPH0821815B2/en not_active Expired - Lifetime
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