JPH08214296A - デコーダおよびｍｐｅｇシステムデコーダ - Google Patents
デコーダおよびｍｐｅｇシステムデコーダInfo
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- JPH08214296A JPH08214296A JP31711594A JP31711594A JPH08214296A JP H08214296 A JPH08214296 A JP H08214296A JP 31711594 A JP31711594 A JP 31711594A JP 31711594 A JP31711594 A JP 31711594A JP H08214296 A JPH08214296 A JP H08214296A
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- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/434—Disassembling of a multiplex stream, e.g. demultiplexing audio and video streams, extraction of additional data from a video stream; Remultiplexing of multiplex streams; Extraction or processing of SI; Disassembling of packetised elementary stream
- H04N21/4341—Demultiplexing of audio and video streams
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
- H04N21/4307—Synchronising the rendering of multiple content streams or additional data on devices, e.g. synchronisation of audio on a mobile phone with the video output on the TV screen
- H04N21/43072—Synchronising the rendering of multiple content streams or additional data on devices, e.g. synchronisation of audio on a mobile phone with the video output on the TV screen of multiple content streams on the same device
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
- H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
- H04N21/236—Assembling of a multiplex stream, e.g. transport stream, by combining a video stream with other content or additional data, e.g. inserting a URL [Uniform Resource Locator] into a video stream, multiplexing software data into a video stream; Remultiplexing of multiplex streams; Insertion of stuffing bits into the multiplex stream, e.g. to obtain a constant bit-rate; Assembling of a packetised elementary stream
- H04N21/2368—Multiplexing of audio and video streams
Abstract
(57)【要約】
【目的】オーディオ出力とビデオ出力の同期を十分にと
ることが可能なＭＰＥＧシステムデコーダを提供する。 【構成】各デコーダ２，３では、各デコーダ２における
デコード処理時間と、ＳＣＲおよびＰＴＳ（オーディオ
のＰＴＳ(A) ，ビデオのＰＴＳ(V) ）とに基づいて各出
力（オーディオ出力，ビデオ出力）の再生時刻が設定さ
れる。各レジスタ１１，２１から読み出されたＰＴＳは
各制御回路１４，２４へ転送され、各ビットバッファ１
２，２２から読み出されたビットストリームは各デコー
ドコア回路１３，２３へ転送される。各制御回路１４，
２４では、各デコーダ２，３におけるデコード処理時間
と、ＳＣＲおよびＰＴＳとに基づいて各出力の再生時刻
が計算される。各デコードコア回路１３，２３では、Ｍ
ＰＥＧの規格に準拠して各出力が生成される。その各出
力の再生時刻は、各制御回路１４，２４の計算結果に従
って制御される。
ることが可能なＭＰＥＧシステムデコーダを提供する。 【構成】各デコーダ２，３では、各デコーダ２における
デコード処理時間と、ＳＣＲおよびＰＴＳ（オーディオ
のＰＴＳ(A) ，ビデオのＰＴＳ(V) ）とに基づいて各出
力（オーディオ出力，ビデオ出力）の再生時刻が設定さ
れる。各レジスタ１１，２１から読み出されたＰＴＳは
各制御回路１４，２４へ転送され、各ビットバッファ１
２，２２から読み出されたビットストリームは各デコー
ドコア回路１３，２３へ転送される。各制御回路１４，
２４では、各デコーダ２，３におけるデコード処理時間
と、ＳＣＲおよびＰＴＳとに基づいて各出力の再生時刻
が計算される。各デコードコア回路１３，２３では、Ｍ
ＰＥＧの規格に準拠して各出力が生成される。その各出
力の再生時刻は、各制御回路１４，２４の計算結果に従
って制御される。
Description
【０００１】
【産業上の利用分野】本発明はデコーダおよびＭＰＥＧ
（Moving Picture Expert Group ）システムデコーダに
関するものである。
（Moving Picture Expert Group ）システムデコーダに
関するものである。
【０００２】
【従来の技術】マルチメディアで扱われる情報は、膨大
な量でかつ、多種多様であり、これらの情報を高速に処
理することがマルチメディアの実用化を図る上で必要と
なってくる。情報を高速に処理するためには、データの
圧縮・伸長技術が不可欠となる。そのようなデータの圧
縮・伸長技術として「ＭＰＥＧ」方式が挙げられる。こ
のＭＰＥＧ方式は、ＩＳＯ（International Organizati
on for Standardization）／ＩＥＣ（Intarnational El
ectrotechnical Commission ）傘下のＭＰＥＧ委員会
（ISO/IEC JTC1/SC29/WG11）によって標準化されつつあ
る。
な量でかつ、多種多様であり、これらの情報を高速に処
理することがマルチメディアの実用化を図る上で必要と
なってくる。情報を高速に処理するためには、データの
圧縮・伸長技術が不可欠となる。そのようなデータの圧
縮・伸長技術として「ＭＰＥＧ」方式が挙げられる。こ
のＭＰＥＧ方式は、ＩＳＯ（International Organizati
on for Standardization）／ＩＥＣ（Intarnational El
ectrotechnical Commission ）傘下のＭＰＥＧ委員会
（ISO/IEC JTC1/SC29/WG11）によって標準化されつつあ
る。
【０００３】ＭＰＥＧは３つのパートから構成されてい
る。パート１の「ＭＰＥＧシステムパート」（ISO/IEC
IS 1172 Part1:Systems ）では、ビデオデータとオーデ
ィオデータの多重化構造（マルチプレクス・ストラクチ
ャ）および同期方式が規定される。パート２の「ＭＰＥ
Ｇビデオパート」（ISO/IEC IS 1172 Part2:Video ）で
は、ビデオデータの高能率符号化方式、およびビデオデ
ータのフォーマットが規定される。パート３の「ＭＰＥ
Ｇオーディオパート」（ISO/IEC IS 1172 Part3:Audio
）では、オーディオデータの高能率符号化方式、およ
びオーディオデータのフォーマットが規定される。
る。パート１の「ＭＰＥＧシステムパート」（ISO/IEC
IS 1172 Part1:Systems ）では、ビデオデータとオーデ
ィオデータの多重化構造（マルチプレクス・ストラクチ
ャ）および同期方式が規定される。パート２の「ＭＰＥ
Ｇビデオパート」（ISO/IEC IS 1172 Part2:Video ）で
は、ビデオデータの高能率符号化方式、およびビデオデ
ータのフォーマットが規定される。パート３の「ＭＰＥ
Ｇオーディオパート」（ISO/IEC IS 1172 Part3:Audio
）では、オーディオデータの高能率符号化方式、およ
びオーディオデータのフォーマットが規定される。
【０００４】また、ＭＰＥＧには主にエンコードレート
の違いにより、現在のところ、ＭＰＥＧ−１，ＭＰＥＧ
−２の２つの方式がある。ＭＰＥＧビデオパートで取り
扱われるビデオデータは動画に関するものであり、その
動画は１秒間に数十個（例えば、30個）のフレームによ
って構成されている。ビデオデータは、シーケンス(Seq
uence)、ＧＯＰ（Group Of Pictures ）、ピクチャ、ス
ライス(Slice) 、マクロブロック(Macroblock)、ブロッ
クの順に６層の階層構造から成る。ＭＰＥＧ−１におい
てフレームはピクチャに対応している。ＭＰＥＧ−２に
おいては、フレーム又はフィールドをピクチャに対応さ
せることもできる。フィールドは、２個で１つのフレー
ムを構成している。ピクチャにフレームが対応している
構造はフレーム構造と呼ばれ、ピクチャにフィールドが
対応している構造はフィールド構造と呼ばれる。
の違いにより、現在のところ、ＭＰＥＧ−１，ＭＰＥＧ
−２の２つの方式がある。ＭＰＥＧビデオパートで取り
扱われるビデオデータは動画に関するものであり、その
動画は１秒間に数十個（例えば、30個）のフレームによ
って構成されている。ビデオデータは、シーケンス(Seq
uence)、ＧＯＰ（Group Of Pictures ）、ピクチャ、ス
ライス(Slice) 、マクロブロック(Macroblock)、ブロッ
クの順に６層の階層構造から成る。ＭＰＥＧ−１におい
てフレームはピクチャに対応している。ＭＰＥＧ−２に
おいては、フレーム又はフィールドをピクチャに対応さ
せることもできる。フィールドは、２個で１つのフレー
ムを構成している。ピクチャにフレームが対応している
構造はフレーム構造と呼ばれ、ピクチャにフィールドが
対応している構造はフィールド構造と呼ばれる。
【０００５】ＭＰＥＧでは、フレーム間予測と呼ばれる
圧縮技術を用いる。フレーム間予測は、フレーム間のデ
ータを時間的な相関に基づいて圧縮する。フレーム間予
測では、双方向予測が行われる。双方向予測とは、過去
の再生画像（又は、ピクチャ）から現在の再生画像を予
測する順方向予測と、未来の再生画像から現在の再生画
像を予測する逆方向予測とを併用することである。
圧縮技術を用いる。フレーム間予測は、フレーム間のデ
ータを時間的な相関に基づいて圧縮する。フレーム間予
測では、双方向予測が行われる。双方向予測とは、過去
の再生画像（又は、ピクチャ）から現在の再生画像を予
測する順方向予測と、未来の再生画像から現在の再生画
像を予測する逆方向予測とを併用することである。
【０００６】この双方向予測は、Ｉピクチャ（Intra-Pi
cture ），Ｐピクチャ（Predictive-Picture），Ｂピク
チャ（Bidirectionally predictive-Picture）と呼ばれ
る３つのタイプのピクチャを規定している。Ｉピクチャ
は、過去や未来の再生画像とは無関係に、独立して生成
される。Ｐピクチャは順方向予測（過去のＩピクチャま
たはＰピクチャからの予測）により生成される。Ｂピク
チャは双方向予測により生成される。双方向予測におい
てＢピクチャは、以下に示す３つの予測のうちいずれか
１つにより生成される。過去のＩピクチャまたはＰピ
クチャからの予測、未来のＩピクチャまたはＰピクチ
ャからの予測、過去および未来のＩピクチャまたはＰ
ピクチャからの予測。そして、これらＩ，Ｐ，Ｂピクチ
ャがそれぞれエンコードされる。つまり、Ｉピクチャは
過去や未来のピクチャが無くても生成される。これに対
し、Ｐピクチャは過去のピクチャが無いと生成されず、
Ｂピクチャは過去または未来のピクチャが無いと生成さ
れない。
cture ），Ｐピクチャ（Predictive-Picture），Ｂピク
チャ（Bidirectionally predictive-Picture）と呼ばれ
る３つのタイプのピクチャを規定している。Ｉピクチャ
は、過去や未来の再生画像とは無関係に、独立して生成
される。Ｐピクチャは順方向予測（過去のＩピクチャま
たはＰピクチャからの予測）により生成される。Ｂピク
チャは双方向予測により生成される。双方向予測におい
てＢピクチャは、以下に示す３つの予測のうちいずれか
１つにより生成される。過去のＩピクチャまたはＰピ
クチャからの予測、未来のＩピクチャまたはＰピクチ
ャからの予測、過去および未来のＩピクチャまたはＰ
ピクチャからの予測。そして、これらＩ，Ｐ，Ｂピクチ
ャがそれぞれエンコードされる。つまり、Ｉピクチャは
過去や未来のピクチャが無くても生成される。これに対
し、Ｐピクチャは過去のピクチャが無いと生成されず、
Ｂピクチャは過去または未来のピクチャが無いと生成さ
れない。
【０００７】フレーム間予測では、まず、Ｉピクチャが
周期的に生成される。次に、Ｉピクチャよりも数フレー
ム先のフレームがＰピクチャとして生成される。このＰ
ピクチャは、過去から現在への一方向（順方向）の予測
により生成される。続いて、Ｉピクチャの前、Ｐピクチ
ャの後に位置するフレームがＢピクチャとして生成され
る。このＢピクチャを生成するとき、順方向予測，逆方
向予測，双方向予測の３つの中から最適な予測方法が選
択される。一般的に連続した動画では、現在の画像とそ
の前後の画像とは良く似ており、異なっているのはその
一部分に過ぎない。そこで、前のフレーム（例えば、Ｉ
ピクチャ）と次のフレーム（例えば、Ｐピクチャ）とは
同じであると仮定し、両フレーム間に変化があればその
差分（Ｂピクチャ）のみを抽出して圧縮する。これによ
り、フレーム間のデータを時間的な相関に基づいて圧縮
することができる。
周期的に生成される。次に、Ｉピクチャよりも数フレー
ム先のフレームがＰピクチャとして生成される。このＰ
ピクチャは、過去から現在への一方向（順方向）の予測
により生成される。続いて、Ｉピクチャの前、Ｐピクチ
ャの後に位置するフレームがＢピクチャとして生成され
る。このＢピクチャを生成するとき、順方向予測，逆方
向予測，双方向予測の３つの中から最適な予測方法が選
択される。一般的に連続した動画では、現在の画像とそ
の前後の画像とは良く似ており、異なっているのはその
一部分に過ぎない。そこで、前のフレーム（例えば、Ｉ
ピクチャ）と次のフレーム（例えば、Ｐピクチャ）とは
同じであると仮定し、両フレーム間に変化があればその
差分（Ｂピクチャ）のみを抽出して圧縮する。これによ
り、フレーム間のデータを時間的な相関に基づいて圧縮
することができる。
【０００８】このようにＭＰＥＧビデオパートに準拠し
てエンコードされたビデオデータのデータ列（ビットス
トリーム）は、ＭＰＥＧビデオストリーム（以下、ビデ
オストリームと略す）と呼ばれる。また、ＭＰＥＧオー
ディオパートに準拠してエンコードされたオーディオデ
ータのデータ列は、ＭＰＥＧオーディオストリーム（以
下、オーディオストリームと略す）と呼ばれる。そし
て、ビデオストリームとオーディオストリームは、ＭＰ
ＥＧシステムパートに準拠して時分割多重化され、１本
のデータ列としてのＭＰＥＧシステムストリーム（以
下、システムストリームと略す）となる。システムスト
リームはマルチプレックスストリームとも呼ばれる。Ｍ
ＰＥＧ−１は主にＣＤ−ＲＯＭ(Compact Disc-Read Onl
y Memory) などの蓄積メディアに対応しており、ＭＰＥ
Ｇ−２はＭＰＥＧ−１をも含む幅広い範囲のアプリケー
ションに対応している。
てエンコードされたビデオデータのデータ列（ビットス
トリーム）は、ＭＰＥＧビデオストリーム（以下、ビデ
オストリームと略す）と呼ばれる。また、ＭＰＥＧオー
ディオパートに準拠してエンコードされたオーディオデ
ータのデータ列は、ＭＰＥＧオーディオストリーム（以
下、オーディオストリームと略す）と呼ばれる。そし
て、ビデオストリームとオーディオストリームは、ＭＰ
ＥＧシステムパートに準拠して時分割多重化され、１本
のデータ列としてのＭＰＥＧシステムストリーム（以
下、システムストリームと略す）となる。システムスト
リームはマルチプレックスストリームとも呼ばれる。Ｍ
ＰＥＧ−１は主にＣＤ−ＲＯＭ(Compact Disc-Read Onl
y Memory) などの蓄積メディアに対応しており、ＭＰＥ
Ｇ−２はＭＰＥＧ−１をも含む幅広い範囲のアプリケー
ションに対応している。
【０００９】ＭＰＥＧパートにおけるエンコードからデ
コードまでの流れは、以下のようになっている。ＭＰＥ
Ｇシステムエンコーダ（以下、システムエンコーダと略
す）は、ビデオデータとオーディオデータのそれぞれを
連係を保ちながら別個にエンコードを行い、ビデオスト
リームとオーディオストリームを生成する。次に、ＭＰ
ＥＧシステムエンコーダに装備されたマルチプレクサ
（Multiplexer ）（ＭＵＸ）は、伝送媒体または記録媒
体のフォーマットに適合するように、ビデオストリーム
とオーディオストリームの多重化を行い、システムスト
リームを生成する。そのシステムストリームは、伝送媒
体を介してＭＵＸから伝送されるか、または記録媒体に
記録される。
コードまでの流れは、以下のようになっている。ＭＰＥ
Ｇシステムエンコーダ（以下、システムエンコーダと略
す）は、ビデオデータとオーディオデータのそれぞれを
連係を保ちながら別個にエンコードを行い、ビデオスト
リームとオーディオストリームを生成する。次に、ＭＰ
ＥＧシステムエンコーダに装備されたマルチプレクサ
（Multiplexer ）（ＭＵＸ）は、伝送媒体または記録媒
体のフォーマットに適合するように、ビデオストリーム
とオーディオストリームの多重化を行い、システムスト
リームを生成する。そのシステムストリームは、伝送媒
体を介してＭＵＸから伝送されるか、または記録媒体に
記録される。
【００１０】ＭＰＥＧシステムデコーダ（以下、システ
ムデコーダと略す）に装備されたデマルチプレクサ（De
multiplexer ）（ＤＭＵＸ）は、システムストリームを
ビデオストリームとオーディオストリームに分離する。
次に、システムデコーダは各ストリームを個別にデコー
ドして、ビデオのデコード出力（以下、ビデオ出力とい
う）とオーディオのデコード出力（以下、オーディオ出
力という）を生成する。そして、ビデオ出力はディスプ
レイへ、オーディオ出力はＤ／Ａ（Digital/Analog）コ
ンバータおよび低周波増幅器を介してスピーカへそれぞ
れ出力される。
ムデコーダと略す）に装備されたデマルチプレクサ（De
multiplexer ）（ＤＭＵＸ）は、システムストリームを
ビデオストリームとオーディオストリームに分離する。
次に、システムデコーダは各ストリームを個別にデコー
ドして、ビデオのデコード出力（以下、ビデオ出力とい
う）とオーディオのデコード出力（以下、オーディオ出
力という）を生成する。そして、ビデオ出力はディスプ
レイへ、オーディオ出力はＤ／Ａ（Digital/Analog）コ
ンバータおよび低周波増幅器を介してスピーカへそれぞ
れ出力される。
【００１１】システムストリームは複数のパック（Pac
k）で構成され、各パックは複数のパケット（Packet）
で構成される。各パケットの中には、複数のアクセスユ
ニットが存在している。アクセスユニットとはデコード
再生を行うときの単位で、ビデオストリームの場合は１
つのピクチャに対応し、オーディオストリームの場合は
１つのオーディオフレームに対応している。
k）で構成され、各パックは複数のパケット（Packet）
で構成される。各パケットの中には、複数のアクセスユ
ニットが存在している。アクセスユニットとはデコード
再生を行うときの単位で、ビデオストリームの場合は１
つのピクチャに対応し、オーディオストリームの場合は
１つのオーディオフレームに対応している。
【００１２】システムエンコーダは、パックの先頭にパ
ックヘッダを付与し、パケットの先頭にパケットヘッダ
を付与する。パックヘッダは、ＳＣＲ（System Clock R
eference）と呼ばれる同期再生用の基準時刻等の参照情
報を含む。ここで、再生とはビデオ出力とオーディオ出
力の外部への出力を意味する。
ックヘッダを付与し、パケットの先頭にパケットヘッダ
を付与する。パックヘッダは、ＳＣＲ（System Clock R
eference）と呼ばれる同期再生用の基準時刻等の参照情
報を含む。ここで、再生とはビデオ出力とオーディオ出
力の外部への出力を意味する。
【００１３】パケットヘッダは、続くデータがビデオデ
ータかオーディオデータかを識別するための情報や、タ
イムスタンプ（Time Stamp）（以下、ＴＳと略す）と呼
ばれるデコード再生の時刻を管理するための情報を含
む。パケット長は、伝送媒体やアプリケーションに強く
依存し、例えば、ＡＴＭ（Asynchronous Transfer Mod
e）のように、53バイトと短いものや、ＣＤ−ＲＯＭの
ように4096バイトと長いものがある。そして、パケット
長の上限は、64K バイトに定められている。
ータかオーディオデータかを識別するための情報や、タ
イムスタンプ（Time Stamp）（以下、ＴＳと略す）と呼
ばれるデコード再生の時刻を管理するための情報を含
む。パケット長は、伝送媒体やアプリケーションに強く
依存し、例えば、ＡＴＭ（Asynchronous Transfer Mod
e）のように、53バイトと短いものや、ＣＤ−ＲＯＭの
ように4096バイトと長いものがある。そして、パケット
長の上限は、64K バイトに定められている。
【００１４】例えば、ＣＤ−ＲＯＭにおけるデータの記
録は、セクタ（Sector）単位で連続して行われ、そのデ
ータの読み出しは、ＣＤ−ＲＯＭプレーヤによって毎秒
75セクタの一定速度で行われる。ＣＤ−ＲＯＭにおい
て、各セクタはそれぞれ１つのパックに対応し、パック
とパケットは同じである。
録は、セクタ（Sector）単位で連続して行われ、そのデ
ータの読み出しは、ＣＤ−ＲＯＭプレーヤによって毎秒
75セクタの一定速度で行われる。ＣＤ−ＲＯＭにおい
て、各セクタはそれぞれ１つのパックに対応し、パック
とパケットは同じである。
【００１５】システムエンコーダは、パケットの中にア
クセスユニットの先頭がある場合、パケットヘッダにそ
のアクセスユニットに対応するＴＳを付加し、パケット
の中にアクセスユニットの先頭がない場合、ＴＳを付加
しない。また、システムエンコーダは、パケットの中に
２つ以上のアクセスユニットの先頭がある場合、パケッ
トヘッダに最初のアクセスユニットに対応するＴＳだけ
を付加する。
クセスユニットの先頭がある場合、パケットヘッダにそ
のアクセスユニットに対応するＴＳを付加し、パケット
の中にアクセスユニットの先頭がない場合、ＴＳを付加
しない。また、システムエンコーダは、パケットの中に
２つ以上のアクセスユニットの先頭がある場合、パケッ
トヘッダに最初のアクセスユニットに対応するＴＳだけ
を付加する。
【００１６】ＴＳには、ＰＴＳ（Presentation Time St
amp ）とＤＴＳ（Decoding Time Stamp ）の２種類があ
る。ＭＰＥＧシステムパートは、ＳＴＤ（System Targe
t Decoder ）と呼ばれる仮想的な基準デコーダによっ
て、デコードの標準を規定している。ＳＴＤの基準クロ
ックとなるのは、ＳＴＣ（System Time Clock ）とよば
れる同期信号である。
amp ）とＤＴＳ（Decoding Time Stamp ）の２種類があ
る。ＭＰＥＧシステムパートは、ＳＴＤ（System Targe
t Decoder ）と呼ばれる仮想的な基準デコーダによっ
て、デコードの標準を規定している。ＳＴＤの基準クロ
ックとなるのは、ＳＴＣ（System Time Clock ）とよば
れる同期信号である。
【００１７】ＰＴＳは再生出力の時刻を管理するための
情報である。このＰＴＳの精度は、90kHz のクロックで
計測した値が32ビット長で表される。システムデコーダ
はＰＴＳとＳＴＣが一致したときに、そのＰＴＳが付加
されているアクセスユニットをデコードし、再生出力を
生成する。
情報である。このＰＴＳの精度は、90kHz のクロックで
計測した値が32ビット長で表される。システムデコーダ
はＰＴＳとＳＴＣが一致したときに、そのＰＴＳが付加
されているアクセスユニットをデコードし、再生出力を
生成する。
【００１８】前記したようにＭＰＥＧビデオパートでは
フレーム間予測技術を用いるため、ＩピクチャとＰピク
チャはＢピクチャよりも先行してビデオストリームとし
て送出される。このため、システムデコーダは、ビデオ
ストリームを受け取ると、そのビデオストリームの各ピ
クチャの先頭に付くピクチャヘッダに基づいて、ピクチ
ャの順番を元の順番に並び替えてデコードし、ビデオ出
力を生成する。ＤＴＳは、ピクチャの並び替え後のデコ
ード開始時刻を管理するための情報である。システムエ
ンコーダは、ＰＴＳとＤＴＳが異なる場合にはその両方
をパケットヘッダに付加し、一致する場合にはＰＴＳだ
けを付加する。具体的には、Ｂピクチャのあるビデオス
トリームにおいて、ＩピクチャとＰピクチャが存在する
パケットにはＰＴＳとＤＴＳの両方が付加され、Ｂピク
チャが存在するパケットにはＰＴＳだけが付加される。
また、ＢピクチャのないビデオストリームにおいてはＰ
ＴＳだけが付加される。
フレーム間予測技術を用いるため、ＩピクチャとＰピク
チャはＢピクチャよりも先行してビデオストリームとし
て送出される。このため、システムデコーダは、ビデオ
ストリームを受け取ると、そのビデオストリームの各ピ
クチャの先頭に付くピクチャヘッダに基づいて、ピクチ
ャの順番を元の順番に並び替えてデコードし、ビデオ出
力を生成する。ＤＴＳは、ピクチャの並び替え後のデコ
ード開始時刻を管理するための情報である。システムエ
ンコーダは、ＰＴＳとＤＴＳが異なる場合にはその両方
をパケットヘッダに付加し、一致する場合にはＰＴＳだ
けを付加する。具体的には、Ｂピクチャのあるビデオス
トリームにおいて、ＩピクチャとＰピクチャが存在する
パケットにはＰＴＳとＤＴＳの両方が付加され、Ｂピク
チャが存在するパケットにはＰＴＳだけが付加される。
また、ＢピクチャのないビデオストリームにおいてはＰ
ＴＳだけが付加される。
【００１９】ＳＣＲはＳＴＣの値をシステムエンコーダ
で意図された値にセットしたり校正したりするための情
報である。このＳＣＲの精度は、ＭＰＥＧ−１では90kH
z のクロックで計測した値が32ビット長で表され、ＭＰ
ＥＧ−２では27kHz のクロックで計測した値が42ビット
長で表される。ＳＣＲは、ＭＰＥＧ−１では５バイト
で、ＭＰＥＧ−２では６バイトで伝送され、システムデ
コーダは、その最終バイトの到着の瞬間にＳＣＲの値に
応じてＳＴＣをセットする。
で意図された値にセットしたり校正したりするための情
報である。このＳＣＲの精度は、ＭＰＥＧ−１では90kH
z のクロックで計測した値が32ビット長で表され、ＭＰ
ＥＧ−２では27kHz のクロックで計測した値が42ビット
長で表される。ＳＣＲは、ＭＰＥＧ−１では５バイト
で、ＭＰＥＧ−２では６バイトで伝送され、システムデ
コーダは、その最終バイトの到着の瞬間にＳＣＲの値に
応じてＳＴＣをセットする。
【００２０】図１０（ａ）は、システムストリームの一
例を示す。１つのパックはパックヘッダＨ及び各パケッ
トＶ１，Ｖ２，Ａ１…Ｖ６，Ｖ７から構成される。パケ
ットは、ビデオデータの各パケットＶ１〜Ｖ７とオーデ
ィオデータの各パケットＡ１〜Ａ３とを含む。これらの
パケットは、ビデオデータ及びオーディオデータの一方
について見れば番号順に並べられているものの、ビデオ
データパケット及びオーディオデータパケットは相手の
中に混在している。例えば、ビデオデータのパケットＶ
１，Ｖ２の次にはオーディオデータのパケットＡ１が続
き、その次にはビデオデータのパケットＶ３が続き、更
にその後にはオーディオデータのパケットＡ２，Ａ３が
続いている。ここで、パックヘッダＨにはＳＣＲが、パ
ケットＶ１のパケットヘッダにはＰＴＳ(V1)が、パケッ
トＡ１のパケットヘッダにはＰＴＳ(A1)が、パケットＶ
６のパケットヘッダにはＰＴＳ(V6)がそれぞれ付加され
ている。従って、図１０（ｂ）に示すように、各パケッ
トＶ１〜Ｖ５でアクセスユニットαが、図１０（ｃ）に
示すように各パケットＡ１〜Ａ３でアクセスユニットβ
が、図１０（ｄ）に示すように各パケットＶ６，Ｖ７で
アクセスユニットγが構成される。この場合、アクセス
ユニットα，γはそれぞれ１つのピクチャに対応し、ア
クセスユニットβは１つのオーディオフレームに対応し
ている。尚、図１０（ａ）〜図１０（ｄ）では、ＤＴＳ
については省略してある。
例を示す。１つのパックはパックヘッダＨ及び各パケッ
トＶ１，Ｖ２，Ａ１…Ｖ６，Ｖ７から構成される。パケ
ットは、ビデオデータの各パケットＶ１〜Ｖ７とオーデ
ィオデータの各パケットＡ１〜Ａ３とを含む。これらの
パケットは、ビデオデータ及びオーディオデータの一方
について見れば番号順に並べられているものの、ビデオ
データパケット及びオーディオデータパケットは相手の
中に混在している。例えば、ビデオデータのパケットＶ
１，Ｖ２の次にはオーディオデータのパケットＡ１が続
き、その次にはビデオデータのパケットＶ３が続き、更
にその後にはオーディオデータのパケットＡ２，Ａ３が
続いている。ここで、パックヘッダＨにはＳＣＲが、パ
ケットＶ１のパケットヘッダにはＰＴＳ(V1)が、パケッ
トＡ１のパケットヘッダにはＰＴＳ(A1)が、パケットＶ
６のパケットヘッダにはＰＴＳ(V6)がそれぞれ付加され
ている。従って、図１０（ｂ）に示すように、各パケッ
トＶ１〜Ｖ５でアクセスユニットαが、図１０（ｃ）に
示すように各パケットＡ１〜Ａ３でアクセスユニットβ
が、図１０（ｄ）に示すように各パケットＶ６，Ｖ７で
アクセスユニットγが構成される。この場合、アクセス
ユニットα，γはそれぞれ１つのピクチャに対応し、ア
クセスユニットβは１つのオーディオフレームに対応し
ている。尚、図１０（ａ）〜図１０（ｄ）では、ＤＴＳ
については省略してある。
【００２１】図１１は、従来のシステムデコーダ１１１
のブロック回路を示す。システムデコーダ１１１は、Ｍ
ＰＥＧオーディオデコーダ１１２、ＭＰＥＧビデオデコ
ーダ１１３、及びオーディオビデオパーサ（ＡＶパー
サ）１１４から構成される。ＡＶパーサ１１４内にはデ
マルチプレクサ（Demultiplexer ）（ＤＭＵＸ）１１５
が備えられている。
のブロック回路を示す。システムデコーダ１１１は、Ｍ
ＰＥＧオーディオデコーダ１１２、ＭＰＥＧビデオデコ
ーダ１１３、及びオーディオビデオパーサ（ＡＶパー
サ）１１４から構成される。ＡＶパーサ１１４内にはデ
マルチプレクサ（Demultiplexer ）（ＤＭＵＸ）１１５
が備えられている。
【００２２】ＡＶパーサ１１４は、外部から転送されて
きたシステムストリームを入力する。ＤＭＵＸ１１５
は、システムストリームのパケットヘッダに基づいて、
システムストリームをビデオストリームとオーディオス
トリームに分離する。すなわち、図１０（ａ）に示すシ
ステムストリームは、ビデオデータの各パケットＶ１〜
Ｖ７から構成されるビデオストリームと、オーディオデ
ータの各パケットＡ１〜Ａ３から構成されるオーディオ
ストリームとに分離される。
きたシステムストリームを入力する。ＤＭＵＸ１１５
は、システムストリームのパケットヘッダに基づいて、
システムストリームをビデオストリームとオーディオス
トリームに分離する。すなわち、図１０（ａ）に示すシ
ステムストリームは、ビデオデータの各パケットＶ１〜
Ｖ７から構成されるビデオストリームと、オーディオデ
ータの各パケットＡ１〜Ａ３から構成されるオーディオ
ストリームとに分離される。
【００２３】また、ＡＶパーサ１１４は、システムスト
リームからＳＣＲ，オーディオのＰＴＳ（以下、ＰＴＳ
(A) という），ビデオのＰＴＳ（以下、ＰＴＳ(V) とい
う）をそれぞれ分離する。そして、ＡＶパーサ１１４
は、オーディオストリーム，ＳＣＲ，ＰＴＳ(A) をそれ
ぞれオーディオデコーダ１１２へ出力し、ビデオストリ
ーム，ＳＣＲ，ＰＴＳ(V) をそれぞれビデオデコーダ１
１３へ出力する。
リームからＳＣＲ，オーディオのＰＴＳ（以下、ＰＴＳ
(A) という），ビデオのＰＴＳ（以下、ＰＴＳ(V) とい
う）をそれぞれ分離する。そして、ＡＶパーサ１１４
は、オーディオストリーム，ＳＣＲ，ＰＴＳ(A) をそれ
ぞれオーディオデコーダ１１２へ出力し、ビデオストリ
ーム，ＳＣＲ，ＰＴＳ(V) をそれぞれビデオデコーダ１
１３へ出力する。
【００２４】オーディオデコーダ１１２は、オーディオ
ストリームをＭＰＥＧオーディオパートに準拠してデコ
ードし、オーディオ出力を生成する。ビデオデコーダ１
１３は、ビデオストリームをＭＰＥＧビデオパートに準
拠してデコードし、ビデオ出力を生成する。ビデオ出力
はディスプレイ１１６へ、オーディオ出力はＤ／Ａコン
バータおよび低周波増幅器を備えたオーディオ再生装置
１１７を介してスピーカ１１８へそれぞれ出力される。
ストリームをＭＰＥＧオーディオパートに準拠してデコ
ードし、オーディオ出力を生成する。ビデオデコーダ１
１３は、ビデオストリームをＭＰＥＧビデオパートに準
拠してデコードし、ビデオ出力を生成する。ビデオ出力
はディスプレイ１１６へ、オーディオ出力はＤ／Ａコン
バータおよび低周波増幅器を備えたオーディオ再生装置
１１７を介してスピーカ１１８へそれぞれ出力される。
【００２５】ここで、オーディオデコーダ１１２及びビ
デオデコーダ１１３はそれぞれ、ＳＣＲとＰＴＳに基づ
いてオーディオ出力とビデオ出力の同期再生を行う。す
なわち、オーディオデコーダ１１２は、ＳＣＲとＰＴＳ
(A) （ＰＴＳ(A1)）に基づいてオーディオ出力の再生時
刻（再生タイミング）を設定し、図１０（ｄ）に示すよ
うに、アクセスユニットγの再生を時刻ｔ３で開始す
る。ビデオデコーダ１１３は、ＳＣＲとＰＴＳ(V) （Ｐ
ＴＳ(V1)，ＰＴＳ(V6)）に基づいてビデオ出力の再生時
刻（再生タイミング）を設定し、図１０（ｂ）及び図１
０（ｃ）に示すように、各アクセスユニットα，βの再
生を各時刻ｔ１，ｔ２で開始する。このとき、オーディ
オデコーダ１１２におけるオーディオ出力の再生時刻の
設定と、ビデオデコーダ１１３におけるビデオ出力の再
生時刻の設定とは、各ＰＴＳ(A) ，ＰＴＳ(V) に従って
それぞれ別個に行われる。
デオデコーダ１１３はそれぞれ、ＳＣＲとＰＴＳに基づ
いてオーディオ出力とビデオ出力の同期再生を行う。す
なわち、オーディオデコーダ１１２は、ＳＣＲとＰＴＳ
(A) （ＰＴＳ(A1)）に基づいてオーディオ出力の再生時
刻（再生タイミング）を設定し、図１０（ｄ）に示すよ
うに、アクセスユニットγの再生を時刻ｔ３で開始す
る。ビデオデコーダ１１３は、ＳＣＲとＰＴＳ(V) （Ｐ
ＴＳ(V1)，ＰＴＳ(V6)）に基づいてビデオ出力の再生時
刻（再生タイミング）を設定し、図１０（ｂ）及び図１
０（ｃ）に示すように、各アクセスユニットα，βの再
生を各時刻ｔ１，ｔ２で開始する。このとき、オーディ
オデコーダ１１２におけるオーディオ出力の再生時刻の
設定と、ビデオデコーダ１１３におけるビデオ出力の再
生時刻の設定とは、各ＰＴＳ(A) ，ＰＴＳ(V) に従って
それぞれ別個に行われる。
【００２６】
【発明が解決しようとする課題】オーディオ出力とビデ
オ出力の同期再生においては、「リップシンク」を考慮
する必要がある。リップシンクとは、ディスプレイに映
し出される人物の口の動きと音声との同期がとれている
ことをいう。口の動きよりも音声の方が早くなったり、
逆に遅くなったりする状態を、リップシンクにずれがあ
るという。リップシンクのずれは、人間の聴覚の検知限
界以下であれば問題とはならない。しかし、検知限界以
上であると視聴者は違和感を覚える。一般に、リップシ
ンクのずれの検知限界は、約数ミリ秒であるといわれて
いる。
オ出力の同期再生においては、「リップシンク」を考慮
する必要がある。リップシンクとは、ディスプレイに映
し出される人物の口の動きと音声との同期がとれている
ことをいう。口の動きよりも音声の方が早くなったり、
逆に遅くなったりする状態を、リップシンクにずれがあ
るという。リップシンクのずれは、人間の聴覚の検知限
界以下であれば問題とはならない。しかし、検知限界以
上であると視聴者は違和感を覚える。一般に、リップシ
ンクのずれの検知限界は、約数ミリ秒であるといわれて
いる。
【００２７】図１１に示す従来のシステムデコーダ１１
１では、リップシンクを十分に達成することができな
い。この原因は、ＳＴＤ（基準デコーダ）のデコード処
理時間、すなわちＳＴＤの内部遅延時間を零と仮定して
いるためである。実際のオーディオデコーダ１１２およ
びビデオデコーダ１１３のデコード処理時間は極めて短
いが０ではない。そのデコード処理時間（内部遅延時
間）は、各デコーダ１１２，１１３で異なる上に、処理
されるアクセスユニットのデータ量によっても異なる。
例えば、図１０（ｂ）〜図１０（ｄ）に示すような各ア
クセスユニットα〜γを構成するパケットの数は、通常
異なる上に、各パケットのパケット長も必ずしも同一で
はない。従って、通常各アクセスユニットα〜γのデー
タ量は異なったものになる。
１では、リップシンクを十分に達成することができな
い。この原因は、ＳＴＤ（基準デコーダ）のデコード処
理時間、すなわちＳＴＤの内部遅延時間を零と仮定して
いるためである。実際のオーディオデコーダ１１２およ
びビデオデコーダ１１３のデコード処理時間は極めて短
いが０ではない。そのデコード処理時間（内部遅延時
間）は、各デコーダ１１２，１１３で異なる上に、処理
されるアクセスユニットのデータ量によっても異なる。
例えば、図１０（ｂ）〜図１０（ｄ）に示すような各ア
クセスユニットα〜γを構成するパケットの数は、通常
異なる上に、各パケットのパケット長も必ずしも同一で
はない。従って、通常各アクセスユニットα〜γのデー
タ量は異なったものになる。
【００２８】そこで、上記のような欠点を克服するため
に、ＰＴＳ(V) とＰＴＳ(A) の差分の算出結果に応じて
ビデオ出力またはオーディオ出力のいずれか一方を遅延
させることにより、両者の同期を図る方法が提案されて
いる。しかし、この方法は、ビデオ出力またはオーディ
オ出力を遅延させるための遅延メモリを必要とする。こ
のことは回路規模の拡大化及びコストの増大を招く。さ
らに、遅延メモリの正確な制御は困難であると考えられ
ている。仮に、その制御をＡＶパーサ１１４が行うとす
れば、ＡＶパーサ１１４に対するソフトウェア的な負荷
を重くし、ＡＶパーサ１１４の動作に支障をきたす。
に、ＰＴＳ(V) とＰＴＳ(A) の差分の算出結果に応じて
ビデオ出力またはオーディオ出力のいずれか一方を遅延
させることにより、両者の同期を図る方法が提案されて
いる。しかし、この方法は、ビデオ出力またはオーディ
オ出力を遅延させるための遅延メモリを必要とする。こ
のことは回路規模の拡大化及びコストの増大を招く。さ
らに、遅延メモリの正確な制御は困難であると考えられ
ている。仮に、その制御をＡＶパーサ１１４が行うとす
れば、ＡＶパーサ１１４に対するソフトウェア的な負荷
を重くし、ＡＶパーサ１１４の動作に支障をきたす。
【００２９】本発明は上記問題点を解決するためになさ
れたものであり、オーディオ出力とビデオ出力の同期を
十分にとることが可能なデコーダおよびＭＰＥＧシステ
ムデコーダを提供することにある。
れたものであり、オーディオ出力とビデオ出力の同期を
十分にとることが可能なデコーダおよびＭＰＥＧシステ
ムデコーダを提供することにある。
【００３０】
【課題を解決するための手段】請求項１に記載の発明
は、デコード回路に所定の動作を行わせるための制御信
号が一定回数以上連続して生成されたときに、その制御
信号を有効と判定することをその要旨とする。
は、デコード回路に所定の動作を行わせるための制御信
号が一定回数以上連続して生成されたときに、その制御
信号を有効と判定することをその要旨とする。
【００３１】請求項２に記載の発明は、外部から転送さ
れてきたＭＰＥＧシステムストリームについて、ＭＰＥ
Ｇシステムストリームのパケットヘッダに基づき、ＭＰ
ＥＧシステムストリームをＭＰＥＧビデオストリームと
ＭＰＥＧオーディオストリームに分離するデマルチプレ
クサと、ＭＰＥＧシステムストリームからＳＣＲとオー
ディオのタイムスタンプとビデオのタイムスタンプとを
それぞれ分離する分離手段と、オーディオレジスタとオ
ーディオビットバッファとオーディオデコードコア回路
とオーディオ制御回路とから構成されるＭＰＥＧオーデ
ィオデコーダと、ビデオレジスタとビデオビットバッフ
ァとビデオデコードコア回路とビデオ制御回路とから構
成されるＭＰＥＧビデオデコーダとを備えたＭＰＥＧシ
ステムデコーダであり、前記オーディオレジスタは、分
離手段から転送されてきたオーディオのタイムスタンプ
を順次蓄積し、前記オーディオビットバッファは、デマ
ルチプレクサから転送されてきたオーディオストリーム
を順次蓄積し、前記オーディオデコードコア回路は、ビ
ットバッファから読み出されたオーディオストリームを
ＭＰＥＧオーディオパートに準拠してデコードし、オー
ディオ出力を生成し、前記オーディオ制御回路は、ＭＰ
ＥＧオーディオデコーダにおけるデコード処理時間を計
算し、そのデコード処理時間と、分離手段から転送され
てきたＳＣＲと、レジスタから読み出されたオーディオ
のタイムスタンプとに基づいてオーディオ出力の再生タ
イミングを計算し、その再生タイミングに従ってデコー
ドコア回路を制御し、前記ビデオレジスタは、分離手段
から転送されてきたビデオのタイムスタンプを順次蓄積
し、前記ビデオビットバッファは、デマルチプレクサか
ら転送されてきたビデオストリームを順次蓄積し、前記
ビデオデコードコア回路は、ビットバッファから読み出
されたビデオストリームをＭＰＥＧビデオパートに準拠
してデコードし、ビデオ出力を生成し、前記ビデオ制御
回路は、ＭＰＥＧビデオデコーダにおけるデコード処理
時間を計算し、そのデコード処理時間と、分離手段から
転送されてきたＳＣＲと、レジスタから読み出されたビ
デオのタイムスタンプとに基づいてビデオ出力の再生タ
イミングを計算し、その再生タイミングに従ってデコー
ドコア回路を制御し、前記ＭＰＥＧオーディオデコーダ
は、オーディオビットバッファの内部遅延時間とオーデ
ィオデコードコア回路の内部遅延時間とオーディオレジ
スタから読み出されたオーディオのタイムスタンプとに
基づいて第２のタイムスタンプを生成し、前記ビデオ制
御回路は、ビデオのタイムスタンプとピクチャとのマッ
ピングを行い、ビデオデコードコア回路の内部遅延時間
とビデオレジスタから読み出されたビデオのタイムスタ
ンプと第２のタイムスタンプとに基づいて、ビデオデコ
ードコア回路にスキップ動作またはリピート動作を行わ
せ、前記ビデオ制御回路から生成されるビデオデコード
コア回路にスキップ動作またはリピート動作を行わせる
ための制御信号の誤りを判定して補正するスキップ判定
回路またはリピート判定回路を備えたことをその要旨と
する。請求項３に記載の発明は、外部から転送されてき
たＭＰＥＧシステムストリームについて、ＭＰＥＧシス
テムストリームのパケットヘッダに基づき、ＭＰＥＧシ
ステムストリームをＭＰＥＧビデオストリームとＭＰＥ
Ｇオーディオストリームに分離するデマルチプレクサ
と、ＭＰＥＧシステムストリームからＳＣＲとオーディ
オのタイムスタンプとビデオのタイムスタンプとをそれ
ぞれ分離する分離手段と、オーディオレジスタとオーデ
ィオビットバッファとオーディオデコードコア回路とオ
ーディオ制御回路とから構成されるＭＰＥＧオーディオ
デコーダと、ビデオレジスタとビデオビットバッファと
ビデオデコードコア回路とビデオ制御回路とから構成さ
れるＭＰＥＧビデオデコーダとを備えたＭＰＥＧシステ
ムデコーダであり、前記オーディオレジスタは、ＦＩＦ
Ｏ構成で、分離手段から転送されてきたオーディオのタ
イムスタンプを順次蓄積し、前記オーディオビットバッ
ファはＦＩＦＯ構成のＲＡＭから成り、デマルチプレク
サから転送されてきたオーディオストリームを順次蓄積
し、前記オーディオデコードコア回路は、ビットバッフ
ァから読み出されたオーディオストリームをＭＰＥＧオ
ーディオパートに準拠してデコードし、オーディオ出力
を生成し、前記オーディオ制御回路は、ビットバッファ
からオーディオストリームが読み出されるのに要する時
間と，デコードコア回路におけるデコード処理時間とか
らＭＰＥＧオーディオデコーダにおけるデコード処理時
間を計算し、そのデコード処理時間と、分離手段から転
送されてきたＳＣＲと、レジスタから読み出されたオー
ディオのタイムスタンプとに基づいてオーディオ出力の
再生タイミングを計算し、その再生タイミングに従って
デコードコア回路を制御し、前記ビデオレジスタは、Ｆ
ＩＦＯ構成で、分離手段から転送されてきたビデオのタ
イムスタンプを順次蓄積し、前記ビデオビットバッファ
はＦＩＦＯ構成のＲＡＭから成り、デマルチプレクサか
ら転送されてきたビデオストリームを順次蓄積し、前記
ビデオデコードコア回路は、ビットバッファから読み出
されたビデオストリームをＭＰＥＧビデオパートに準拠
してデコードし、ビデオ出力を生成し、前記ビデオ制御
回路は、ビットバッファからビデオストリームが読み出
されるのに要する時間と，デコードコア回路におけるデ
コード処理時間とからＭＰＥＧビデオデコーダにおける
デコード処理時間を計算し、そのデコード処理時間と、
分離手段から転送されてきたＳＣＲと、レジスタから読
み出されたビデオのタイムスタンプとに基づいてビデオ
出力の再生タイミングを計算し、その再生タイミングに
従ってデコードコア回路を制御し、前記ＭＰＥＧオーデ
ィオデコーダは、遅延時間算出回路とオーディオ減算回
路と加算回路とサンプリング周波数検出回路とを備えた
タイムスタンプ生成回路を備え、前記遅延時間算出回路
は、オーディオビットバッファの内部遅延時間を算出
し、前記オーディオ減算回路は、オーディオビットバッ
ファの内部遅延時間とオーディオデコードコア回路の内
部遅延時間とオーディオレジスタから読み出されたオー
ディオのタイムスタンプとに基づいて、オーディオのタ
イムスタンプから各内部遅延時間の和を減算した値を生
成し、前記サンプリング周波数検出回路は、オーディオ
ストリームからオーディオデータのサンプリング周波数
を検出し、そのサンプリング周波数に対応したクロック
を生成し、前記加算回路は、オーディオ減算回路の生成
した値と前記クロックを加算して第２のタイムスタンプ
を生成し、前記ビデオ制御回路は、ライトアドレス検出
回路とリードアドレス検出回路とピクチャヘッダ検出回
路とマッピング回路と第２のレジスタと同期判定回路と
第１および第２の比較処理回路と第１および第２のビデ
オ減算回路とを備え、前記ライトアドレス検出回路は、
外部から転送されてきたビデオストリームにおけるビデ
オのタイムスタンプが付加されていたパケットがビデオ
ビットバッファに書き込まれるときに、そのパケットの
ビデオビットバッファにおけるアドレスを検出し、前記
ビデオレジスタは、ライトアドレス検出回路によって検
出されたアドレスとビデオのタイムスタンプとを対応付
けて順次蓄積し、前記リードアドレス検出回路は、ビデ
オビットバッファから読み出されたビデオストリームの
アドレスを検出し、前記ピクチャヘッダ検出回路は、ビ
デオビットバッファに書き込まれたビデオストリームの
各ピクチャの先頭に付くピクチャヘッダを検出し、その
ピクチャヘッダに規定されているピクチャのタイプを検
出し、前記第１の比較処理回路は、ビデオビットバッフ
ァから読み出されたビデオストリームのアドレスと、ビ
デオレジスタから読み出されたビデオのタイムスタンプ
に対応するアドレスとを比較し、両アドレスが一致する
かどうかを検出し、前記マッピング回路は、第１の比較
処理回路およびピクチャヘッダ検出回路の検出結果とに
基づいて、ビデオのタイムスタンプとピクチャとのマッ
ピングを行い、前記第２のレジスタは１段のスタックで
構成され、フレーム間予測技術に従い、ピクチャヘッダ
検出回路によって検出されたピクチャのタイプに基づい
て、ＩピクチャまたはＰピクチャに対応するビデオのタ
イムスタンプを、Ｂピクチャに対応するビデオのタイム
スタンプと入れ替え、前記第１のビデオ減算回路は、ビ
デオデコードコア回路の内部遅延時間と外部から指定さ
れた第１の値と第２のレジスタから読み出されたビデオ
のタイムスタンプとに基づいて、ビデオのタイムスタン
プから、内部遅延時間と外部から指定された第１の値の
和を減算した値を生成し、前記第２のビデオ減算回路
は、タイムスタンプ生成回路から生成された第２のタイ
ムスタンプから第１のビデオ減算回路の生成した値を減
算した値を生成し、前記第２の比較処理回路は、外部か
ら指定された第２の値と第２のビデオ減算回路の生成し
た値を比較し、前記同期判定回路は、マッピング回路に
よってビデオのタイムスタンプとピクチャとのマッピン
グが行われると、第２の比較処理回路の比較結果に基づ
いて、ビデオデコードコア回路にスキップ動作またはリ
ピート動作を行わせるための制御信号を生成し、前記ビ
デオデコードコア回路では、スキップ動作において、ビ
デオビットバッファから転送されてくるピクチャが廃棄
され、その廃棄されたピクチャについてはデコードが行
われず、リピート動作において、ビデオビットバッファ
から転送されてきたピクチャのビデオ出力が引き続き出
力され、前記ビデオ制御回路から生成されるビデオデコ
ードコア回路にスキップ動作またはリピート動作を行わ
せるための制御信号の誤りを判定して補正するスキップ
判定回路またはリピート判定回路を備えたことをその要
旨とする。
れてきたＭＰＥＧシステムストリームについて、ＭＰＥ
Ｇシステムストリームのパケットヘッダに基づき、ＭＰ
ＥＧシステムストリームをＭＰＥＧビデオストリームと
ＭＰＥＧオーディオストリームに分離するデマルチプレ
クサと、ＭＰＥＧシステムストリームからＳＣＲとオー
ディオのタイムスタンプとビデオのタイムスタンプとを
それぞれ分離する分離手段と、オーディオレジスタとオ
ーディオビットバッファとオーディオデコードコア回路
とオーディオ制御回路とから構成されるＭＰＥＧオーデ
ィオデコーダと、ビデオレジスタとビデオビットバッフ
ァとビデオデコードコア回路とビデオ制御回路とから構
成されるＭＰＥＧビデオデコーダとを備えたＭＰＥＧシ
ステムデコーダであり、前記オーディオレジスタは、分
離手段から転送されてきたオーディオのタイムスタンプ
を順次蓄積し、前記オーディオビットバッファは、デマ
ルチプレクサから転送されてきたオーディオストリーム
を順次蓄積し、前記オーディオデコードコア回路は、ビ
ットバッファから読み出されたオーディオストリームを
ＭＰＥＧオーディオパートに準拠してデコードし、オー
ディオ出力を生成し、前記オーディオ制御回路は、ＭＰ
ＥＧオーディオデコーダにおけるデコード処理時間を計
算し、そのデコード処理時間と、分離手段から転送され
てきたＳＣＲと、レジスタから読み出されたオーディオ
のタイムスタンプとに基づいてオーディオ出力の再生タ
イミングを計算し、その再生タイミングに従ってデコー
ドコア回路を制御し、前記ビデオレジスタは、分離手段
から転送されてきたビデオのタイムスタンプを順次蓄積
し、前記ビデオビットバッファは、デマルチプレクサか
ら転送されてきたビデオストリームを順次蓄積し、前記
ビデオデコードコア回路は、ビットバッファから読み出
されたビデオストリームをＭＰＥＧビデオパートに準拠
してデコードし、ビデオ出力を生成し、前記ビデオ制御
回路は、ＭＰＥＧビデオデコーダにおけるデコード処理
時間を計算し、そのデコード処理時間と、分離手段から
転送されてきたＳＣＲと、レジスタから読み出されたビ
デオのタイムスタンプとに基づいてビデオ出力の再生タ
イミングを計算し、その再生タイミングに従ってデコー
ドコア回路を制御し、前記ＭＰＥＧオーディオデコーダ
は、オーディオビットバッファの内部遅延時間とオーデ
ィオデコードコア回路の内部遅延時間とオーディオレジ
スタから読み出されたオーディオのタイムスタンプとに
基づいて第２のタイムスタンプを生成し、前記ビデオ制
御回路は、ビデオのタイムスタンプとピクチャとのマッ
ピングを行い、ビデオデコードコア回路の内部遅延時間
とビデオレジスタから読み出されたビデオのタイムスタ
ンプと第２のタイムスタンプとに基づいて、ビデオデコ
ードコア回路にスキップ動作またはリピート動作を行わ
せ、前記ビデオ制御回路から生成されるビデオデコード
コア回路にスキップ動作またはリピート動作を行わせる
ための制御信号の誤りを判定して補正するスキップ判定
回路またはリピート判定回路を備えたことをその要旨と
する。請求項３に記載の発明は、外部から転送されてき
たＭＰＥＧシステムストリームについて、ＭＰＥＧシス
テムストリームのパケットヘッダに基づき、ＭＰＥＧシ
ステムストリームをＭＰＥＧビデオストリームとＭＰＥ
Ｇオーディオストリームに分離するデマルチプレクサ
と、ＭＰＥＧシステムストリームからＳＣＲとオーディ
オのタイムスタンプとビデオのタイムスタンプとをそれ
ぞれ分離する分離手段と、オーディオレジスタとオーデ
ィオビットバッファとオーディオデコードコア回路とオ
ーディオ制御回路とから構成されるＭＰＥＧオーディオ
デコーダと、ビデオレジスタとビデオビットバッファと
ビデオデコードコア回路とビデオ制御回路とから構成さ
れるＭＰＥＧビデオデコーダとを備えたＭＰＥＧシステ
ムデコーダであり、前記オーディオレジスタは、ＦＩＦ
Ｏ構成で、分離手段から転送されてきたオーディオのタ
イムスタンプを順次蓄積し、前記オーディオビットバッ
ファはＦＩＦＯ構成のＲＡＭから成り、デマルチプレク
サから転送されてきたオーディオストリームを順次蓄積
し、前記オーディオデコードコア回路は、ビットバッフ
ァから読み出されたオーディオストリームをＭＰＥＧオ
ーディオパートに準拠してデコードし、オーディオ出力
を生成し、前記オーディオ制御回路は、ビットバッファ
からオーディオストリームが読み出されるのに要する時
間と，デコードコア回路におけるデコード処理時間とか
らＭＰＥＧオーディオデコーダにおけるデコード処理時
間を計算し、そのデコード処理時間と、分離手段から転
送されてきたＳＣＲと、レジスタから読み出されたオー
ディオのタイムスタンプとに基づいてオーディオ出力の
再生タイミングを計算し、その再生タイミングに従って
デコードコア回路を制御し、前記ビデオレジスタは、Ｆ
ＩＦＯ構成で、分離手段から転送されてきたビデオのタ
イムスタンプを順次蓄積し、前記ビデオビットバッファ
はＦＩＦＯ構成のＲＡＭから成り、デマルチプレクサか
ら転送されてきたビデオストリームを順次蓄積し、前記
ビデオデコードコア回路は、ビットバッファから読み出
されたビデオストリームをＭＰＥＧビデオパートに準拠
してデコードし、ビデオ出力を生成し、前記ビデオ制御
回路は、ビットバッファからビデオストリームが読み出
されるのに要する時間と，デコードコア回路におけるデ
コード処理時間とからＭＰＥＧビデオデコーダにおける
デコード処理時間を計算し、そのデコード処理時間と、
分離手段から転送されてきたＳＣＲと、レジスタから読
み出されたビデオのタイムスタンプとに基づいてビデオ
出力の再生タイミングを計算し、その再生タイミングに
従ってデコードコア回路を制御し、前記ＭＰＥＧオーデ
ィオデコーダは、遅延時間算出回路とオーディオ減算回
路と加算回路とサンプリング周波数検出回路とを備えた
タイムスタンプ生成回路を備え、前記遅延時間算出回路
は、オーディオビットバッファの内部遅延時間を算出
し、前記オーディオ減算回路は、オーディオビットバッ
ファの内部遅延時間とオーディオデコードコア回路の内
部遅延時間とオーディオレジスタから読み出されたオー
ディオのタイムスタンプとに基づいて、オーディオのタ
イムスタンプから各内部遅延時間の和を減算した値を生
成し、前記サンプリング周波数検出回路は、オーディオ
ストリームからオーディオデータのサンプリング周波数
を検出し、そのサンプリング周波数に対応したクロック
を生成し、前記加算回路は、オーディオ減算回路の生成
した値と前記クロックを加算して第２のタイムスタンプ
を生成し、前記ビデオ制御回路は、ライトアドレス検出
回路とリードアドレス検出回路とピクチャヘッダ検出回
路とマッピング回路と第２のレジスタと同期判定回路と
第１および第２の比較処理回路と第１および第２のビデ
オ減算回路とを備え、前記ライトアドレス検出回路は、
外部から転送されてきたビデオストリームにおけるビデ
オのタイムスタンプが付加されていたパケットがビデオ
ビットバッファに書き込まれるときに、そのパケットの
ビデオビットバッファにおけるアドレスを検出し、前記
ビデオレジスタは、ライトアドレス検出回路によって検
出されたアドレスとビデオのタイムスタンプとを対応付
けて順次蓄積し、前記リードアドレス検出回路は、ビデ
オビットバッファから読み出されたビデオストリームの
アドレスを検出し、前記ピクチャヘッダ検出回路は、ビ
デオビットバッファに書き込まれたビデオストリームの
各ピクチャの先頭に付くピクチャヘッダを検出し、その
ピクチャヘッダに規定されているピクチャのタイプを検
出し、前記第１の比較処理回路は、ビデオビットバッフ
ァから読み出されたビデオストリームのアドレスと、ビ
デオレジスタから読み出されたビデオのタイムスタンプ
に対応するアドレスとを比較し、両アドレスが一致する
かどうかを検出し、前記マッピング回路は、第１の比較
処理回路およびピクチャヘッダ検出回路の検出結果とに
基づいて、ビデオのタイムスタンプとピクチャとのマッ
ピングを行い、前記第２のレジスタは１段のスタックで
構成され、フレーム間予測技術に従い、ピクチャヘッダ
検出回路によって検出されたピクチャのタイプに基づい
て、ＩピクチャまたはＰピクチャに対応するビデオのタ
イムスタンプを、Ｂピクチャに対応するビデオのタイム
スタンプと入れ替え、前記第１のビデオ減算回路は、ビ
デオデコードコア回路の内部遅延時間と外部から指定さ
れた第１の値と第２のレジスタから読み出されたビデオ
のタイムスタンプとに基づいて、ビデオのタイムスタン
プから、内部遅延時間と外部から指定された第１の値の
和を減算した値を生成し、前記第２のビデオ減算回路
は、タイムスタンプ生成回路から生成された第２のタイ
ムスタンプから第１のビデオ減算回路の生成した値を減
算した値を生成し、前記第２の比較処理回路は、外部か
ら指定された第２の値と第２のビデオ減算回路の生成し
た値を比較し、前記同期判定回路は、マッピング回路に
よってビデオのタイムスタンプとピクチャとのマッピン
グが行われると、第２の比較処理回路の比較結果に基づ
いて、ビデオデコードコア回路にスキップ動作またはリ
ピート動作を行わせるための制御信号を生成し、前記ビ
デオデコードコア回路では、スキップ動作において、ビ
デオビットバッファから転送されてくるピクチャが廃棄
され、その廃棄されたピクチャについてはデコードが行
われず、リピート動作において、ビデオビットバッファ
から転送されてきたピクチャのビデオ出力が引き続き出
力され、前記ビデオ制御回路から生成されるビデオデコ
ードコア回路にスキップ動作またはリピート動作を行わ
せるための制御信号の誤りを判定して補正するスキップ
判定回路またはリピート判定回路を備えたことをその要
旨とする。
【００３２】請求項４に記載の発明は、請求項２または
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作を行わせるための制御信号が、一定
回数以上連続して生成されたときに、その制御信号を有
効化する第１のスキップ有効化手段を備えたことをその
要旨とする。
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作を行わせるための制御信号が、一定
回数以上連続して生成されたときに、その制御信号を有
効化する第１のスキップ有効化手段を備えたことをその
要旨とする。
【００３３】請求項５に記載の発明は、請求項２または
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作を行わせるための制御信号が生成さ
れてから一定時間後に、その制御信号を有効化する第２
のスキップ有効化手段を備えたことをその要旨とする。
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作を行わせるための制御信号が生成さ
れてから一定時間後に、その制御信号を有効化する第２
のスキップ有効化手段を備えたことをその要旨とする。
【００３４】請求項６に記載の発明は、請求項２または
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にリピート動作を行わせるための制御信号が、一定
回数以上連続して生成されたときに、その制御信号を有
効化する第１のリピート有効化手段を備えたことをその
要旨とする。
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にリピート動作を行わせるための制御信号が、一定
回数以上連続して生成されたときに、その制御信号を有
効化する第１のリピート有効化手段を備えたことをその
要旨とする。
【００３５】請求項７に記載の発明は、請求項２または
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にリピート動作を行わせるための制御信号が生成さ
れてから一定時間後に、その制御信号を有効化する第２
のリピート有効化手段を備えたことをその要旨とする。
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にリピート動作を行わせるための制御信号が生成さ
れてから一定時間後に、その制御信号を有効化する第２
のリピート有効化手段を備えたことをその要旨とする。
【００３６】請求項８に記載の発明は、請求項２または
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作を行わせるための制御信号が一定回
数以上連続して生成されたときに、その制御信号を有効
化し、その制御信号が所定の回数連続して生成されてい
れば、最初に生成されてから一定時間後に、その制御信
号を有効化するスキップ判定回路を備えたことをその要
旨とする。
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作を行わせるための制御信号が一定回
数以上連続して生成されたときに、その制御信号を有効
化し、その制御信号が所定の回数連続して生成されてい
れば、最初に生成されてから一定時間後に、その制御信
号を有効化するスキップ判定回路を備えたことをその要
旨とする。
【００３７】請求項９に記載の発明は、請求項２または
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にリピート動作を行わせるための制御信号が一定回
数以上連続して生成されたときに、その制御信号を有効
化し、その制御信号が所定の回数連続して生成されてい
れば、最初に生成されてから一定時間後に、その制御信
号を有効化するリピート判定回路を備えたことをその要
旨とする。
請求項３に記載のＭＰＥＧシステムデコーダにおいて、
前記ビデオ制御回路から生成されるビデオデコードコア
回路にリピート動作を行わせるための制御信号が一定回
数以上連続して生成されたときに、その制御信号を有効
化し、その制御信号が所定の回数連続して生成されてい
れば、最初に生成されてから一定時間後に、その制御信
号を有効化するリピート判定回路を備えたことをその要
旨とする。
【００３８】請求項１０に記載の発明は、請求項２〜９
のいずれか１項に記載のＭＰＥＧシステムデコーダにお
いて、前記ビデオデコードコア回路のスキップ動作はＢ
ピクチャが優先して行われることをその要旨とする。
のいずれか１項に記載のＭＰＥＧシステムデコーダにお
いて、前記ビデオデコードコア回路のスキップ動作はＢ
ピクチャが優先して行われることをその要旨とする。
【００３９】
【作用】請求項１に記載の発明によれば、デコード回路
に所定の動作を行わせるための制御信号が一定回数以上
連続して生成されたときに、その制御信号を有効と判定
することができる。
に所定の動作を行わせるための制御信号が一定回数以上
連続して生成されたときに、その制御信号を有効と判定
することができる。
【００４０】請求項２または請求項３に記載の発明によ
れば、ＭＰＥＧオーディオデコーダの内部遅延時間は、
オーディオビットバッファの内部遅延時間とオーディオ
デコードコア回路の内部遅延時間とによって規定され
る。そして、各遅延時間とオーディオのタイムスタンプ
とに基づいて第２のタイムスタンプが生成される。ＭＰ
ＥＧビデオデコーダでは、その第２のタイムスタンプと
ＭＰＥＧビデオデコーダの内部遅延時間とに基づいて、
ビデオデコードコア回路にスキップ動作またはリピート
動作を行わせる。その結果、各デコーダの内部遅延時間
が変化しても、各出力の同期を十分にとることができ
る。
れば、ＭＰＥＧオーディオデコーダの内部遅延時間は、
オーディオビットバッファの内部遅延時間とオーディオ
デコードコア回路の内部遅延時間とによって規定され
る。そして、各遅延時間とオーディオのタイムスタンプ
とに基づいて第２のタイムスタンプが生成される。ＭＰ
ＥＧビデオデコーダでは、その第２のタイムスタンプと
ＭＰＥＧビデオデコーダの内部遅延時間とに基づいて、
ビデオデコードコア回路にスキップ動作またはリピート
動作を行わせる。その結果、各デコーダの内部遅延時間
が変化しても、各出力の同期を十分にとることができ
る。
【００４１】請求項３に記載の発明によれば、外部から
指定された第１の値を調整することにより、オーディオ
出力の位相とビデオ出力の位相とを任意にずらすことが
できる。また、外部から指定された第２の値を調整する
ことにより、オーディオ出力とビデオ出力の同期の精度
を任意に設定することができる。そして、制御信号の誤
りを判定して補正することにより、各出力の同期をさら
に正確にとることができる。
指定された第１の値を調整することにより、オーディオ
出力の位相とビデオ出力の位相とを任意にずらすことが
できる。また、外部から指定された第２の値を調整する
ことにより、オーディオ出力とビデオ出力の同期の精度
を任意に設定することができる。そして、制御信号の誤
りを判定して補正することにより、各出力の同期をさら
に正確にとることができる。
【００４２】請求項４または請求項６に記載の発明によ
れば、制御信号が一定回数以上連続して生成されない
と、その制御信号は有効化されない。すなわち、制御信
号が一定回数未満しか連続して生成されない場合、その
制御信号は誤りであると判定されて補正される。その結
果、各出力の同期をさらに正確にとることができる。
れば、制御信号が一定回数以上連続して生成されない
と、その制御信号は有効化されない。すなわち、制御信
号が一定回数未満しか連続して生成されない場合、その
制御信号は誤りであると判定されて補正される。その結
果、各出力の同期をさらに正確にとることができる。
【００４３】請求項５または請求項７に記載の発明によ
れば、制御信号が生成されてから一定時間後でないと、
その制御信号は有効化されない。その結果、各出力の同
期をさらに正確にとることができる。
れば、制御信号が生成されてから一定時間後でないと、
その制御信号は有効化されない。その結果、各出力の同
期をさらに正確にとることができる。
【００４４】請求項８または請求項９に記載の発明によ
れば、請求項４と請求項５または請求項６と請求項７を
併用することにより、各発明の相乗作用によりさらに効
果を高めることができる。
れば、請求項４と請求項５または請求項６と請求項７を
併用することにより、各発明の相乗作用によりさらに効
果を高めることができる。
【００４５】請求項１０に記載の発明によれば、優先度
の低いＢピクチャをＩピクチャやＰＰピクチャよりも優
先してスキップすることにより、再生される動画に生じ
るコマ落ちが少なくなり、動画の動きが滑らかなものに
なる。
の低いＢピクチャをＩピクチャやＰＰピクチャよりも優
先してスキップすることにより、再生される動画に生じ
るコマ落ちが少なくなり、動画の動きが滑らかなものに
なる。
【００４６】
（第１実施例）本発明の一実施例に従うＭＰＥＧシステ
ムデコーダを図面を参照しつつ説明する。図１は、本実
施例のＭＰＥＧシステムデコーダ１のブロック回路を示
す。
ムデコーダを図面を参照しつつ説明する。図１は、本実
施例のＭＰＥＧシステムデコーダ１のブロック回路を示
す。
【００４７】システムデコーダ１は、ＭＰＥＧオーディ
オデコーダ２、ＭＰＥＧビデオデコーダ３、オーディオ
ビデオパーサ（ＡＶパーサ）４を備えている。ＡＶパー
サ４は、デマルチプレクサ（Demultiplexer ）（ＤＭＵ
Ｘ）５を備えており、外部機器（例えば、ビデオＣＤプ
レーヤ）から転送されてきたＭＰＥＧシステムストリー
ムを入力する。ＤＭＵＸ５は、システムストリームのパ
ケットヘッダに従いシステムストリームをＭＰＥＧビデ
オストリームとＭＰＥＧオーディオストリームに分離す
る。ＡＶパーサ４は、システムストリームからＳＣＲ，
オーディオのＰＴＳ（以下、ＰＴＳ(A) という），ビデ
オのＰＴＳ（以下、ＰＴＳ(V) という）をそれぞれ分離
する。オーディオストリーム，ＳＣＲ，ＰＴＳ(A) は、
それぞれオーディオデコーダ２へ出力され、ビデオスト
リーム，ＳＣＲ，ＰＴＳ(V) は、それぞれビデオデコー
ダ３へ出力される。
オデコーダ２、ＭＰＥＧビデオデコーダ３、オーディオ
ビデオパーサ（ＡＶパーサ）４を備えている。ＡＶパー
サ４は、デマルチプレクサ（Demultiplexer ）（ＤＭＵ
Ｘ）５を備えており、外部機器（例えば、ビデオＣＤプ
レーヤ）から転送されてきたＭＰＥＧシステムストリー
ムを入力する。ＤＭＵＸ５は、システムストリームのパ
ケットヘッダに従いシステムストリームをＭＰＥＧビデ
オストリームとＭＰＥＧオーディオストリームに分離す
る。ＡＶパーサ４は、システムストリームからＳＣＲ，
オーディオのＰＴＳ（以下、ＰＴＳ(A) という），ビデ
オのＰＴＳ（以下、ＰＴＳ(V) という）をそれぞれ分離
する。オーディオストリーム，ＳＣＲ，ＰＴＳ(A) は、
それぞれオーディオデコーダ２へ出力され、ビデオスト
リーム，ＳＣＲ，ＰＴＳ(V) は、それぞれビデオデコー
ダ３へ出力される。
【００４８】オーディオデコーダ２は、レジスタ１１，
ビットバッファ１２，デコードコア回路１３，制御回路
１４を備えている。レジスタ１１はＦＩＦＯ（First-In
-First-Out）構成で、ＰＴＳ(A) を順次蓄積する。ビッ
トバッファ１２はＦＩＦＯ構成のＲＡＭ（Random Acces
s Memory）から成り、オーディオストリームを順次蓄積
する。デコードコア回路１３は、ビットバッファ１２か
ら供給されたオーディオストリームをＭＰＥＧオーディ
オパートに準拠してデコードし、オーディオ出力を生成
する。制御回路１４は、オーディオデコーダ２における
デコード処理時間すなわち、オーディオデコーダ２の内
部遅延時間と、ＳＣＲおよびＰＴＳ(A)とを基にオーデ
ィオ出力の再生時刻（再生タイミング）を計算し、その
計算結果に従ってデコードコア回路１３を制御する。
ビットバッファ１２，デコードコア回路１３，制御回路
１４を備えている。レジスタ１１はＦＩＦＯ（First-In
-First-Out）構成で、ＰＴＳ(A) を順次蓄積する。ビッ
トバッファ１２はＦＩＦＯ構成のＲＡＭ（Random Acces
s Memory）から成り、オーディオストリームを順次蓄積
する。デコードコア回路１３は、ビットバッファ１２か
ら供給されたオーディオストリームをＭＰＥＧオーディ
オパートに準拠してデコードし、オーディオ出力を生成
する。制御回路１４は、オーディオデコーダ２における
デコード処理時間すなわち、オーディオデコーダ２の内
部遅延時間と、ＳＣＲおよびＰＴＳ(A)とを基にオーデ
ィオ出力の再生時刻（再生タイミング）を計算し、その
計算結果に従ってデコードコア回路１３を制御する。
【００４９】ビデオデコーダ３は、レジスタ２１，ビッ
トバッファ２２，デコードコア回路２３，制御回路２４
を備えている。レジスタ２１はＦＩＦＯ構成で、ＰＴＳ
(V)を順次蓄積する。ビットバッファ２２はＦＩＦＯ構
成のＲＡＭから成り、ビデオストリームを順次蓄積す
る。デコードコア回路２３は、ビットバッファ２２から
供給されたビデオストリームをＭＰＥＧビデオパートに
準拠してデコードし、ビデオ出力を生成する。制御回路
２４は、ビデオデコーダ３におけるデコード処理時間、
すなわちビデオデコーダ３の内部遅延時間と、ＳＣＲお
よびＰＴＳ(V) とを基にビデオ出力の再生時刻を計算
し、その計算結果に従ってデコードコア回路２３を制御
する。
トバッファ２２，デコードコア回路２３，制御回路２４
を備えている。レジスタ２１はＦＩＦＯ構成で、ＰＴＳ
(V)を順次蓄積する。ビットバッファ２２はＦＩＦＯ構
成のＲＡＭから成り、ビデオストリームを順次蓄積す
る。デコードコア回路２３は、ビットバッファ２２から
供給されたビデオストリームをＭＰＥＧビデオパートに
準拠してデコードし、ビデオ出力を生成する。制御回路
２４は、ビデオデコーダ３におけるデコード処理時間、
すなわちビデオデコーダ３の内部遅延時間と、ＳＣＲお
よびＰＴＳ(V) とを基にビデオ出力の再生時刻を計算
し、その計算結果に従ってデコードコア回路２３を制御
する。
【００５０】そして、ビデオ出力はディスプレイ２５
へ、オーディオ出力はＤ／Ａコンバータ（図示略）およ
び低周波増幅器（図示略）を備えたオーディオ再生装置
２６を介してスピーカ２７へそれぞれ出力される。
へ、オーディオ出力はＤ／Ａコンバータ（図示略）およ
び低周波増幅器（図示略）を備えたオーディオ再生装置
２６を介してスピーカ２７へそれぞれ出力される。
【００５１】ＡＶパーサ４は、外部から転送されてきた
図１０Ａに示すような構成のシステムストリームを入力
すると、ビデオデータの各パケットＶ１〜Ｖ７から構成
されるビデオストリームと、オーディオデータの各パケ
ットＡ１〜Ａ３から構成されるオーディオストリームと
に分離する。
図１０Ａに示すような構成のシステムストリームを入力
すると、ビデオデータの各パケットＶ１〜Ｖ７から構成
されるビデオストリームと、オーディオデータの各パケ
ットＡ１〜Ａ３から構成されるオーディオストリームと
に分離する。
【００５２】オーディオデコーダ２は、オーディオデコ
ーダ２の内部遅延時間と、ＳＣＲおよびＰＴＳ(A) （Ｐ
ＴＳ(A1)）とを基にオーディオ出力の再生時刻を設定
し、図１０Ｂに示すように、アクセスユニットγの再生
を時刻ｔ３で開始する。更に詳しく説明すると、制御回
路１４はレジスタ１１からＰＴＳ(A1)を読み出し、ビッ
トバッファ１２からオーディオストリームを読み出して
デコードコア回路１３へ転送する。このとき、制御回路
１４は、オーディオデコーダ２の内部遅延時間と、ＳＣ
ＲおよびＰＴＳ(A1)とを基にオーディオ出力の再生時刻
を計算する。デコードコア回路１３は、ＭＰＥＧオーデ
ィオパートに準拠してオーディオストリームの各パケッ
トＡ１〜Ａ３をデコードして、オーディオ出力を生成す
る。制御回路１４は、計算された再生時刻（外部への出
力時刻）に従ってオーディオ出力が再生されるようにデ
コードコア回路１３を制御する。
ーダ２の内部遅延時間と、ＳＣＲおよびＰＴＳ(A) （Ｐ
ＴＳ(A1)）とを基にオーディオ出力の再生時刻を設定
し、図１０Ｂに示すように、アクセスユニットγの再生
を時刻ｔ３で開始する。更に詳しく説明すると、制御回
路１４はレジスタ１１からＰＴＳ(A1)を読み出し、ビッ
トバッファ１２からオーディオストリームを読み出して
デコードコア回路１３へ転送する。このとき、制御回路
１４は、オーディオデコーダ２の内部遅延時間と、ＳＣ
ＲおよびＰＴＳ(A1)とを基にオーディオ出力の再生時刻
を計算する。デコードコア回路１３は、ＭＰＥＧオーデ
ィオパートに準拠してオーディオストリームの各パケッ
トＡ１〜Ａ３をデコードして、オーディオ出力を生成す
る。制御回路１４は、計算された再生時刻（外部への出
力時刻）に従ってオーディオ出力が再生されるようにデ
コードコア回路１３を制御する。
【００５３】ところで、オーディオデコーダ２の内部遅
延時間は、ビットバッファ１２からオーディオストリー
ムが読み出されるのに要する時間（ビットバッファ１２
の内部遅延時間）と、デコードコア回路１３におけるデ
コード処理時間（デコードコア回路１３の内部遅延時
間）との和である。ビットバッファ１２の内部遅延時間
は、ビットバッファ１２におけるオーディオストリーム
の占有量によって変化し、その占有量が大きいほど内部
遅延時間も大きくなる。デコードコア回路１３の内部遅
延時間は一定である。レジスタ１１からＰＴＳ(A) が読
み出されるのに要する時間は、ビットバッファ１２の内
部遅延時間に比べて小さく、制御回路１４における信号
処理時間と合わせても無視できる程度である。
延時間は、ビットバッファ１２からオーディオストリー
ムが読み出されるのに要する時間（ビットバッファ１２
の内部遅延時間）と、デコードコア回路１３におけるデ
コード処理時間（デコードコア回路１３の内部遅延時
間）との和である。ビットバッファ１２の内部遅延時間
は、ビットバッファ１２におけるオーディオストリーム
の占有量によって変化し、その占有量が大きいほど内部
遅延時間も大きくなる。デコードコア回路１３の内部遅
延時間は一定である。レジスタ１１からＰＴＳ(A) が読
み出されるのに要する時間は、ビットバッファ１２の内
部遅延時間に比べて小さく、制御回路１４における信号
処理時間と合わせても無視できる程度である。
【００５４】ビデオデコーダ３は、ビデオデコーダ３の
内部遅延時間と、ＳＣＲおよびＰＴＳ(V) （ＰＴＳ(V
1)，ＰＴＳ(V6)）とを基にビデオ出力の再生時刻を設定
し、図１０Ｂ，図１０Ｃに示すように、各アクセスユニ
ットα，βの再生を各時刻ｔ１，ｔ２で開始する。詳し
く説明すると、制御回路２４はＰＴＳ(V1)，ＰＴＳ(V6)
をそれぞれレジスタ２１から読み出し、ビットバッファ
２２からビデオストリームを読み出してデコードコア回
路２３へ転送する。制御回路２４は、ビデオデコーダ３
の内部遅延時間と、ＳＣＲおよび各ＰＴＳ(A1)，ＰＴＳ
(V6)とを基にビデオ出力の再生時刻を計算する。デコー
ドコア回路２３は、ＭＰＥＧビデオパートに準拠してビ
デオストリームの各パケットＶ１〜Ｖ７をデコードし、
ビデオ出力を生成する。制御回路２４は、計算された再
生時刻（外部への出力時刻）に従ってビデオ出力が再生
されるようにデコードコア回路２３を制御する。
内部遅延時間と、ＳＣＲおよびＰＴＳ(V) （ＰＴＳ(V
1)，ＰＴＳ(V6)）とを基にビデオ出力の再生時刻を設定
し、図１０Ｂ，図１０Ｃに示すように、各アクセスユニ
ットα，βの再生を各時刻ｔ１，ｔ２で開始する。詳し
く説明すると、制御回路２４はＰＴＳ(V1)，ＰＴＳ(V6)
をそれぞれレジスタ２１から読み出し、ビットバッファ
２２からビデオストリームを読み出してデコードコア回
路２３へ転送する。制御回路２４は、ビデオデコーダ３
の内部遅延時間と、ＳＣＲおよび各ＰＴＳ(A1)，ＰＴＳ
(V6)とを基にビデオ出力の再生時刻を計算する。デコー
ドコア回路２３は、ＭＰＥＧビデオパートに準拠してビ
デオストリームの各パケットＶ１〜Ｖ７をデコードし、
ビデオ出力を生成する。制御回路２４は、計算された再
生時刻（外部への出力時刻）に従ってビデオ出力が再生
されるようにデコードコア回路２３を制御する。
【００５５】ところで、ビデオデコーダ３の内部遅延時
間は、ビットバッファ２２からビデオストリームが読み
出されるのに要する時間（ビットバッファ２２の内部遅
延時間）と、デコードコア回路２３におけるデコード処
理時間（デコードコア回路２３の内部遅延時間）との和
である。ビットバッファ２２の内部遅延時間は、ビット
バッファ２２におけるビデオストリームの占有量によっ
て変化し、その占有量が大きいほど内部遅延時間も大き
くなる。デコードコア回路２３の内部遅延時間は一定値
である。制御回路２４は、ＰＴＳ(V) が読み出されるの
に要する時間がビットバッファ２２の内部遅延時間と同
一になるようにレジスタ２１を制御する。
間は、ビットバッファ２２からビデオストリームが読み
出されるのに要する時間（ビットバッファ２２の内部遅
延時間）と、デコードコア回路２３におけるデコード処
理時間（デコードコア回路２３の内部遅延時間）との和
である。ビットバッファ２２の内部遅延時間は、ビット
バッファ２２におけるビデオストリームの占有量によっ
て変化し、その占有量が大きいほど内部遅延時間も大き
くなる。デコードコア回路２３の内部遅延時間は一定値
である。制御回路２４は、ＰＴＳ(V) が読み出されるの
に要する時間がビットバッファ２２の内部遅延時間と同
一になるようにレジスタ２１を制御する。
【００５６】オーディオデコーダ２におけるオーディオ
出力の再生時刻の設定と、ビデオデコーダ３におけるビ
デオ出力の再生時刻の設定とは、各ＰＴＳ(A) ，ＰＴＳ
(V)に従ってそれぞれ別個に行われる。
出力の再生時刻の設定と、ビデオデコーダ３におけるビ
デオ出力の再生時刻の設定とは、各ＰＴＳ(A) ，ＰＴＳ
(V)に従ってそれぞれ別個に行われる。
【００５７】このように、本実施例においては、ＳＣＲ
およびＰＴＳだけでなく、各デコーダ２，３の内部遅延
時間も考慮してオーディオ出力およびビデオ出力の再生
時刻が設定される。このことは、オーディオ出 とビデ
オ出力の同期（リップシンク）を十分にとることを可能
にする。このことは、ビデオ出力及びオーディオ出力の
うちいずれか一方を遅延させるための遅延メモリを設け
る必要をなくし、遅延メモリを設けることによる回路規
模およびコストの増大を回避することを可能にする。
およびＰＴＳだけでなく、各デコーダ２，３の内部遅延
時間も考慮してオーディオ出力およびビデオ出力の再生
時刻が設定される。このことは、オーディオ出 とビデ
オ出力の同期（リップシンク）を十分にとることを可能
にする。このことは、ビデオ出力及びオーディオ出力の
うちいずれか一方を遅延させるための遅延メモリを設け
る必要をなくし、遅延メモリを設けることによる回路規
模およびコストの増大を回避することを可能にする。
【００５８】（第２実施例）本発明の第２実施例を図２
〜図５に従って説明する。尚、本実施例において、第１
実施例と同じ構成部材については符号を等しくしてその
詳細な説明を省略する。
〜図５に従って説明する。尚、本実施例において、第１
実施例と同じ構成部材については符号を等しくしてその
詳細な説明を省略する。
【００５９】図２は、本実施例のＭＰＥＧシステムデコ
ーダ３１のブロック回路を示す。システムデコーダ３１
は、ＭＰＥＧオーディオデコーダ３２、ＭＰＥＧビデオ
デコーダ３３、及びＡＶパーサ４を備えている。ＡＶパ
ーサ４はデマルチプレクサ（ＤＭＵＸ）５を備えてい
る。
ーダ３１のブロック回路を示す。システムデコーダ３１
は、ＭＰＥＧオーディオデコーダ３２、ＭＰＥＧビデオ
デコーダ３３、及びＡＶパーサ４を備えている。ＡＶパ
ーサ４はデマルチプレクサ（ＤＭＵＸ）５を備えてい
る。
【００６０】ＡＶパーサ４は分離したオーディオストリ
ーム，ＳＣＲ，ＰＴＳ(A) をそれぞれオーディオデコー
ダ３２へ出力し、ビデオストリーム，ＰＴＳ(V) をそれ
ぞれビデオデコーダ３３へ出力する。ここで、本実施例
では、第１実施例と異なり、ＡＶパーサ４はビデオデコ
ーダ３３へＳＣＲを提供しない。
ーム，ＳＣＲ，ＰＴＳ(A) をそれぞれオーディオデコー
ダ３２へ出力し、ビデオストリーム，ＰＴＳ(V) をそれ
ぞれビデオデコーダ３３へ出力する。ここで、本実施例
では、第１実施例と異なり、ＡＶパーサ４はビデオデコ
ーダ３３へＳＣＲを提供しない。
【００６１】オーディオデコーダ３２は、レジスタ１
１，ビットバッファ１２，デコードコア回路１３，制御
回路１４，及びタイムスタンプ生成回路４１を備えてい
る。タイムスタンプ生成回路４１は、後記するように、
タイムスタンプＡ2-ＰＴＳ（以下、Ａ2-ＰＴＳと略す）
を生成する。制御回路１４は、レジスタ１１，ビットバ
ッファ１２及びデコードコア回路１３と同様に、タイム
スタンプ生成回路４１も制御する。尚、制御回路１４
は、ＳＣＲおよびＰＴＳ(A) を基にオーディオ出力の再
生時刻（再生タイミング）を計算し、オーディオデコー
ダ３２の内部遅延時間については考慮しない。
１，ビットバッファ１２，デコードコア回路１３，制御
回路１４，及びタイムスタンプ生成回路４１を備えてい
る。タイムスタンプ生成回路４１は、後記するように、
タイムスタンプＡ2-ＰＴＳ（以下、Ａ2-ＰＴＳと略す）
を生成する。制御回路１４は、レジスタ１１，ビットバ
ッファ１２及びデコードコア回路１３と同様に、タイム
スタンプ生成回路４１も制御する。尚、制御回路１４
は、ＳＣＲおよびＰＴＳ(A) を基にオーディオ出力の再
生時刻（再生タイミング）を計算し、オーディオデコー
ダ３２の内部遅延時間については考慮しない。
【００６２】ビデオデコーダ３３は、レジスタ２１，ビ
ットバッファ２２，デコードコア回路２３，及び制御回
路４２を備えている。制御回路４２は、ビデオ出力の再
生時刻を計算し、その計算結果に従ってデコードコア回
路２３を制御する。その再生時刻は、タイムスタンプ生
成回路４１から生成されたＡ2-ＰＴＳと、ビデオデコー
ダ３３のデコード処理時間、すなわちビデオデコーダ３
３の内部遅延時間（以下、ビデオデコード遅延時間とい
う）Ｄ(t) と、ＰＴＳ(V) とを基に計算される。ビデオ
デコード遅延時間Ｄ(t) は、ビットバッファ２２の内部
遅延時間ＶＤと、デコードコア回路２３の内部遅延時間
ΔＶとの和である。
ットバッファ２２，デコードコア回路２３，及び制御回
路４２を備えている。制御回路４２は、ビデオ出力の再
生時刻を計算し、その計算結果に従ってデコードコア回
路２３を制御する。その再生時刻は、タイムスタンプ生
成回路４１から生成されたＡ2-ＰＴＳと、ビデオデコー
ダ３３のデコード処理時間、すなわちビデオデコーダ３
３の内部遅延時間（以下、ビデオデコード遅延時間とい
う）Ｄ(t) と、ＰＴＳ(V) とを基に計算される。ビデオ
デコード遅延時間Ｄ(t) は、ビットバッファ２２の内部
遅延時間ＶＤと、デコードコア回路２３の内部遅延時間
ΔＶとの和である。
【００６３】図３は、タイムスタンプ生成回路４１のブ
ロック回路を示す。タイムスタンプ生成回路４１は、遅
延時間算出回路５１、減算回路５２、サンプリング周波
数検出回路５３、及び加算回路５４を備えている。遅延
時間算出回路５１は、ビットバッファ１２の内部遅延時
間ＡＤを算出する。内部遅延時間ＡＤはビットバッファ
１２におけるオーディオストリームの占有量によって変
化し、占有量が大きいほど内部遅延時間ＡＤも大きくな
る。減算回路５２は、レジスタ１１から読み出されたＰ
ＴＳ(A) から内部遅延時間ＡＤ及びデコードコア回路１
３の内部遅延時間ΔＡの和を減算し、Ａ1-ＰＴＳを生成
する。すなわち、以下の式に従ってＡ1-ＰＴＳが生成さ
れる。
ロック回路を示す。タイムスタンプ生成回路４１は、遅
延時間算出回路５１、減算回路５２、サンプリング周波
数検出回路５３、及び加算回路５４を備えている。遅延
時間算出回路５１は、ビットバッファ１２の内部遅延時
間ＡＤを算出する。内部遅延時間ＡＤはビットバッファ
１２におけるオーディオストリームの占有量によって変
化し、占有量が大きいほど内部遅延時間ＡＤも大きくな
る。減算回路５２は、レジスタ１１から読み出されたＰ
ＴＳ(A) から内部遅延時間ＡＤ及びデコードコア回路１
３の内部遅延時間ΔＡの和を減算し、Ａ1-ＰＴＳを生成
する。すなわち、以下の式に従ってＡ1-ＰＴＳが生成さ
れる。
【００６４】Ａ1-ＰＴＳ＝ＰＴＳ(A) −ＡＤ−ΔＡ 従って、Ａ1-ＰＴＳには、ＰＴＳ(A) に対して各内部遅
延時間ＡＤ，ΔＡの影響が加味される。内部遅延時間Δ
Ａは一定値である。
延時間ＡＤ，ΔＡの影響が加味される。内部遅延時間Δ
Ａは一定値である。
【００６５】サンプリング周波数検出回路５３は、オー
ディオストリームからオーディオデータのサンプリング
周波数を検出し、そのサンプリング周波数に対応したク
ロック信号ＣＫを生成する。このサンプリング周波数
は、ＣＤ(Compact Disc)の規格では44.1kHz に定められ
ている。加算回路５４は、Ａ1-ＰＴＳとクロックＣＫを
加算してＡ2-ＰＴＳを生成する。ここで、Ａ1-ＰＴＳに
クロックＣＫを加算するのは、リアルタイムにＡ2-ＰＴ
Ｓを生成するためである。前記したように、ＰＴＳ(A)
は、パケットの中にオーディオフレーム（又は、アクセ
スユニット）の先頭がある場合、そのパケットのパケッ
トヘッダに付加される。しかし、パケットの中にオーデ
ィオフレームの先頭がない場合、ＰＴＳ(A) は付加され
ない。パケットの中に２つ以上のオーディオフレームの
先頭がある場合、最初のオーディオフレームに対応する
ＰＴＳ(A) だけが、そのパケットのパケットヘッダに付
加される。パケットの中にオーディオフレームの先頭が
ある場合でも、そのパケットのパケットヘッダに必ずＰ
ＴＳ(A) が付加されているとは限らない。このようにＰ
ＴＳ(A) が付加されることにより、レジスタ１１からは
ＰＴＳ(A) が間欠的にしか読み出されない。従って、タ
イムスタンプ生成回路４１は、レジスタ１１からＰＴＳ
(A) が読み出されないとき、前に読み出されたＰＴＳ
(A) からＡ1-ＰＴＳを生成し、そのＡ1-ＰＴＳにクロッ
クＣＫを加算してＡ2-ＰＴＳを生成する。これにより、
タイムスタンプ生成回路４１は、リアルタイムにＡ2-Ｐ
ＴＳを生成する。そのＡ2-ＰＴＳは、レジスタ１１から
新たなＰＴＳ(A) が読み出される度に、それ以前に生成
されたＡ2-ＰＴＳとは関係なく、新たに生成される。
ディオストリームからオーディオデータのサンプリング
周波数を検出し、そのサンプリング周波数に対応したク
ロック信号ＣＫを生成する。このサンプリング周波数
は、ＣＤ(Compact Disc)の規格では44.1kHz に定められ
ている。加算回路５４は、Ａ1-ＰＴＳとクロックＣＫを
加算してＡ2-ＰＴＳを生成する。ここで、Ａ1-ＰＴＳに
クロックＣＫを加算するのは、リアルタイムにＡ2-ＰＴ
Ｓを生成するためである。前記したように、ＰＴＳ(A)
は、パケットの中にオーディオフレーム（又は、アクセ
スユニット）の先頭がある場合、そのパケットのパケッ
トヘッダに付加される。しかし、パケットの中にオーデ
ィオフレームの先頭がない場合、ＰＴＳ(A) は付加され
ない。パケットの中に２つ以上のオーディオフレームの
先頭がある場合、最初のオーディオフレームに対応する
ＰＴＳ(A) だけが、そのパケットのパケットヘッダに付
加される。パケットの中にオーディオフレームの先頭が
ある場合でも、そのパケットのパケットヘッダに必ずＰ
ＴＳ(A) が付加されているとは限らない。このようにＰ
ＴＳ(A) が付加されることにより、レジスタ１１からは
ＰＴＳ(A) が間欠的にしか読み出されない。従って、タ
イムスタンプ生成回路４１は、レジスタ１１からＰＴＳ
(A) が読み出されないとき、前に読み出されたＰＴＳ
(A) からＡ1-ＰＴＳを生成し、そのＡ1-ＰＴＳにクロッ
クＣＫを加算してＡ2-ＰＴＳを生成する。これにより、
タイムスタンプ生成回路４１は、リアルタイムにＡ2-Ｐ
ＴＳを生成する。そのＡ2-ＰＴＳは、レジスタ１１から
新たなＰＴＳ(A) が読み出される度に、それ以前に生成
されたＡ2-ＰＴＳとは関係なく、新たに生成される。
【００６６】このように、タイムスタンプ生成回路４１
は、オーディオデコーダ３２の内部遅延時間（＝ＡＤ＋
ΔＡ）と、オーディオデータのサンプリング周波数に対
応したクロックＣＫとを基にＡ2-ＰＴＳを生成する。従
って、Ａ2-ＰＴＳには、ＰＴＳ(A) に対して各内部遅延
時間ＡＤ，ΔＡおよびクロックＣＫの影響が加味され
る。
は、オーディオデコーダ３２の内部遅延時間（＝ＡＤ＋
ΔＡ）と、オーディオデータのサンプリング周波数に対
応したクロックＣＫとを基にＡ2-ＰＴＳを生成する。従
って、Ａ2-ＰＴＳには、ＰＴＳ(A) に対して各内部遅延
時間ＡＤ，ΔＡおよびクロックＣＫの影響が加味され
る。
【００６７】図４は、ビデオデコーダ３３のブロック回
路を示す。制御回路４２は、ライトアドレス検出回路６
１、リードアドレス検出回路６２、ピクチャヘッダ検出
回路６３、マッピング回路６４、レジスタ６５、同期判
定回路６６、第１及び第２比較処理回路６７，７０、第
１及び第２減算回路６８，６９、及び各回路６１〜７０
を制御する制御コア回路７１を備えている。制御コア回
路７１は、ビットバッファ２２及びデコードコア回路２
３も制御する。
路を示す。制御回路４２は、ライトアドレス検出回路６
１、リードアドレス検出回路６２、ピクチャヘッダ検出
回路６３、マッピング回路６４、レジスタ６５、同期判
定回路６６、第１及び第２比較処理回路６７，７０、第
１及び第２減算回路６８，６９、及び各回路６１〜７０
を制御する制御コア回路７１を備えている。制御コア回
路７１は、ビットバッファ２２及びデコードコア回路２
３も制御する。
【００６８】ライトアドレス検出回路６１は、ビットバ
ッファ２２にビデオストリームが蓄積されるとき、ＰＴ
Ｓ(V) が付加されていたパケットのアドレスＡddを検出
する。詳しく説明すると、ＡＶパーサ４は、ビデオスト
リームからＰＴＳ(V) を分離し、ビットバッファ２２が
そのビデオストリームを蓄積し、レジスタ２１がそのＰ
ＴＳ(V) を蓄積する。このとき、ライトアドレス検出回
路６１は、ＰＴＳ(V)が分離されることなく、それを付
加したビデオストリームがビットバッファ２２に書き込
まれたものとして、ＰＴＳ(V) が付加されていたパケッ
トのアドレスＡddを検出する。このことは、その検出さ
れたアドレスＡddが、ＰＴＳ(V) のアドレスに対応して
いることを意味する。このように、パケットのアドレス
ＡddをＰＴＳ(V) のアドレスに対応させることが可能な
のは、以下の理由による。パケットのデータ量に比べて
ＰＴＳ(V) のデータ量は十分に小さく、ビデオストリー
ムにＰＴＳ(V) を含ませても、ビットバッファ２２に蓄
積されるパケットのアドレスは変化しない。
ッファ２２にビデオストリームが蓄積されるとき、ＰＴ
Ｓ(V) が付加されていたパケットのアドレスＡddを検出
する。詳しく説明すると、ＡＶパーサ４は、ビデオスト
リームからＰＴＳ(V) を分離し、ビットバッファ２２が
そのビデオストリームを蓄積し、レジスタ２１がそのＰ
ＴＳ(V) を蓄積する。このとき、ライトアドレス検出回
路６１は、ＰＴＳ(V)が分離されることなく、それを付
加したビデオストリームがビットバッファ２２に書き込
まれたものとして、ＰＴＳ(V) が付加されていたパケッ
トのアドレスＡddを検出する。このことは、その検出さ
れたアドレスＡddが、ＰＴＳ(V) のアドレスに対応して
いることを意味する。このように、パケットのアドレス
ＡddをＰＴＳ(V) のアドレスに対応させることが可能な
のは、以下の理由による。パケットのデータ量に比べて
ＰＴＳ(V) のデータ量は十分に小さく、ビデオストリー
ムにＰＴＳ(V) を含ませても、ビットバッファ２２に蓄
積されるパケットのアドレスは変化しない。
【００６９】制御コア回路７１は、検出されたアドレス
ＡddをＰＴＳ(V) と対応付けてレジスタ２１に順次蓄積
する。レジスタ２１は例えば、（ｎ＋１）段のスタック
で構成されている。レジスタ２１には、ビデオストリー
ムから順次分離された（ｎ＋１）個の各ＰＴＳ(Vm ) 〜
ＰＴＳ(Vm+n ) が、対応する各アドレスＡddm 〜Ａdd
m+n とワンセットで順次蓄積される。リードアドレス検
出回路６２は、ビットバッファ２２から読み出されたビ
デオストリームのアドレスを検出する。ピクチャヘッダ
検出回路６３は、ビットバッファ２２に書き込まれたビ
デオストリームの各ピクチャの先頭に付くピクチャヘッ
ダを検出し、その各ピクチャヘッダに規定されているピ
クチャのタイプ（Ｉ，Ｐ，Ｂ）をそれぞれ検出する。制
御コア回路７１は、その検出結果に従って、ビットバッ
ファ２２から一定の周期毎に１つのピクチャ分のビデオ
ストリームを読み出す。
ＡddをＰＴＳ(V) と対応付けてレジスタ２１に順次蓄積
する。レジスタ２１は例えば、（ｎ＋１）段のスタック
で構成されている。レジスタ２１には、ビデオストリー
ムから順次分離された（ｎ＋１）個の各ＰＴＳ(Vm ) 〜
ＰＴＳ(Vm+n ) が、対応する各アドレスＡddm 〜Ａdd
m+n とワンセットで順次蓄積される。リードアドレス検
出回路６２は、ビットバッファ２２から読み出されたビ
デオストリームのアドレスを検出する。ピクチャヘッダ
検出回路６３は、ビットバッファ２２に書き込まれたビ
デオストリームの各ピクチャの先頭に付くピクチャヘッ
ダを検出し、その各ピクチャヘッダに規定されているピ
クチャのタイプ（Ｉ，Ｐ，Ｂ）をそれぞれ検出する。制
御コア回路７１は、その検出結果に従って、ビットバッ
ファ２２から一定の周期毎に１つのピクチャ分のビデオ
ストリームを読み出す。
【００７０】第１比較処理回路６７は、ビットバッファ
２２から読み出されたビデオストリームのアドレスと、
レジスタ２１から読み出されたＰＴＳ(V) （ＰＴＳ
(Vm ) ）に対応するアドレスＡdd（Ａddm ）とを比較
し、両アドレスが一致するかどうかを判定する。マッピ
ング回路６４は、第１比較処理回路６７の判定結果とピ
クチャヘッダ検出回路６３の検出結果に従って、ＰＴＳ
(V) とピクチャとのマッピングを行う。このマッピング
については以下に説明する。
２２から読み出されたビデオストリームのアドレスと、
レジスタ２１から読み出されたＰＴＳ(V) （ＰＴＳ
(Vm ) ）に対応するアドレスＡdd（Ａddm ）とを比較
し、両アドレスが一致するかどうかを判定する。マッピ
ング回路６４は、第１比較処理回路６７の判定結果とピ
クチャヘッダ検出回路６３の検出結果に従って、ＰＴＳ
(V) とピクチャとのマッピングを行う。このマッピング
については以下に説明する。
【００７１】この各回路６２〜６４，６７の動作を、図
５（ａ），図５（ｂ）に示すビデオストリームの一例に
従って説明する。図５（ａ）に示すように、ビデオスト
リームは、２つのパケットＰ，Ｑから構成され、各パケ
ットＰ，ＱのパケットヘッダにはＰＴＳ(Vm ) ，ＰＴＳ
(Vm+1 ) がそれぞれ付加されている。パケットＰは３つ
のＢピクチャＢ１，Ｂ２，Ｂ３を含んでいる。このＢピ
クチャＢ１の先頭は、パケットＰの中にはない。パケッ
トＱはＢピクチャＢ３、ＩピクチャＩ１、及びＰピクチ
ャＰ１を含んでいる。このＢピクチャＢ３の先頭は、パ
ケットＱの中にはない。つまり、ＰＴＳ(Vm ) はＢピク
チャＢ２，Ｂ３に対応したＰＴＳ(V) であり、ＰＴＳ(V
m+1 ) はＩピクチャＩ１，ＰピクチャＰ１に対応したＰ
ＴＳ(V)である。そして、各ＰＴＳ(Vm ) ，ＰＴＳ(V
m+1 ) には各アドレスＡddm ，Ａdd m+1 が対応し、各Ｐ
ＴＳ(Vm ) ，ＰＴＳ(Vm+1 ) および各アドレスＡddm ，
Ａdd m+1 はレジスタ２１に蓄積されている。図５（ａ）
に示すビデオストリームは、ビットバッファ２２内で
は、図５（ｂ）に示すように、各ＰＴＳ(Vm ) ，ＰＴＳ
(Vm+1 ) が除かれた状態で蓄積される。
５（ａ），図５（ｂ）に示すビデオストリームの一例に
従って説明する。図５（ａ）に示すように、ビデオスト
リームは、２つのパケットＰ，Ｑから構成され、各パケ
ットＰ，ＱのパケットヘッダにはＰＴＳ(Vm ) ，ＰＴＳ
(Vm+1 ) がそれぞれ付加されている。パケットＰは３つ
のＢピクチャＢ１，Ｂ２，Ｂ３を含んでいる。このＢピ
クチャＢ１の先頭は、パケットＰの中にはない。パケッ
トＱはＢピクチャＢ３、ＩピクチャＩ１、及びＰピクチ
ャＰ１を含んでいる。このＢピクチャＢ３の先頭は、パ
ケットＱの中にはない。つまり、ＰＴＳ(Vm ) はＢピク
チャＢ２，Ｂ３に対応したＰＴＳ(V) であり、ＰＴＳ(V
m+1 ) はＩピクチャＩ１，ＰピクチャＰ１に対応したＰ
ＴＳ(V)である。そして、各ＰＴＳ(Vm ) ，ＰＴＳ(V
m+1 ) には各アドレスＡddm ，Ａdd m+1 が対応し、各Ｐ
ＴＳ(Vm ) ，ＰＴＳ(Vm+1 ) および各アドレスＡddm ，
Ａdd m+1 はレジスタ２１に蓄積されている。図５（ａ）
に示すビデオストリームは、ビットバッファ２２内で
は、図５（ｂ）に示すように、各ＰＴＳ(Vm ) ，ＰＴＳ
(Vm+1 ) が除かれた状態で蓄積される。
【００７２】ビットバッファ２２からビデオストリーム
が読み出されると、リードアドレス検出回路６２はその
ビデオストリームのアドレスを検出し、第１比較処理回
路６７はそのアドレスと、レジスタ２１に蓄積されてい
るアドレスＡddm とを比較する。ピクチャヘッダ検出回
路６３は、読み出されたビデオストリームのピクチャの
先頭に付くピクチャヘッダを検出する。第１比較処理回
路６７がその両アドレスが一致していると判定すると、
マッピング回路６４は、検出されたピクチャヘッダが先
頭に付くピクチャ（この場合、ＢピクチャＢ２）が、ア
ドレスＡddm （すなわち、ＰＴＳ(Vm ) ）に対応してい
ると判定する。具体的には、図５（ａ）に示すように、
マッピング回路６４は、ＰＴＳ(Vm ) に対応するのはＢ
ピクチャＢ１ではなくＢピクチャＢ２であり、ＰＴＳ(V
m+1 ) に対応するのはＢピクチャＢ３ではなくＩピクチ
ャＩ１であることを判定する。この判定動作がマッピン
グである。
が読み出されると、リードアドレス検出回路６２はその
ビデオストリームのアドレスを検出し、第１比較処理回
路６７はそのアドレスと、レジスタ２１に蓄積されてい
るアドレスＡddm とを比較する。ピクチャヘッダ検出回
路６３は、読み出されたビデオストリームのピクチャの
先頭に付くピクチャヘッダを検出する。第１比較処理回
路６７がその両アドレスが一致していると判定すると、
マッピング回路６４は、検出されたピクチャヘッダが先
頭に付くピクチャ（この場合、ＢピクチャＢ２）が、ア
ドレスＡddm （すなわち、ＰＴＳ(Vm ) ）に対応してい
ると判定する。具体的には、図５（ａ）に示すように、
マッピング回路６４は、ＰＴＳ(Vm ) に対応するのはＢ
ピクチャＢ１ではなくＢピクチャＢ２であり、ＰＴＳ(V
m+1 ) に対応するのはＢピクチャＢ３ではなくＩピクチ
ャＩ１であることを判定する。この判定動作がマッピン
グである。
【００７３】このように、本実施例においては、各回路
６２〜６４，６７がビットバッファ２２の内部遅延時間
ＶＤを算出するのと同等の動作を行う。すなわち、ビッ
トバッファ２２からデコードコア回路にビデオストリー
ムが提供されるときに、各ピクチャとＰＴＳ(V) の対応
付けを行うことが、内部遅延時間ＶＤの算出に相当す
る。そのため、レジスタ２１から読み出されたＰＴＳ
(V) には、レジスタ２１に書き込まれたときのＰＴＳ
(V) に対して、ビットバッファ２２の内部遅延時間ＶＤ
の影響が加味されている。ビデオデコーダ３３における
各回路６２〜６４，６７の動作は、オーディオデコーダ
３２における遅延時間算出回路５１の動作に対応する。
その内部遅延時間ＶＤは、ビットバッファ２２のビデオ
ストリームの占有量によって変化し、その占有量が大き
いほど内部遅延時間ＶＤも大きくなる。
６２〜６４，６７がビットバッファ２２の内部遅延時間
ＶＤを算出するのと同等の動作を行う。すなわち、ビッ
トバッファ２２からデコードコア回路にビデオストリー
ムが提供されるときに、各ピクチャとＰＴＳ(V) の対応
付けを行うことが、内部遅延時間ＶＤの算出に相当す
る。そのため、レジスタ２１から読み出されたＰＴＳ
(V) には、レジスタ２１に書き込まれたときのＰＴＳ
(V) に対して、ビットバッファ２２の内部遅延時間ＶＤ
の影響が加味されている。ビデオデコーダ３３における
各回路６２〜６４，６７の動作は、オーディオデコーダ
３２における遅延時間算出回路５１の動作に対応する。
その内部遅延時間ＶＤは、ビットバッファ２２のビデオ
ストリームの占有量によって変化し、その占有量が大き
いほど内部遅延時間ＶＤも大きくなる。
【００７４】レジスタ６５は１段のスタックで構成さ
れ、フレーム間予測技術に従う動作を行う。その動作
は、ピクチャヘッダ検出回路６３によって検出されたピ
クチャのタイプ（Ｉ，Ｐ，Ｂ）に応じて、Ｉピクチャま
たはＰピクチャに対応するＰＴＳ(V) と、Ｂピクチャに
対応するＰＴＳ(V) とを入れ替える。
れ、フレーム間予測技術に従う動作を行う。その動作
は、ピクチャヘッダ検出回路６３によって検出されたピ
クチャのタイプ（Ｉ，Ｐ，Ｂ）に応じて、Ｉピクチャま
たはＰピクチャに対応するＰＴＳ(V) と、Ｂピクチャに
対応するＰＴＳ(V) とを入れ替える。
【００７５】第１減算回路６８は、レジスタ６５から読
み出されたＰＴＳ(V) からデコードコア回路２３の内部
遅延時間ΔＶと、図２に示す外部の入力装置４３にて設
定された値ｘとの和を減算し、Ｖ1-ＰＴＳを生成する。
すなわち、以下の式に従ってＶ1-ＰＴＳが生成される。
み出されたＰＴＳ(V) からデコードコア回路２３の内部
遅延時間ΔＶと、図２に示す外部の入力装置４３にて設
定された値ｘとの和を減算し、Ｖ1-ＰＴＳを生成する。
すなわち、以下の式に従ってＶ1-ＰＴＳが生成される。
【００７６】Ｖ1-ＰＴＳ＝ＰＴＳ(V) −ΔＶ−ｘ ここで、レジスタ６５から読み出されたＰＴＳ(V) に
は、内部遅延時間ＶＤの影響が反映されている。そのた
め、Ｖ1-ＰＴＳには、レジスタ２１に書き込まれたＰＴ
Ｓ(V) に対して、ビデオデコード遅延時間Ｄ(t) （＝Ｖ
Ｄ＋ΔＶ）および値ｘの影響が反映されている。内部遅
延時間ΔＶは一定の値である。値ｘはユーザが入力装置
４３を操作することにより設定される。
は、内部遅延時間ＶＤの影響が反映されている。そのた
め、Ｖ1-ＰＴＳには、レジスタ２１に書き込まれたＰＴ
Ｓ(V) に対して、ビデオデコード遅延時間Ｄ(t) （＝Ｖ
Ｄ＋ΔＶ）および値ｘの影響が反映されている。内部遅
延時間ΔＶは一定の値である。値ｘはユーザが入力装置
４３を操作することにより設定される。
【００７７】第２減算回路６９は、タイムスタンプ生成
回路４１から生成されたＡ2-ＰＴＳからＶ1-ＰＴＳを減
算し、Ｖ2-ＰＴＳを生成する。すなわち、以下の式に従
ってＶ2-ＰＴＳが生成される。
回路４１から生成されたＡ2-ＰＴＳからＶ1-ＰＴＳを減
算し、Ｖ2-ＰＴＳを生成する。すなわち、以下の式に従
ってＶ2-ＰＴＳが生成される。
【００７８】Ｖ2-ＰＴＳ＝Ａ2-ＰＴＳ−Ｖ1-ＰＴＳ＝Ａ
2-ＰＴＳ−ＰＴＳ(V) ＋ΔＶ＋ｘ ここで、Ａ2-ＰＴＳはリアルタイムに生成されている。
従って、Ｖ1-ＰＴＳがどのようなタイミングで生成され
ても、Ｖ2-ＰＴＳは確実（又は、リアルタイム）に生成
される。
2-ＰＴＳ−ＰＴＳ(V) ＋ΔＶ＋ｘ ここで、Ａ2-ＰＴＳはリアルタイムに生成されている。
従って、Ｖ1-ＰＴＳがどのようなタイミングで生成され
ても、Ｖ2-ＰＴＳは確実（又は、リアルタイム）に生成
される。
【００７９】第２比較処理回路７０は、図２に示す外部
の入力装置４４にて設定された値ｙとＶ2-ＰＴＳを比較
する。値ｙは、ユーザが入力装置４４を操作することに
より設定され、１つのピクチャが再生されている時間の
半分よりも大きくなるように設定される。同期判定回路
６６は、マッピング回路６４によってＰＴＳ(V) とピク
チャとのマッピングが行われると、第２比較処理回路７
０の比較結果に従って、各制御信号ＳS ，Ｓn ，ＳR を
生成する。同期判定回路６６は、Ｖ2-ＰＴＳ＜−ｙの場
合は制御信号ＳS を生成する。同期判定回路６６は、−
ｙ≦Ｖ2-ＰＴＳ≦ｙ（即ち、｜Ｖ2-ＰＴＳ｜≦ｙ）の場
合は制御信号Ｓn を生成し、ｙ＜Ｖ2-ＰＴＳの場合は制
御信号ＳR をそれぞれ生成する。
の入力装置４４にて設定された値ｙとＶ2-ＰＴＳを比較
する。値ｙは、ユーザが入力装置４４を操作することに
より設定され、１つのピクチャが再生されている時間の
半分よりも大きくなるように設定される。同期判定回路
６６は、マッピング回路６４によってＰＴＳ(V) とピク
チャとのマッピングが行われると、第２比較処理回路７
０の比較結果に従って、各制御信号ＳS ，Ｓn ，ＳR を
生成する。同期判定回路６６は、Ｖ2-ＰＴＳ＜−ｙの場
合は制御信号ＳS を生成する。同期判定回路６６は、−
ｙ≦Ｖ2-ＰＴＳ≦ｙ（即ち、｜Ｖ2-ＰＴＳ｜≦ｙ）の場
合は制御信号Ｓn を生成し、ｙ＜Ｖ2-ＰＴＳの場合は制
御信号ＳR をそれぞれ生成する。
【００８０】同期判定回路６６は、Ａ2-ＰＴＳおよびＶ
1-ＰＴＳに比べて値ｙが十分に小さいとき、以下の各場
合に応じて各制御信号ＳS ，Ｓn ，ＳR を生成する。同
期判定回路６６は、Ａ2-ＰＴＳ＜Ｖ1-ＰＴＳの場合は制
御信号ＳS を生成する。同期判定回路６６は、Ａ2-ＰＴ
Ｓ＝Ｖ1-ＰＴＳの場合は制御信号Ｓn を生成し、Ａ2-Ｐ
ＴＳ＞Ｖ1-ＰＴＳの場合は制御信号ＳR をそれぞれ生成
する。その各制御信号ＳS ，Ｓn ，ＳR はデコードコア
回路２３に入力され、そのデコードコア回路２３を制御
する。
1-ＰＴＳに比べて値ｙが十分に小さいとき、以下の各場
合に応じて各制御信号ＳS ，Ｓn ，ＳR を生成する。同
期判定回路６６は、Ａ2-ＰＴＳ＜Ｖ1-ＰＴＳの場合は制
御信号ＳS を生成する。同期判定回路６６は、Ａ2-ＰＴ
Ｓ＝Ｖ1-ＰＴＳの場合は制御信号Ｓn を生成し、Ａ2-Ｐ
ＴＳ＞Ｖ1-ＰＴＳの場合は制御信号ＳR をそれぞれ生成
する。その各制御信号ＳS ，Ｓn ，ＳR はデコードコア
回路２３に入力され、そのデコードコア回路２３を制御
する。
【００８１】デコードコア回路２３は、ビットバッファ
２２から読み出されたビデオストリームをデコードし、
各ピクチャ毎にビデオ出力を生成する。ここで、制御信
号ＳS が生成されているとき、デコードコア回路２３は
スキップ動作を行う。詳しく説明すると、デコードコア
回路２３は、制御信号ＳS が生成されている間、ビット
バッファ２２から転送されてくるピクチャを廃棄し、そ
の廃棄されたピクチャについてはデコードを行わない。
そして、制御信号ＳS の生成が停止されると、デコード
コア回路２３は通常の動作に戻る。その結果、ディスプ
レイ２５では、再生画面が数コマ分だけ飛ぶスキップ再
生が行われる。
２２から読み出されたビデオストリームをデコードし、
各ピクチャ毎にビデオ出力を生成する。ここで、制御信
号ＳS が生成されているとき、デコードコア回路２３は
スキップ動作を行う。詳しく説明すると、デコードコア
回路２３は、制御信号ＳS が生成されている間、ビット
バッファ２２から転送されてくるピクチャを廃棄し、そ
の廃棄されたピクチャについてはデコードを行わない。
そして、制御信号ＳS の生成が停止されると、デコード
コア回路２３は通常の動作に戻る。その結果、ディスプ
レイ２５では、再生画面が数コマ分だけ飛ぶスキップ再
生が行われる。
【００８２】制御信号Ｓn が生成されているとき、デコ
ードコア回路２３は通常の動作を行い、ディスプレイ２
５では通常の再生が行われる。制御信号ＳR が生成され
ているとき、デコードコア回路２３はリピート動作を行
う。詳しく説明すると、デコードコア回路２３は、制御
信号ＳR が生成されている間、その制御信号ＳR が生成
される前にビットバッファ２２から転送されたピクチャ
のビデオ出力の出力を引き続き行う。そして、制御信号
ＳR の生成が停止されると、デコードコア回路２３は通
常の動作に戻る。その結果、ディスプレイ２５では、同
じ再生画面が続くリピート再生が行われる。
ードコア回路２３は通常の動作を行い、ディスプレイ２
５では通常の再生が行われる。制御信号ＳR が生成され
ているとき、デコードコア回路２３はリピート動作を行
う。詳しく説明すると、デコードコア回路２３は、制御
信号ＳR が生成されている間、その制御信号ＳR が生成
される前にビットバッファ２２から転送されたピクチャ
のビデオ出力の出力を引き続き行う。そして、制御信号
ＳR の生成が停止されると、デコードコア回路２３は通
常の動作に戻る。その結果、ディスプレイ２５では、同
じ再生画面が続くリピート再生が行われる。
【００８３】例えば、Ａ2-ＰＴＳおよびＶ1-ＰＴＳに比
べて値ｙが十分に小さいとき、デコードコア回路２３
は、Ａ2-ＰＴＳ＜Ｖ1-ＰＴＳの場合はスキップ動作を行
い、Ａ 2-ＰＴＳ＝Ｖ1-ＰＴＳの場合は通常の動作を行
い、更にＡ2-ＰＴＳ＞Ｖ1-ＰＴＳの場合はリピート動作
をそれぞれ行う。
べて値ｙが十分に小さいとき、デコードコア回路２３
は、Ａ2-ＰＴＳ＜Ｖ1-ＰＴＳの場合はスキップ動作を行
い、Ａ 2-ＰＴＳ＝Ｖ1-ＰＴＳの場合は通常の動作を行
い、更にＡ2-ＰＴＳ＞Ｖ1-ＰＴＳの場合はリピート動作
をそれぞれ行う。
【００８４】ところで、入力装置４４で値ｙを指定でき
るようにしてあるのは、Ａ2-ＰＴＳとＶ1-ＰＴＳとが完
全に一致することは稀であるためである。デコードコア
回路２３は、Ａ2-ＰＴＳとＶ1-ＰＴＳとが完全に一致し
た場合（Ａ2-ＰＴＳ＝Ｖ1-ＰＴＳ）に通常の動作を行
う。従って、Ａ2-ＰＴＳおよびＶ1-ＰＴＳに比べて値ｙ
が十分に小さいとき、デコードコア回路２３は稀にしか
通常の動作を行わないことになる。そこで、視聴者（又
は、ユーザー）が値ｙを適宜に設定することにより、Ａ
2-ＰＴＳとＶ1-ＰＴＳとが完全には一致していなくて
も、ほぼ一致していればデコードコア回路２３は通常の
動作を行う。つまり、入力装置４４で値ｙを指定できる
ようにしてあるのは、Ａ2-ＰＴＳとＶ1-ＰＴＳとの一致
条件に許容範囲をもたせるためである。
るようにしてあるのは、Ａ2-ＰＴＳとＶ1-ＰＴＳとが完
全に一致することは稀であるためである。デコードコア
回路２３は、Ａ2-ＰＴＳとＶ1-ＰＴＳとが完全に一致し
た場合（Ａ2-ＰＴＳ＝Ｖ1-ＰＴＳ）に通常の動作を行
う。従って、Ａ2-ＰＴＳおよびＶ1-ＰＴＳに比べて値ｙ
が十分に小さいとき、デコードコア回路２３は稀にしか
通常の動作を行わないことになる。そこで、視聴者（又
は、ユーザー）が値ｙを適宜に設定することにより、Ａ
2-ＰＴＳとＶ1-ＰＴＳとが完全には一致していなくて
も、ほぼ一致していればデコードコア回路２３は通常の
動作を行う。つまり、入力装置４４で値ｙを指定できる
ようにしてあるのは、Ａ2-ＰＴＳとＶ1-ＰＴＳとの一致
条件に許容範囲をもたせるためである。
【００８５】また、入力装置４３で値ｘを指定できるよ
うにしてあるのは、デコードコア回路２３に対して任意
にスキップ動作またはリピート動作を行わせるためであ
る。視聴者が値ｘを調整することにより、Ｖ1-ＰＴＳが
変化する。デコードコア回路２３は、そのＶ1-ＰＴＳの
変化に応じて各動作を行う。
うにしてあるのは、デコードコア回路２３に対して任意
にスキップ動作またはリピート動作を行わせるためであ
る。視聴者が値ｘを調整することにより、Ｖ1-ＰＴＳが
変化する。デコードコア回路２３は、そのＶ1-ＰＴＳの
変化に応じて各動作を行う。
【００８６】このように、本実施例において制御回路４
２は、オーディオデコーダ３２の内部遅延時間（＝ＡＤ
＋ΔＡ）を基に生成されたＡ2-ＰＴＳと、ビデオデコー
ド遅延時間Ｄ(t) （＝ＶＤ＋ΔＶ）と、値ｘとを基にＰ
ＴＳ(V) を補正して、Ｖ2-ＰＴＳを生成する。そして、
制御回路４２は、Ｖ2-ＰＴＳと値ｙとの比較結果に従っ
て、制御信号ＳS ，Ｓn ，ＳR のいずれかを生成し、ス
キップ動作，通常の動作，リピート動作のいずれかを行
うようにデコードコア回路２３を制御する。
２は、オーディオデコーダ３２の内部遅延時間（＝ＡＤ
＋ΔＡ）を基に生成されたＡ2-ＰＴＳと、ビデオデコー
ド遅延時間Ｄ(t) （＝ＶＤ＋ΔＶ）と、値ｘとを基にＰ
ＴＳ(V) を補正して、Ｖ2-ＰＴＳを生成する。そして、
制御回路４２は、Ｖ2-ＰＴＳと値ｙとの比較結果に従っ
て、制御信号ＳS ，Ｓn ，ＳR のいずれかを生成し、ス
キップ動作，通常の動作，リピート動作のいずれかを行
うようにデコードコア回路２３を制御する。
【００８７】従って、制御回路４２は、ビデオデコーダ
３３の内部遅延時間だけでなく、オーディオデコーダ３
２の内部遅延時間をも基にデコードコア回路２３を制御
する。すなわち、制御回路４２は、ビデオデコーダ３３
の内部遅延時間だけでなく、オーディオデコーダ３２の
内部遅延時間をも考慮に入れてビデオ出力の再生時刻を
設定する。言い換えれば、オーディオ出力の再生タイミ
ングに合わせてビデオ出力の再生タイミングが調整され
る。このことは、オーディオ出力とビデオ出力の同期を
第１実施例よりもさらに確実にとることを可能する。
３３の内部遅延時間だけでなく、オーディオデコーダ３
２の内部遅延時間をも基にデコードコア回路２３を制御
する。すなわち、制御回路４２は、ビデオデコーダ３３
の内部遅延時間だけでなく、オーディオデコーダ３２の
内部遅延時間をも考慮に入れてビデオ出力の再生時刻を
設定する。言い換えれば、オーディオ出力の再生タイミ
ングに合わせてビデオ出力の再生タイミングが調整され
る。このことは、オーディオ出力とビデオ出力の同期を
第１実施例よりもさらに確実にとることを可能する。
【００８８】例えば、オーディオ出力の再生タイミング
よりもビデオ出力の再生タイミングが遅れている場合、
制御回路４２はデコードコア回路２３にスキップ動作を
行わせて、ディスプレイ２５がスキップ再生を行う。こ
の結果、ビデオ出力の再生タイミングがオーディオ出力
の再生タイミングに追いつくようになる。逆に、オーデ
ィオ出力の再生タイミングよりもビデオ出力の再生タイ
ミングが進んでいる場合、制御回路４２はデコードコア
回路２３にリピート動作を行わせて、ディスプレイ２５
がリピート再生を行う。この結果、ビデオ出力の再生タ
イミングがオーディオ出力の再生タイミングに合うよう
になる。
よりもビデオ出力の再生タイミングが遅れている場合、
制御回路４２はデコードコア回路２３にスキップ動作を
行わせて、ディスプレイ２５がスキップ再生を行う。こ
の結果、ビデオ出力の再生タイミングがオーディオ出力
の再生タイミングに追いつくようになる。逆に、オーデ
ィオ出力の再生タイミングよりもビデオ出力の再生タイ
ミングが進んでいる場合、制御回路４２はデコードコア
回路２３にリピート動作を行わせて、ディスプレイ２５
がリピート再生を行う。この結果、ビデオ出力の再生タ
イミングがオーディオ出力の再生タイミングに合うよう
になる。
【００８９】このように、ビデオ出力の再生タイミング
の方をオーディオ出力の再生タイミングに合わせるの
は、以下の理由による。人間はディスプレイ２５に映し
出される動画が数コマ分ずれても、そのずれを検知でき
ないのに対し、スピーカ２７から出される音声がずれた
ときには、そのずれを耳につきやすいノイズとして敏感
に検知できる。
の方をオーディオ出力の再生タイミングに合わせるの
は、以下の理由による。人間はディスプレイ２５に映し
出される動画が数コマ分ずれても、そのずれを検知でき
ないのに対し、スピーカ２７から出される音声がずれた
ときには、そのずれを耳につきやすいノイズとして敏感
に検知できる。
【００９０】ユーザが値ｙを調整することは、オーディ
オ出力とビデオ出力の同期の精度を任意に設定すること
を可能にする。値ｙを大きく設定するほど、Ａ2-ＰＴＳ
とＶ 1-ＰＴＳとの一致条件の許容範囲が大きくなり、そ
の結果、オーディオ出力とビデオ出力の同期の精度は低
くなる。このように、オーディオ出力とビデオ出力の同
期の精度が設定可能にされているのは、システムストリ
ームによってはＰＴＳ（ＰＴＳ(A) および ＰＴＳ(V)
）が正確に付加されていない場合があるためである。
例えば、現在市販されている、いわゆるビデオＣＤで
は、ＰＴＳが正確に付加されていないものが稀に存在す
る。値ｙが、１つのピクチャが再生されている時間の半
分よりも大きくなるように設定したのは、それより小さ
く設定しても、オーディオ出力とビデオ出力の同期の精
度は変化しないからである。
オ出力とビデオ出力の同期の精度を任意に設定すること
を可能にする。値ｙを大きく設定するほど、Ａ2-ＰＴＳ
とＶ 1-ＰＴＳとの一致条件の許容範囲が大きくなり、そ
の結果、オーディオ出力とビデオ出力の同期の精度は低
くなる。このように、オーディオ出力とビデオ出力の同
期の精度が設定可能にされているのは、システムストリ
ームによってはＰＴＳ（ＰＴＳ(A) および ＰＴＳ(V)
）が正確に付加されていない場合があるためである。
例えば、現在市販されている、いわゆるビデオＣＤで
は、ＰＴＳが正確に付加されていないものが稀に存在す
る。値ｙが、１つのピクチャが再生されている時間の半
分よりも大きくなるように設定したのは、それより小さ
く設定しても、オーディオ出力とビデオ出力の同期の精
度は変化しないからである。
【００９１】ユーザが値ｘを調整することは、オーディ
オ出力の位相とビデオ出力の位相とを意図的にずらすこ
とを可能にする。この機能は、本実施例をＣＤ−ＲＯＭ
などの蓄積メディアから読み出されたシステムストリー
ムに適用する場合に好適となる。例えば、ユーザが動画
を通常の再生速度よりも高速で再生させたときに、オー
ディオ出力とビデオ出力の同期ずれが生じ、その同期ず
れを補正する際にその機能を発揮させることができる。
動画を通常の再生速度よりも高速で再生させる場合と
は、ユーザが短時間に動画を見るために早送り再生を行
う場合や、見たい動画を検索するために早送り再生また
は早送り逆転再生を行う場合などであり、その場合にオ
ーディオ出力も再生される。
オ出力の位相とビデオ出力の位相とを意図的にずらすこ
とを可能にする。この機能は、本実施例をＣＤ−ＲＯＭ
などの蓄積メディアから読み出されたシステムストリー
ムに適用する場合に好適となる。例えば、ユーザが動画
を通常の再生速度よりも高速で再生させたときに、オー
ディオ出力とビデオ出力の同期ずれが生じ、その同期ず
れを補正する際にその機能を発揮させることができる。
動画を通常の再生速度よりも高速で再生させる場合と
は、ユーザが短時間に動画を見るために早送り再生を行
う場合や、見たい動画を検索するために早送り再生また
は早送り逆転再生を行う場合などであり、その場合にオ
ーディオ出力も再生される。
【００９２】（第３実施例）本発明の第３実施例を図６
〜図９に従って説明する。本実施例において、第２実施
例と同じ構成部材については符号を等しくしてその詳細
な説明を省略する。
〜図９に従って説明する。本実施例において、第２実施
例と同じ構成部材については符号を等しくしてその詳細
な説明を省略する。
【００９３】図６は、本実施例のＭＰＥＧシステムデコ
ーダ８１のブロック回路を示す。システムデコーダ８１
は、オーディオデコーダ３２、ＭＰＥＧビデオデコーダ
８２、及びＡＶパーサ４を備えている。ＡＶパーサ４は
ＤＭＵＸ５を備えている。ＡＶパーサ４はオーディオス
トリーム，ＳＣＲ，ＰＴＳ(A) をそれぞれオーディオデ
コーダ３１へ出力し、ビデオストリーム，ＰＴＳ(V) を
それぞれビデオデコーダ８２へ出力する。
ーダ８１のブロック回路を示す。システムデコーダ８１
は、オーディオデコーダ３２、ＭＰＥＧビデオデコーダ
８２、及びＡＶパーサ４を備えている。ＡＶパーサ４は
ＤＭＵＸ５を備えている。ＡＶパーサ４はオーディオス
トリーム，ＳＣＲ，ＰＴＳ(A) をそれぞれオーディオデ
コーダ３１へ出力し、ビデオストリーム，ＰＴＳ(V) を
それぞれビデオデコーダ８２へ出力する。
【００９４】ビデオデコーダ８２は、レジスタ２１，ビ
ットバッファ２２，デコードコア回路２３，及び制御回
路８３を備えている。制御回路８３は、Ａ2-ＰＴＳと、
ビデオデコーダ８２のデコード処理時間と、ＰＴＳ(V)
とを基にビデオ出力の再生時刻を計算し、その計算結果
を補正する。そして、その補正結果に従ってデコードコ
ア回路２３を制御する。ビデオデコーダ８２の内部遅延
時間は、第２実施例のビデオデコーダ３３の内部遅延時
間と同じであり、以下、ビデオデコード遅延時間Ｄ(t)
という。
ットバッファ２２，デコードコア回路２３，及び制御回
路８３を備えている。制御回路８３は、Ａ2-ＰＴＳと、
ビデオデコーダ８２のデコード処理時間と、ＰＴＳ(V)
とを基にビデオ出力の再生時刻を計算し、その計算結果
を補正する。そして、その補正結果に従ってデコードコ
ア回路２３を制御する。ビデオデコーダ８２の内部遅延
時間は、第２実施例のビデオデコーダ３３の内部遅延時
間と同じであり、以下、ビデオデコード遅延時間Ｄ(t)
という。
【００９５】図７は、ビデオデコーダ８２のブロック回
路を示す。制御回路８３は、ライトアドレス検出回路６
１、リードアドレス検出回路６２、ピクチャヘッダ検出
回路６３、マッピング回路６４、レジスタ６５、同期判
定回路６６、第１及び第２比較処理回路６７，７０、第
１及び第２減算回路６８，６９、リピート判定回路８
４、スキップ判定回路８５、及び各回路６１〜７０，８
４，８５を制御する制御コア回路７２を備えている。制
御コア回路７２は、ビットバッファ２２及びデコードコ
ア回路２３も制御する。
路を示す。制御回路８３は、ライトアドレス検出回路６
１、リードアドレス検出回路６２、ピクチャヘッダ検出
回路６３、マッピング回路６４、レジスタ６５、同期判
定回路６６、第１及び第２比較処理回路６７，７０、第
１及び第２減算回路６８，６９、リピート判定回路８
４、スキップ判定回路８５、及び各回路６１〜７０，８
４，８５を制御する制御コア回路７２を備えている。制
御コア回路７２は、ビットバッファ２２及びデコードコ
ア回路２３も制御する。
【００９６】リピート判定回路８４は、同期判定回路６
６から生成された各制御信号Ｓn ，ＳR と、図６に示す
入力装置８６，８７で設定された値ｚ１，ｚ２とを基
に、制御信号ＳRmを生成する。スキップ判定回路８５
は、同期判定回路６６から生成された各制御信号Ｓn ，
ＳS と、図６に示す入力装置８８，８９で設定された値
ｗ１，ｗ２と、ピクチャヘッダ検出回路６３の検出結果
に従って、制御信号ＳSmを生成する。
６から生成された各制御信号Ｓn ，ＳR と、図６に示す
入力装置８６，８７で設定された値ｚ１，ｚ２とを基
に、制御信号ＳRmを生成する。スキップ判定回路８５
は、同期判定回路６６から生成された各制御信号Ｓn ，
ＳS と、図６に示す入力装置８８，８９で設定された値
ｗ１，ｗ２と、ピクチャヘッダ検出回路６３の検出結果
に従って、制御信号ＳSmを生成する。
【００９７】デコードコア回路２３は、各制御信号ＳS
，Ｓn ，ＳR ではなく、各制御信号ＳSm，Ｓn ，ＳRm
に従って動作する。制御信号ＳSmが生成されていると
き、デコードコア回路２３はスキップ動作を行う。制御
信号Ｓn が生成されているとき、デコードコア回路２３
は通常の動作を行う。更に、制御信号ＳRmが生成されて
いるとき、デコードコア回路２３はリピート動作を行
う。
，Ｓn ，ＳR ではなく、各制御信号ＳSm，Ｓn ，ＳRm
に従って動作する。制御信号ＳSmが生成されていると
き、デコードコア回路２３はスキップ動作を行う。制御
信号Ｓn が生成されているとき、デコードコア回路２３
は通常の動作を行う。更に、制御信号ＳRmが生成されて
いるとき、デコードコア回路２３はリピート動作を行
う。
【００９８】図８は、リピート判定回路８４のブロック
回路を示す。リピート判定回路８４は、カウンタ９１，
９２、第１〜第３比較処理回路９３〜９５、オア（Ｏ
Ｒ）回路９６を備えている。カウンタ９１は制御信号Ｓ
R が生成される度に、そのカウント値をインクリメント
しつつカウント動作する。第１比較処理回路９３は、カ
ウンタ９１のカウント値と値ｚ１を比較し、カウント値
の方が大きい場合に、制御信号ＳRmを生成する。ＯＲ回
路９６は、各制御信号Ｓn ，ＳRmのうち少なくともいず
れか一方が生成されると、カウンタ９１にリセット信号
を出力する。カウンタ９１はそのリセット信号に応答し
てカウント値をリセットする。
回路を示す。リピート判定回路８４は、カウンタ９１，
９２、第１〜第３比較処理回路９３〜９５、オア（Ｏ
Ｒ）回路９６を備えている。カウンタ９１は制御信号Ｓ
R が生成される度に、そのカウント値をインクリメント
しつつカウント動作する。第１比較処理回路９３は、カ
ウンタ９１のカウント値と値ｚ１を比較し、カウント値
の方が大きい場合に、制御信号ＳRmを生成する。ＯＲ回
路９６は、各制御信号Ｓn ，ＳRmのうち少なくともいず
れか一方が生成されると、カウンタ９１にリセット信号
を出力する。カウンタ９１はそのリセット信号に応答し
てカウント値をリセットする。
【００９９】第２比較処理回路９４は、カウンタ９１の
カウント値が零よりも大きい場合に、カウンタ９２へカ
ウント開始信号を出力する。カウンタ９２は、カウント
開始信号に応答してカウント動作を開始し、一定の時間
毎にカウント値をインクリメントする。第３比較処理回
路９５は、カウンタ９２のカウント値と値ｚ２を比較
し、カウント値の方が大きい場合に、制御信号ＳRmを生
成し、カウンタ９２にリセット信号を出力する。カウン
タ９２はそのリセット信号に応答してカウント値をリセ
ットする。
カウント値が零よりも大きい場合に、カウンタ９２へカ
ウント開始信号を出力する。カウンタ９２は、カウント
開始信号に応答してカウント動作を開始し、一定の時間
毎にカウント値をインクリメントする。第３比較処理回
路９５は、カウンタ９２のカウント値と値ｚ２を比較
し、カウント値の方が大きい場合に、制御信号ＳRmを生
成し、カウンタ９２にリセット信号を出力する。カウン
タ９２はそのリセット信号に応答してカウント値をリセ
ットする。
【０１００】第１比較処理回路９３はカウンタ９１のカ
ウンタ値により、制御信号ＳR が値ｚ１よりも多い回数
だけ連続して生成されたとき、制御信号ＳRmを生成す
る。従って、制御信号ＳR が値ｚ１よりも多い回数だけ
連続して生成されないと、デコードコア回路２３はリピ
ート動作を行わない。このようにするのは、オーディオ
出力の再生タイミング（又は、再生時期）よりもビデオ
出力の再生タイミングが進んでいない場合でも、同期判
定回路６６が制御信号ＳR を誤って生成して、デコード
コア回路２３がリピート動作を行うことがあるためであ
る。例えば、ＰＴＳ(A) またはＰＴＳ(V) が誤っている
場合や、動画が通常の再生速度よりも高速で再生された
場合などにおいて、同期判定回路６６が制御信号ＳR を
誤って生成することがある。
ウンタ値により、制御信号ＳR が値ｚ１よりも多い回数
だけ連続して生成されたとき、制御信号ＳRmを生成す
る。従って、制御信号ＳR が値ｚ１よりも多い回数だけ
連続して生成されないと、デコードコア回路２３はリピ
ート動作を行わない。このようにするのは、オーディオ
出力の再生タイミング（又は、再生時期）よりもビデオ
出力の再生タイミングが進んでいない場合でも、同期判
定回路６６が制御信号ＳR を誤って生成して、デコード
コア回路２３がリピート動作を行うことがあるためであ
る。例えば、ＰＴＳ(A) またはＰＴＳ(V) が誤っている
場合や、動画が通常の再生速度よりも高速で再生された
場合などにおいて、同期判定回路６６が制御信号ＳR を
誤って生成することがある。
【０１０１】そこで、リピート判定回路８４は、同期判
定回路６６が制御信号ＳR を連続してある一定の回数
（＝ｚ１）よりも多く生成したときに、その制御信号Ｓ
R が正しいものと判定し、制御信号ＳRmを生成する。デ
コードコア回路２３はその制御信号ＳRmに従ってリピー
ト動作を行う。このように制御信号ＳRmを生成すること
は、誤った制御信号ＳR に従ってデコードコア回路２３
がリピート動作を行うのを未然に防止する。
定回路６６が制御信号ＳR を連続してある一定の回数
（＝ｚ１）よりも多く生成したときに、その制御信号Ｓ
R が正しいものと判定し、制御信号ＳRmを生成する。デ
コードコア回路２３はその制御信号ＳRmに従ってリピー
ト動作を行う。このように制御信号ＳRmを生成すること
は、誤った制御信号ＳR に従ってデコードコア回路２３
がリピート動作を行うのを未然に防止する。
【０１０２】制御信号ＳR が１回生成されると、カウン
タ９２はカウント動作を開始し、その一定時間後には、
その時点におけるカウンタ９１のカウント値に関係な
く、第３比較処理回路９５は制御信号ＳRmを生成する。
この一定時間は、カウンタ９２のインクリメント速度と
値ｚ２によって決定される。従って、同期判定回路６６
が制御信号ＳR を生成してから一定時間が経過すると、
デコードコア回路２３はリピート動作を行う。このよう
にするのは、制御信号ＳR が正しい場合でも、制御信号
ＳR が連続してある一定の回数（＝ｚ１）よりも多く生
成されるとは限らないからである。そこで、リピート判
定回路８４は、制御信号ＳR が生成されてから一定時間
が経過したとき、その制御信号ＳR を正しい信号と判定
し、制御信号ＳRmを生成する。デコードコア回路２３
は、その制御信号ＳRmに従ってリピート動作を行う。こ
のような第２及び第３比較処理回路９４，９５並びにカ
ウンタ９２による動作は、カウンタ９１と第１比較処理
回路９３とＯＲ回路９６による動作を補完して、制御信
号ＳRmを確実に生成する。
タ９２はカウント動作を開始し、その一定時間後には、
その時点におけるカウンタ９１のカウント値に関係な
く、第３比較処理回路９５は制御信号ＳRmを生成する。
この一定時間は、カウンタ９２のインクリメント速度と
値ｚ２によって決定される。従って、同期判定回路６６
が制御信号ＳR を生成してから一定時間が経過すると、
デコードコア回路２３はリピート動作を行う。このよう
にするのは、制御信号ＳR が正しい場合でも、制御信号
ＳR が連続してある一定の回数（＝ｚ１）よりも多く生
成されるとは限らないからである。そこで、リピート判
定回路８４は、制御信号ＳR が生成されてから一定時間
が経過したとき、その制御信号ＳR を正しい信号と判定
し、制御信号ＳRmを生成する。デコードコア回路２３
は、その制御信号ＳRmに従ってリピート動作を行う。こ
のような第２及び第３比較処理回路９４，９５並びにカ
ウンタ９２による動作は、カウンタ９１と第１比較処理
回路９３とＯＲ回路９６による動作を補完して、制御信
号ＳRmを確実に生成する。
【０１０３】図９は、スキップ判定回路８５のブロック
回路を示す。スキップ判定回路８５は、カウンタ１０
１，１０２、第１〜第３比較処理回路１０３〜１０５、
オア（ＯＲ）回路１０６，Ｂピクチャ優先処理回路１０
７を備えている。
回路を示す。スキップ判定回路８５は、カウンタ１０
１，１０２、第１〜第３比較処理回路１０３〜１０５、
オア（ＯＲ）回路１０６，Ｂピクチャ優先処理回路１０
７を備えている。
【０１０４】カウンタ１０１は制御信号ＳS が生成され
る度に、そのカウント値をインクリメントする。第１比
較処理回路１０３は、カウンタ１０１のカウント値と値
ｗ１とを比較し、カウント値の方が大きい場合に、制御
信号ＳSpを生成する。第２比較処理回路１０４は、カウ
ンタ１０１のカウント値が零よりも大きい場合に、カウ
ンタ１０２へカウント開始信号を出力する。カウンタ１
０２はカウント開始信号に応答してカウント動作を開始
し、一定の時間毎にカウント値をインクリメントする。
第３比較処理回路１０５は、カウンタ１０２のカウント
値と値ｗ２とを比較し、カウント値の方が大きい場合
に、制御信号ＳSpを生成する。
る度に、そのカウント値をインクリメントする。第１比
較処理回路１０３は、カウンタ１０１のカウント値と値
ｗ１とを比較し、カウント値の方が大きい場合に、制御
信号ＳSpを生成する。第２比較処理回路１０４は、カウ
ンタ１０１のカウント値が零よりも大きい場合に、カウ
ンタ１０２へカウント開始信号を出力する。カウンタ１
０２はカウント開始信号に応答してカウント動作を開始
し、一定の時間毎にカウント値をインクリメントする。
第３比較処理回路１０５は、カウンタ１０２のカウント
値と値ｗ２とを比較し、カウント値の方が大きい場合
に、制御信号ＳSpを生成する。
【０１０５】Ｂピクチャ優先処理回路１０７は、制御信
号ＳSpとピクチャヘッダ検出回路６３によって検出され
たピクチャのタイプ（Ｉ，Ｐ，Ｂ）に従って、制御信号
ＳSmを生成する。この制御信号ＳSmは、デコードコア回
路２３がＩピクチャまたはＰピクチャよりもＢピクチャ
を優先してスキップ動作する信号である。ＯＲ回路１０
６は、各制御信号Ｓn ，ＳSmのうち少なくともいずれか
一方が生成されると、カウンタ１０１にリセット信号を
出力する。カウンタ１０１はそのリセット信号に応答し
てカウント値をリセットする。カウンタ１０２は、制御
信号ＳSmが生成されるとカウンタ値をリセットする。第
１比較処理回路１０３は、カウンタ１０１のカウンタ値
に応じて、制御信号ＳS が値ｗ１よりも多い回数だけ連
続して生成されたとき、制御信号ＳSpを生成する。Ｂピ
クチャ優先処理回路１０７は、その制御信号ＳSpとピク
チャのタイプ（Ｉ，Ｐ，Ｂ）に従って制御信号ＳSmを生
成する。従って、制御信号ＳS が値ｗ１よりも多い回数
だけ連続して生成されないと、デコードコア回路２３は
スキップ動作を行わない。このようにするのは、オーデ
ィオ出力の再生タイミングよりもビデオ出力の再生タイ
ミングが進んでいない場合でも、同期判定回路６６が制
御信号ＳS を誤って生成することがあるためである。例
えば、ＰＴＳ(A) またはＰＴＳ(V) が誤っている場合
や、動画が通常の再生速度よりも高速で再生された場合
などにおいて、同期判定回路６６が制御信号ＳS を誤っ
て生成することがある。
号ＳSpとピクチャヘッダ検出回路６３によって検出され
たピクチャのタイプ（Ｉ，Ｐ，Ｂ）に従って、制御信号
ＳSmを生成する。この制御信号ＳSmは、デコードコア回
路２３がＩピクチャまたはＰピクチャよりもＢピクチャ
を優先してスキップ動作する信号である。ＯＲ回路１０
６は、各制御信号Ｓn ，ＳSmのうち少なくともいずれか
一方が生成されると、カウンタ１０１にリセット信号を
出力する。カウンタ１０１はそのリセット信号に応答し
てカウント値をリセットする。カウンタ１０２は、制御
信号ＳSmが生成されるとカウンタ値をリセットする。第
１比較処理回路１０３は、カウンタ１０１のカウンタ値
に応じて、制御信号ＳS が値ｗ１よりも多い回数だけ連
続して生成されたとき、制御信号ＳSpを生成する。Ｂピ
クチャ優先処理回路１０７は、その制御信号ＳSpとピク
チャのタイプ（Ｉ，Ｐ，Ｂ）に従って制御信号ＳSmを生
成する。従って、制御信号ＳS が値ｗ１よりも多い回数
だけ連続して生成されないと、デコードコア回路２３は
スキップ動作を行わない。このようにするのは、オーデ
ィオ出力の再生タイミングよりもビデオ出力の再生タイ
ミングが進んでいない場合でも、同期判定回路６６が制
御信号ＳS を誤って生成することがあるためである。例
えば、ＰＴＳ(A) またはＰＴＳ(V) が誤っている場合
や、動画が通常の再生速度よりも高速で再生された場合
などにおいて、同期判定回路６６が制御信号ＳS を誤っ
て生成することがある。
【０１０６】そこで、スキップ判定回路８５は、同期判
定回路６６が制御信号ＳS を連続してある一定の回数
（＝ｗ１）よりも多く生成したときに、その制御信号Ｓ
S を正しいものと判定して、制御信号ＳSpを生成する。
デコードコア回路２３はその制御信号ＳSpに従ってスキ
ップ動作を行う。このように制御信号ＳSpを生成するこ
とは、誤った制御信号ＳS に従ってデコードコア回路２
３がスキップ動作を行うのを未然に防止する。
定回路６６が制御信号ＳS を連続してある一定の回数
（＝ｗ１）よりも多く生成したときに、その制御信号Ｓ
S を正しいものと判定して、制御信号ＳSpを生成する。
デコードコア回路２３はその制御信号ＳSpに従ってスキ
ップ動作を行う。このように制御信号ＳSpを生成するこ
とは、誤った制御信号ＳS に従ってデコードコア回路２
３がスキップ動作を行うのを未然に防止する。
【０１０７】ところで、Ｂピクチャは双方向予測によっ
て生成されるため、データ量は少なく、その重要度はＩ
ピクチャやＰピクチャに比べて低くなる。従って、重要
度の低いＢピクチャを優先してスキップ再生させること
は、再生される動画に生じるコマ落ちを少なくする。
て生成されるため、データ量は少なく、その重要度はＩ
ピクチャやＰピクチャに比べて低くなる。従って、重要
度の低いＢピクチャを優先してスキップ再生させること
は、再生される動画に生じるコマ落ちを少なくする。
【０１０８】制御信号ＳS が１回生成されると、カウン
タ１０２はカウント動作を開始し、その一定時間後に
は、その時点におけるカウンタ１０１のカウント値に関
係なく、第３比較処理回路１０５は制御信号ＳSpを生成
する。この一定時間は、カウンタ１０２のインクリメン
ト速度と値ｗ２によって決定される。従って、同期判定
回路６６が制御信号ＳS を生成してから一定時間が経過
すると、デコードコア回路２３はスキップ動作を行う。
このようにするのは、制御信号ＳS が正しい場合でも、
制御信号ＳS が連続してある一定の回数（＝ｗ１）より
も多く生成されるとは限らないからである。そこで、ス
キップ判定回路８５は、制御信号ＳS が生成されてから
一定時間が経過したとき、その制御信号ＳS を正しい信
号と判定し、制御信号ＳSpを生成する。デコードコア回
路２３、その制御信号ＳSpに従ってスキップ動作を行
う。このように第２及び第３比較処理回路１０４，１０
５並びにカウンタ１０２の動作は、カウンタ１０１と第
１比較処理回路１０３とＯＲ回路１０６の動作を補完し
て、制御信号ＳSpを確実に生成する。
タ１０２はカウント動作を開始し、その一定時間後に
は、その時点におけるカウンタ１０１のカウント値に関
係なく、第３比較処理回路１０５は制御信号ＳSpを生成
する。この一定時間は、カウンタ１０２のインクリメン
ト速度と値ｗ２によって決定される。従って、同期判定
回路６６が制御信号ＳS を生成してから一定時間が経過
すると、デコードコア回路２３はスキップ動作を行う。
このようにするのは、制御信号ＳS が正しい場合でも、
制御信号ＳS が連続してある一定の回数（＝ｗ１）より
も多く生成されるとは限らないからである。そこで、ス
キップ判定回路８５は、制御信号ＳS が生成されてから
一定時間が経過したとき、その制御信号ＳS を正しい信
号と判定し、制御信号ＳSpを生成する。デコードコア回
路２３、その制御信号ＳSpに従ってスキップ動作を行
う。このように第２及び第３比較処理回路１０４，１０
５並びにカウンタ１０２の動作は、カウンタ１０１と第
１比較処理回路１０３とＯＲ回路１０６の動作を補完し
て、制御信号ＳSpを確実に生成する。
【０１０９】本実施例においては、何らかの原因によっ
て誤った各制御信号ＳR ，ＳS が生成された場合でも、
各判定回路８４，８５が各制御信号ＳR ，ＳS を補正し
て、各制御信号ＳRm，ＳSmを生成する。デコードコア回
路２３は各制御信号ＳRm，ＳSmに従って動作（スキップ
動作，リピート動作）する。このことは、誤った各制御
信号ＳR ，ＳS が生成された場合でも、オーディオ出力
とビデオ出力の同期を確実にとることを可能にする。
て誤った各制御信号ＳR ，ＳS が生成された場合でも、
各判定回路８４，８５が各制御信号ＳR ，ＳS を補正し
て、各制御信号ＳRm，ＳSmを生成する。デコードコア回
路２３は各制御信号ＳRm，ＳSmに従って動作（スキップ
動作，リピート動作）する。このことは、誤った各制御
信号ＳR ，ＳS が生成された場合でも、オーディオ出力
とビデオ出力の同期を確実にとることを可能にする。
【０１１０】ユーザが各値ｚ１，ｚ２，ｗ１，ｗ２を入
力装置８６〜８９でそれぞれ設定することは、各判定回
路８４，８５における各制御信号ＳR ，ＳS の補正の度
合いの調整を可能にする。スキップ再生を行う場合に重
要度の低いＢピクチャをＩピクチャやＰピクチャよりも
優先してスキップ再生させることは、再生される動画に
生じるコマ落ちを少なくし、かつ動画の動きを滑らかな
ものにして、その結果、画質を向上させることができ
る。
力装置８６〜８９でそれぞれ設定することは、各判定回
路８４，８５における各制御信号ＳR ，ＳS の補正の度
合いの調整を可能にする。スキップ再生を行う場合に重
要度の低いＢピクチャをＩピクチャやＰピクチャよりも
優先してスキップ再生させることは、再生される動画に
生じるコマ落ちを少なくし、かつ動画の動きを滑らかな
ものにして、その結果、画質を向上させることができ
る。
【０１１１】尚、上記各実施例は以下のように変更して
もよい。 （１）第２，３実施例において、サンプリング周波数検
出回路５３および加算回路５４を省く。この場合には、
＠ＰＴＳをリアルタイムに生成することができなくなる
ため、＃ＰＴＳの生成精度は低下する。しかし、この場
合でも、オーディオ出力とビデオ出力の同期を第１実施
例よりもさらに確実にとることができる。そして、オー
ディオストリームに多くのＰＴＳ(A) が付加されている
場合には、第２，３実施例と同程度の性能を得ることも
できる。
もよい。 （１）第２，３実施例において、サンプリング周波数検
出回路５３および加算回路５４を省く。この場合には、
＠ＰＴＳをリアルタイムに生成することができなくなる
ため、＃ＰＴＳの生成精度は低下する。しかし、この場
合でも、オーディオ出力とビデオ出力の同期を第１実施
例よりもさらに確実にとることができる。そして、オー
ディオストリームに多くのＰＴＳ(A) が付加されている
場合には、第２，３実施例と同程度の性能を得ることも
できる。
【０１１２】（２）第２，３実施例において、＠ＰＴＳ
の代わりにＰＴＳ(A) から[V] ＰＴＳを減算した値を減
算回路６９から生成させる。この場合には、ＰＴＳ(A)
と、ビデオデコード遅延時間Ｄ(t) と、値ｘとに基づい
てＰＴＳ(V) が補正され、＃ＰＴＳが生成される。この
場合には、オーディオデコーダ３２の内部遅延時間に基
づいてデコードコア回路２３の動作を制御することがで
きなくなるが、オーディオ出力の再生タイミングに合わ
せてビデオ出力の再生タイミングが制御されることに変
わりはない。そのため、オーディオデコーダ３２の内部
遅延時間が小さい場合には、第２，３実施例と同程度の
性能を得ることもできる。但し、この場合、制御回路１
４は、第１実施例と同様に、オーディオデコーダ３２の
内部遅延時間とＳＣＲおよびＰＴＳ(A) とを基にオーデ
ィオ出力の再生時刻（再生タイミング）を計算し、その
計算結果に従ってデコードコア回路１３を制御する。
の代わりにＰＴＳ(A) から[V] ＰＴＳを減算した値を減
算回路６９から生成させる。この場合には、ＰＴＳ(A)
と、ビデオデコード遅延時間Ｄ(t) と、値ｘとに基づい
てＰＴＳ(V) が補正され、＃ＰＴＳが生成される。この
場合には、オーディオデコーダ３２の内部遅延時間に基
づいてデコードコア回路２３の動作を制御することがで
きなくなるが、オーディオ出力の再生タイミングに合わ
せてビデオ出力の再生タイミングが制御されることに変
わりはない。そのため、オーディオデコーダ３２の内部
遅延時間が小さい場合には、第２，３実施例と同程度の
性能を得ることもできる。但し、この場合、制御回路１
４は、第１実施例と同様に、オーディオデコーダ３２の
内部遅延時間とＳＣＲおよびＰＴＳ(A) とを基にオーデ
ィオ出力の再生時刻（再生タイミング）を計算し、その
計算結果に従ってデコードコア回路１３を制御する。
【０１１３】（３）第２，３実施例において、値ｘを省
く。また、値ｙを固定にする。この場合には、各値ｘ，
ｙに関係する機能が省かれるだけで、その他の作用およ
び効果については上記各実施例と同じである。
く。また、値ｙを固定にする。この場合には、各値ｘ，
ｙに関係する機能が省かれるだけで、その他の作用およ
び効果については上記各実施例と同じである。
【０１１４】（４）第３実施例において、リピート判定
回路８４から各比較処理回路９４，９５およびカウンタ
９２を省く。この場合には、各回路９４，９５，９２に
関係する機能が省かれるだけで、その他の作用および効
果については上記実施例と同じである。
回路８４から各比較処理回路９４，９５およびカウンタ
９２を省く。この場合には、各回路９４，９５，９２に
関係する機能が省かれるだけで、その他の作用および効
果については上記実施例と同じである。
【０１１５】（５）第３実施例において、スキップ判定
回路８５から各比較処理回路１０４，１０５およびカウ
ンタ１０２を省く。また、スキップ判定回路８５からＢ
ピクチャ優先処理回路１０７を省く。この場合には、各
回路１０４，１０５，１０２，１０７に関係する機能が
省かれるだけで、その他の作用および効果については上
記実施例と同じである。
回路８５から各比較処理回路１０４，１０５およびカウ
ンタ１０２を省く。また、スキップ判定回路８５からＢ
ピクチャ優先処理回路１０７を省く。この場合には、各
回路１０４，１０５，１０２，１０７に関係する機能が
省かれるだけで、その他の作用および効果については上
記実施例と同じである。
【０１１６】（６）第２，３実施例において、レジスタ
２１を１段のスタックで構成する。この場合、レジスタ
２１のスタック段数が多くなるほど利用できるＰＴＳ
(V) も多くなるが、レジスタ２１の容量も増えることに
なる。従って、レジスタ２１のスタック段数は、回路規
模およびコストと要求される性能とに基づいて、適宜に
設定すればよい。
２１を１段のスタックで構成する。この場合、レジスタ
２１のスタック段数が多くなるほど利用できるＰＴＳ
(V) も多くなるが、レジスタ２１の容量も増えることに
なる。従って、レジスタ２１のスタック段数は、回路規
模およびコストと要求される性能とに基づいて、適宜に
設定すればよい。
【０１１７】（７）第３実施例において、各比較処理回
路９４，１０４は、各カウンタ９１，１０１のカウント
値が零以上の所定値よりも大きい場合に、各カウンタ９
２、１０２のカウント動作をスタートさせる。
路９４，１０４は、各カウンタ９１，１０１のカウント
値が零以上の所定値よりも大きい場合に、各カウンタ９
２、１０２のカウント動作をスタートさせる。
【０１１８】（８）ＰＴＳをＤＴＳに置き代え、上記実
施例と同様に実施する。この場合にも、上記実施例と同
様の作用および効果を得ることができる。以上、各実施
例について説明したが、各実施例から把握できる請求項
以外の技術的思想について、以下にそれらの効果と共に
記載する。
施例と同様に実施する。この場合にも、上記実施例と同
様の作用および効果を得ることができる。以上、各実施
例について説明したが、各実施例から把握できる請求項
以外の技術的思想について、以下にそれらの効果と共に
記載する。
【０１１９】（イ）請求項３に記載のＭＰＥＧシステム
デコーダにおいて、前記外部から指定された第２の値
は、１つのピクチャの再生されている時間の半分よりも
大きくなるように設定されているＭＰＥＧシステムデコ
ーダ。
デコーダにおいて、前記外部から指定された第２の値
は、１つのピクチャの再生されている時間の半分よりも
大きくなるように設定されているＭＰＥＧシステムデコ
ーダ。
【０１２０】このようにすれば、各出力の同期を最適に
調整することができる。 （ロ）請求項３に記載のＭＰＥＧシステムデコーダにお
いて、前記サンプリング周波数は44.1kHz であるＭＰＥ
Ｇシステムデコーダ。
調整することができる。 （ロ）請求項３に記載のＭＰＥＧシステムデコーダにお
いて、前記サンプリング周波数は44.1kHz であるＭＰＥ
Ｇシステムデコーダ。
【０１２１】このようにすれば、可聴周波数帯域を十分
にカバーすることができる。ところで、本明細書におい
て、発明の構成に係る部材は以下のように定義されるも
のとする。
にカバーすることができる。ところで、本明細書におい
て、発明の構成に係る部材は以下のように定義されるも
のとする。
【０１２２】（ａ）分離手段はオーディオビデオパーサ
から構成されるものとする。 （ｂ）第１のリピート有効化手段は、カウンタ９１、比
較処理回路９３、ＯＲ回路９６から構成される。
から構成されるものとする。 （ｂ）第１のリピート有効化手段は、カウンタ９１、比
較処理回路９３、ＯＲ回路９６から構成される。
【０１２３】（ｃ）第２のリピート有効化手段は、カウ
ンタ９２、比較処理回路９４，９５から構成される。 （ｄ）第１のスキップ有効化手段は、カウンタ１０１、
比較処理回路１０３、ＯＲ回路１０６から構成される。
ンタ９２、比較処理回路９４，９５から構成される。 （ｄ）第１のスキップ有効化手段は、カウンタ１０１、
比較処理回路１０３、ＯＲ回路１０６から構成される。
【０１２４】（ｅ）第２のスキップ有効化手段は、カウ
ンタ１０２、比較処理回路１０４，１０５から構成され
る。 （ｆ）第１の値は値ｘであり、第２の値は値ｙである。
ンタ１０２、比較処理回路１０４，１０５から構成され
る。 （ｆ）第１の値は値ｘであり、第２の値は値ｙである。
【０１２５】（ｇ）第２のレジスタはレジスタ６５、第
１の比較処理回路は比較処理回路６７、第２の比較処理
回路は比較処理回路７０、第１の減算回路は減算回路６
８、第２の減算回路は減算回路６９である。
１の比較処理回路は比較処理回路６７、第２の比較処理
回路は比較処理回路７０、第１の減算回路は減算回路６
８、第２の減算回路は減算回路６９である。
【０１２６】（ｈ）タイムスタンプは、ＰＴＳだけでな
くＤＴＳをも含むものとする。
くＤＴＳをも含むものとする。
【０１２７】
【発明の効果】オーディオ出力とビデオ出力の同期を十
分にとることが可能なデコーダおよびＭＰＥＧシステム
デコーダを提供することができる。
分にとることが可能なデコーダおよびＭＰＥＧシステム
デコーダを提供することができる。
【図１】第１実施例のブロック回路図。
【図２】第２実施例のブロック回路図。
【図３】第２実施例の要部ブロック回路図。
【図４】第２実施例の要部ブロック回路図。
【図５】第２実施例を説明するための説明図。
【図６】第３実施例のブロック回路図。
【図７】第３実施例の要部ブロック回路図。
【図８】第３実施例の要部ブロック回路図。
【図９】第３実施例の要部ブロック回路図。
【図１０】ＭＰＥＧシステムストリームを説明するため
の説明図。
の説明図。
【図１１】従来例のブロック回路図。
１，３１ ＭＰＥＧシステムデコーダ ２，３２ ＭＰＥＧオーディオデコーダ ３，３３，８２ ＭＰＥＧビデオデコーダ ４ オーディオビデオパーサ ５ ＤＭＵＸ １１，２１ レジスタ １２，２２ ビットバッファ １３，２３ デコードコア回路 １４，２４，４２，８３ 制御回路 ４１ タイムスタンプ生成回路 ８４ リピート判定回路 ８５ スキップ判定回路
Claims (10)
- 【請求項１】 デコード回路に所定の動作を行わせるた
めの制御信号が一定回数以上連続して生成されたとき
に、その制御信号を有効と判定するデコーダ。 - 【請求項２】 外部から転送されてきたＭＰＥＧシステ
ムストリームについて、ＭＰＥＧシステムストリームの
パケットヘッダに基づき、ＭＰＥＧシステムストリーム
をＭＰＥＧビデオストリームとＭＰＥＧオーディオスト
リームに分離するデマルチプレクサと、 ＭＰＥＧシステムストリームからＳＣＲとオーディオの
タイムスタンプとビデオのタイムスタンプとをそれぞれ
分離する分離手段と、 オーディオレジスタとオーディオビットバッファとオー
ディオデコードコア回路とオーディオ制御回路とから構
成されるＭＰＥＧオーディオデコーダと、ビデオレジス
タとビデオビットバッファとビデオデコードコア回路と
ビデオ制御回路とから構成されるＭＰＥＧビデオデコー
ダとを備えたＭＰＥＧシステムデコーダであり、 前記オーディオレジスタは、分離手段から転送されてき
たオーディオのタイムスタンプを順次蓄積し、 前記オーディオビットバッファは、デマルチプレクサか
ら転送されてきたオーディオストリームを順次蓄積し、 前記オーディオデコードコア回路は、ビットバッファか
ら読み出されたオーディオストリームをＭＰＥＧオーデ
ィオパートに準拠してデコードし、オーディオ出力を生
成し、 前記オーディオ制御回路は、ＭＰＥＧオーディオデコー
ダにおけるデコード処理時間を計算し、そのデコード処
理時間と、分離手段から転送されてきたＳＣＲと、レジ
スタから読み出されたオーディオのタイムスタンプとに
基づいてオーディオ出力の再生タイミングを計算し、そ
の再生タイミングに従ってデコードコア回路を制御し、 前記ビデオレジスタは、分離手段から転送されてきたビ
デオのタイムスタンプを順次蓄積し、 前記ビデオビットバッファは、デマルチプレクサから転
送されてきたビデオストリームを順次蓄積し、 前記ビデオデコードコア回路は、ビットバッファから読
み出されたビデオストリームをＭＰＥＧビデオパートに
準拠してデコードし、ビデオ出力を生成し、 前記ビデオ制御回路は、ＭＰＥＧビデオデコーダにおけ
るデコード処理時間を計算し、そのデコード処理時間
と、分離手段から転送されてきたＳＣＲと、レジスタか
ら読み出されたビデオのタイムスタンプとに基づいてビ
デオ出力の再生タイミングを計算し、その再生タイミン
グに従ってデコードコア回路を制御し、 前記ＭＰＥＧオーディオデコーダは、オーディオビット
バッファの内部遅延時間とオーディオデコードコア回路
の内部遅延時間とオーディオレジスタから読み出された
オーディオのタイムスタンプとに基づいて第２のタイム
スタンプを生成し、 前記ビデオ制御回路は、ビデオのタイムスタンプとピク
チャとのマッピングを行い、ビデオデコードコア回路の
内部遅延時間とビデオレジスタから読み出されたビデオ
のタイムスタンプと第２のタイムスタンプとに基づい
て、ビデオデコードコア回路にスキップ動作またはリピ
ート動作を行わせ、 前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作またはリピート動作を行わせるため
の制御信号の誤りを判定して補正するスキップ判定回路
またはリピート判定回路を備えたＭＰＥＧシステムデコ
ーダ。 - 【請求項３】 外部から転送されてきたＭＰＥＧシステ
ムストリームについて、ＭＰＥＧシステムストリームの
パケットヘッダに基づき、ＭＰＥＧシステムストリーム
をＭＰＥＧビデオストリームとＭＰＥＧオーディオスト
リームに分離するデマルチプレクサと、 ＭＰＥＧシステムストリームからＳＣＲとオーディオの
タイムスタンプとビデオのタイムスタンプとをそれぞれ
分離する分離手段と、 オーディオレジスタとオーディオビットバッファとオー
ディオデコードコア回路とオーディオ制御回路とから構
成されるＭＰＥＧオーディオデコーダと、 ビデオレジスタとビデオビットバッファとビデオデコー
ドコア回路とビデオ制御回路とから構成されるＭＰＥＧ
ビデオデコーダとを備えたＭＰＥＧシステムデコーダで
あり、 前記オーディオレジスタは、ＦＩＦＯ構成で、分離手段
から転送されてきたオーディオのタイムスタンプを順次
蓄積し、 前記オーディオビットバッファはＦＩＦＯ構成のＲＡＭ
から成り、デマルチプレクサから転送されてきたオーデ
ィオストリームを順次蓄積し、 前記オーディオデコードコア回路は、ビットバッファか
ら読み出されたオーディオストリームをＭＰＥＧオーデ
ィオパートに準拠してデコードし、オーディオ出力を生
成し、 前記オーディオ制御回路は、ビットバッファからオーデ
ィオストリームが読み出されるのに要する時間と、デコ
ードコア回路におけるデコード処理時間とからＭＰＥＧ
オーディオデコーダにおけるデコード処理時間を計算
し、そのデコード処理時間と、分離手段から転送されて
きたＳＣＲと、レジスタから読み出されたオーディオの
タイムスタンプとに基づいてオーディオ出力の再生タイ
ミングを計算し、その再生タイミングに従ってデコード
コア回路を制御し、 前記ビデオレジスタは、ＦＩＦＯ構成で、分離手段から
転送されてきたビデオのタイムスタンプを順次蓄積し、 前記ビデオビットバッファはＦＩＦＯ構成のＲＡＭから
成り、デマルチプレクサから転送されてきたビデオスト
リームを順次蓄積し、 前記ビデオデコードコア回路は、ビットバッファから読
み出されたビデオストリームをＭＰＥＧビデオパートに
準拠してデコードし、ビデオ出力を生成し、 前記ビデオ制御回路は、ビットバッファからビデオスト
リームが読み出されるのに要する時間と、デコードコア
回路におけるデコード処理時間とからＭＰＥＧビデオデ
コーダにおけるデコード処理時間を計算し、そのデコー
ド処理時間と、分離手段から転送されてきたＳＣＲと、
レジスタから読み出されたビデオのタイムスタンプとに
基づいてビデオ出力の再生タイミングを計算し、その再
生タイミングに従ってデコードコア回路を制御し、 前記ＭＰＥＧオーディオデコーダは、遅延時間算出回路
とオーディオ減算回路と加算回路とサンプリング周波数
検出回路とを備えたタイムスタンプ生成回路を備え、 前記遅延時間算出回路は、オーディオビットバッファの
内部遅延時間を算出し、 前記オーディオ減算回路は、オーディオビットバッファ
の内部遅延時間とオーディオデコードコア回路の内部遅
延時間とオーディオレジスタから読み出されたオーディ
オのタイムスタンプとに基づいて、オーディオのタイム
スタンプから各内部遅延時間の和を減算した値を生成
し、 前記サンプリング周波数検出回路は、オーディオストリ
ームからオーディオデータのサンプリング周波数を検出
し、そのサンプリング周波数に対応したクロックを生成
し、 前記加算回路は、オーディオ減算回路の生成した値と前
記クロックを加算して第２のタイムスタンプを生成し、 前記ビデオ制御回路は、ライトアドレス検出回路とリー
ドアドレス検出回路とピクチャヘッダ検出回路とマッピ
ング回路と第２のレジスタと同期判定回路と第１および
第２の比較処理回路と第１および第２のビデオ減算回路
とを備え、 前記ライトアドレス検出回路は、外部から転送されてき
たビデオストリームにおけるビデオのタイムスタンプが
付加されていたパケットがビデオビットバッファに書き
込まれるときに、そのパケットのビデオビットバッファ
におけるアドレスを検出し、 前記ビデオレジスタは、ライトアドレス検出回路によっ
て検出されたアドレスとビデオのタイムスタンプとを対
応付けて順次蓄積し、 前記リードアドレス検出回路は、ビデオビットバッファ
から読み出されたビデオストリームのアドレスを検出
し、 前記ピクチャヘッダ検出回路は、ビデオビットバッファ
に書き込まれたビデオストリームの各ピクチャの先頭に
付くピクチャヘッダを検出し、そのピクチャヘッダに規
定されているピクチャのタイプを検出し、 前記第１の比較処理回路は、ビデオビットバッファから
読み出されたビデオストリームのアドレスと、ビデオレ
ジスタから読み出されたビデオのタイムスタンプに対応
するアドレスとを比較し、両アドレスが一致するかどう
かを検出し、 前記マッピング回路は、第１の比較処理回路およびピク
チャヘッダ検出回路の検出結果とに基づいて、ビデオの
タイムスタンプとピクチャとのマッピングを行い、 前記第２のレジスタは１段のスタックで構成され、フレ
ーム間予測技術に従い、ピクチャヘッダ検出回路によっ
て検出されたピクチャのタイプに基づいて、Ｉピクチャ
またはＰピクチャに対応するビデオのタイムスタンプ
を、Ｂピクチャに対応するビデオのタイムスタンプと入
れ替え、 前記第１のビデオ減算回路は、ビデオデコードコア回路
の内部遅延時間と外部から指定された第１の値と第２の
レジスタから読み出されたビデオのタイムスタンプとに
基づいて、ビデオのタイムスタンプから、内部遅延時間
と外部から指定された第１の値の和を減算した値を生成
し、 前記第２のビデオ減算回路は、タイムスタンプ生成回路
から生成された第２のタイムスタンプから第１のビデオ
減算回路の生成した値を減算した値を生成し、前記第２
の比較処理回路は、外部から指定された第２の値と第２
のビデオ減算回路の生成した値を比較し、 前記同期判定回路は、マッピング回路によってビデオの
タイムスタンプとピクチャとのマッピングが行われる
と、第２の比較処理回路の比較結果に基づいて、ビデオ
デコードコア回路にスキップ動作またはリピート動作を
行わせるための制御信号を生成し、 前記ビデオデコードコア回路では、スキップ動作におい
て、ビデオビットバッファから転送されてくるピクチャ
が廃棄され、その廃棄されたピクチャについてはデコー
ドが行われず、リピート動作において、ビデオビットバ
ッファから転送されてきたピクチャのビデオ出力が引き
続き出力され、 前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作またはリピート動作を行わせるため
の制御信号の誤りを判定して補正するスキップ判定回路
またはリピート判定回路を備えたＭＰＥＧシステムデコ
ーダ。 - 【請求項４】 請求項２または請求項３に記載のＭＰＥ
Ｇシステムデコーダにおいて、 前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作を行わせるための制御信号が、一定
回数以上連続して生成されたときに、その制御信号を有
効化する第１のスキップ有効化手段を備えたＭＰＥＧシ
ステムデコーダ。 - 【請求項５】 請求項２または請求項３に記載のＭＰＥ
Ｇシステムデコーダにおいて、 前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作を行わせるための制御信号が生成さ
れてから一定時間後に、その制御信号を有効化する第２
のスキップ有効化手段を備えたＭＰＥＧシステムデコー
ダ。 - 【請求項６】 請求項２または請求項３に記載のＭＰＥ
Ｇシステムデコーダにおいて、 前記ビデオ制御回路から生成されるビデオデコードコア
回路にリピート動作を行わせるための制御信号が、一定
回数以上連続して生成されたときに、その制御信号を有
効化する第１のリピート有効化手段を備えたＭＰＥＧシ
ステムデコーダ。 - 【請求項７】 請求項２または請求項３に記載のＭＰＥ
Ｇシステムデコーダにおいて、 前記ビデオ制御回路から生成されるビデオデコードコア
回路にリピート動作を行わせるための制御信号が生成さ
れてから一定時間後に、その制御信号を有効化する第２
のリピート有効化手段を備えたＭＰＥＧシステムデコー
ダ。 - 【請求項８】 請求項２または請求項３に記載のＭＰＥ
Ｇシステムデコーダにおいて、 前記ビデオ制御回路から生成されるビデオデコードコア
回路にスキップ動作を行わせるための制御信号が一定回
数以上連続して生成されたときに、その制御信号を有効
化し、その制御信号が所定の回数連続して生成されてい
れば、最初に生成されてから一定時間後に、その制御信
号を有効化するスキップ判定回路を備えたＭＰＥＧシス
テムデコーダ。 - 【請求項９】 請求項２または請求項３に記載のＭＰＥ
Ｇシステムデコーダにおいて、 前記ビデオ制御回路から生成されるビデオデコードコア
回路にリピート動作を行わせるための制御信号が一定回
数以上連続して生成されたときに、その制御信号を有効
化し、その制御信号が所定の回数連続して生成されてい
れば、最初に生成されてから一定時間後に、その制御信
号を有効化するリピート判定回路を備えたＭＰＥＧシス
テムデコーダ。 - 【請求項１０】 請求項２〜９のいずれか１項に記載の
ＭＰＥＧシステムデコーダにおいて、 前記ビデオデコードコア回路のスキップ動作はＢピクチ
ャに対して優先的に行われるＭＰＥＧシステムデコー
ダ。
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