JPH08213891A - Signal changeover device - Google Patents
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図６及び図７） 発明が解決しようとする課題 課題を解決するための手段（図１〜図４） 作用（図５） 実施例（図１〜図５） （１）第１の実施例（図１及び図２） （２）第２の実施例（図３〜図５） （３）他の実施例 発明の効果[Table of Contents] The present invention will be described in the following order. Industrial Application Conventional Technology (FIGS. 6 and 7) Problems to be Solved by the Invention Means for Solving Problems (FIGS. 1 to 4) Actions (FIG. 5) Embodiments (FIGS. 1 to 5) (1) First Example (FIGS. 1 and 2) (2) Second Example (FIGS. 3 to 5) (3) Other Examples Effects of the Invention
【０００２】[0002]
【産業上の利用分野】本発明は信号切換え装置に関し、
例えば高周波信号の入出力を切換えるものに適用して好
適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal switching device,
For example, it is suitable to be applied to those that switch the input and output of a high frequency signal.
【０００３】[0003]
【従来の技術】現在、自動車電話、携帯電話等の移動体
通信ビジネスは大きく発展してきている。しかし、都市
部においては、通信回線の不足が深刻になつてきてお
り、各国で様々な、移動体通信システムが立ち上がろう
としている。これらの通信システムの多くは、現在の移
動体通信システムで用いている周波数帯域に対して、よ
り高周波側の準マイクロ波帯を用いる。2. Description of the Related Art At present, mobile communication businesses such as car phones and mobile phones have been greatly developed. However, in urban areas, the shortage of communication lines is becoming serious, and various mobile communication systems are about to start up in various countries. Most of these communication systems use the quasi-microwave band on the higher frequency side than the frequency band used in the current mobile communication systems.
【０００４】これらの通信システムにおける携帯端末に
おいては、半導体電界効果トランジスタ(FET) を用い
て、準マイクロ波信号を処理する場合が多い。特に、準
マイクロ波帯を使用していることと、端末が携帯性を重
視するために、小型、低電圧駆動及び低消費電力が実現
できるGaAs（ガリウム砒素） FETを使用した、MMIC (mo
nolithic microwave integrated circuit)の開発が重要
となつてきている。これらのマイクロ波信号処理デバイ
スの中で、携帯端末内で高周波信号を切り替える高周波
スイツチが、重要なキーデバイスの一つとなつてきてい
る。In mobile terminals in these communication systems, semiconductor field effect transistors (FETs) are often used to process quasi-microwave signals. In particular, since the terminal uses the quasi-microwave band and the terminal attaches great importance to portability, the MMIC (molybdenum arsenide) FET that can realize small size, low voltage drive and low power consumption is used.
Development of nolithic microwave integrated circuit) is becoming important. Among these microwave signal processing devices, a high frequency switch that switches a high frequency signal in a mobile terminal has become one of important key devices.
【０００５】ガリウム砒素 FETをスイツチ用デバイスと
して用いる場合、ゲートをピンチオフ電圧より、十分高
い電圧に設定して、FET のソース−ドレイン間を低イン
ピーダンス状態としてオンとする。逆に、ゲートをピン
チオフ電圧より、十分低い電圧に設定して、FET を高イ
ンピーダンス状態としてオフとする。しかし、一般に、
スイツチ用のガリウム砒素 FETのピンチオフ電圧は、負
に設定される場合が多い。従つて、FET をオフ状態にす
るためには、ゲートの電位を負にバイアスする必要があ
る。When the gallium arsenide FET is used as a switch device, the gate is set to a voltage sufficiently higher than the pinch-off voltage, and the FET is turned on with a low impedance state between the source and drain. On the contrary, the gate is set to a voltage sufficiently lower than the pinch-off voltage to turn off the FET in a high impedance state. However, in general,
The pinch-off voltage of a gallium arsenide FET for a switch is often set to be negative. Therefore, in order to turn off the FET, it is necessary to negatively bias the gate potential.
【０００６】図６にガリウム砒素 FETを用いた一般的な
スイツチ回路の基本型を示す。図６に示すように、 FET
スイツチ回路１は入出力端子２、３間に FET４が設けら
れ、ゲートＧを抵抗Ｒ１を介して接続されるゲート制御
端子５によつてオンオフ制御する。 FET４と入出力端子
２間には、他端が接地された抵抗Ｒ２と FET６のドレイ
ンＤを接続し、入出力端子３との間に他端を接地した抵
抗Ｒ３を接続する。 FET６は抵抗Ｒ４を介してゲートＧ
に接続されるゲート制御端子７によつてオンオフ制御さ
れる。FIG. 6 shows a basic type of a general switch circuit using a gallium arsenide FET. As shown in Figure 6, FET
A FET 4 is provided between the input / output terminals 2 and 3 of the switch circuit 1, and the gate G is turned on / off by a gate control terminal 5 connected via a resistor R1. A resistor R2 whose other end is grounded and a drain D of the FET 6 are connected between the FET4 and the input / output terminal 2, and a resistor R3 whose other end is grounded is connected between the input / output terminal 3 and the FET4. FET6 has a gate G through a resistor R4
ON / OFF control is performed by a gate control terminal 7 connected to.
【０００７】このスイツチ回路１をオン状態にするとき
は、 FET４はオン、 FET６はオフに設定する。逆に、ス
イツチ回路１をオフ状態に設定するときは、 FET４はオ
フ、FET６はオンに設定する。ここで FET６は、このス
イツチ回路をオフ状態とした時に、 FET４より漏れてく
る高周波信号をグランドに引き込み、アイソレーシヨン
を高めるために設けられるシヤント用の FETである。一
般に、ガリウム砒素 FETを用いた高周波スイツチの場合
には、信号経路に対し、シリーズに接続された１個の F
ET４のみでは十分なアイソレーシヨン特性を得ることは
難しいのでシヤント FET６を対接地間に接続する。When the switch circuit 1 is turned on, the FET 4 is turned on and the FET 6 is turned off. On the contrary, when the switch circuit 1 is set to the off state, the FET 4 is turned off and the FET 6 is turned on. Here, the FET 6 is a shunt FET that is provided to pull in a high frequency signal leaking from the FET 4 to the ground and enhance isolation when the switch circuit is turned off. Generally, in the case of a high frequency switch using a gallium arsenide FET, one F connected in series is connected to the signal path.
Since it is difficult to obtain sufficient isolation characteristics only with ET4, connect the shunt FET6 between ground.
【０００８】また、他に図７に示すような基本回路を用
いて、ガリウム砒素 FETを正電源で制御する方法があ
る。この FETスイツチ回路１０の動作原理は図６のスイ
ツチ回路１と基本的には同じであるが、各FET のドレイ
ン、ソースのバイアス方法が異なつている。図７を見れ
ばわかるように、コンデンサＣ１、Ｃ２、Ｃ３により、
各 FETのドレイン、ソース領域を、グランドと外部信号
線より、ＤＣ的に分離している。さらに、抵抗Ｒ２、Ｒ
４、Ｒ５を介して、Ｖbias端子より、各FET のドレイ
ン、ソース領域をＤＣバイアスを行つている。この場
合、 FETスイツチ回路１０を正電源で動かすために、Ｖ
biasは正バイアスする。Another method is to control a gallium arsenide FET with a positive power supply by using a basic circuit as shown in FIG. The operating principle of this FET switch circuit 10 is basically the same as that of the switch circuit 1 of FIG. 6, but the bias method of the drain and source of each FET is different. As can be seen from FIG. 7, the capacitors C1, C2, and C3
The drain and source regions of each FET are separated from the ground by an external signal line in terms of DC. Furthermore, resistors R2 and R
DC bias is applied to the drain and source regions of each FET from the V bias terminal via R4 and R5. In this case, in order to operate the FET switch circuit 10 with a positive power source, V
bias is a positive bias.
【０００９】この場合、ゲートに０〔Ｖ〕以上の制御電
圧を印加してもＶbiasに対して電位が低ければ、ゲート
のドレイン及びソースに対する相対的バイアスを負にす
ることが可能となる。これにより、FET のピンチオフ電
圧が負であつても、FET のピンチオフ電圧を適当に選べ
ば、 FETをピンチオフ状態にすることが可能となり、ス
イツチング動作ができる。In this case, even if a control voltage of 0 [V] or more is applied to the gate, if the potential is low with respect to V bias, the relative bias with respect to the drain and source of the gate can be made negative. As a result, even if the FET pinch-off voltage is negative, it is possible to put the FET in the pinch-off state by properly selecting the FET pinch-off voltage, and the switching operation can be performed.
【００１０】[0010]
【発明が解決しようとする課題】ところで、スイツチ回
路１を用いた場合、抵抗Ｒ２、Ｒ３、及び FET６が接続
されているグランドよりＤＣバイアスされ、各FET のド
レイン、ソースは０〔Ｖ〕に設定されることになる。従
つて、先ほども述べたように、FET をオフ状態とするた
めには、ピンチオフ電圧が一般に負であるため、例え
ば、オンオフ制御電圧を0/-5V のようにしてオフ時のゲ
ートバイアスを負にしなければならない。しかし、携帯
端末等でこのようなスイツチ回路を用いる場合、負電源
を発生させるための、ＤＣ−ＤＣコンバータ等の余分な
外付て回路が必要となり、コストアツプ、回路占有面積
の増大につながり、スイツチ回路としては好ましくない
という問題があつた。By the way, when the switch circuit 1 is used, it is DC biased from the ground to which the resistors R2, R3 and FET6 are connected, and the drain and source of each FET are set to 0 [V]. Will be done. Therefore, as described earlier, in order to turn off the FET, the pinch-off voltage is generally negative, so for example, set the on-off control voltage to 0 / -5V to set the gate bias at the time of off to negative. I have to However, when such a switch circuit is used in a mobile terminal or the like, an extra external circuit such as a DC-DC converter for generating a negative power source is required, which leads to cost increase and increase in circuit occupying area, which results in a switch. There was a problem that it was not desirable as a circuit.
【００１１】また FETスイツチ回路１０を用いた場合、
ＲＦ信号ラインバイアス用のＤＣ端子Ｖbiasが余分に必
要であり、好ましくない。また、このＤＣバイアス系統
を介した、アイソレーシヨンの劣化や、寄生容量や寄生
インダクタンスに起因する特性の悪化が起こりやすいと
いう問題があつた。さらに、この FETスイツチ回路１０
をMMIC化する場合、経済的なチツプサイズを考えれば、
ＩＣチツプ内で実現できる容量は例えば、たかだか数十
〔ｐＦ〕程度としれているので、ＵＨＦ帯以下の信号は
透過することができない。従つて、ＵＨＦ帯以下の帯域
ではＩＣの特性は著しく悪化するという問題があつた。
以上のように、正電源動作で十分な性能を示すスイツチ
ＩＣの実現は、現在の技術では困難である。When the FET switch circuit 10 is used,
An extra DC terminal V bias for RF signal line bias is required, which is not preferable. In addition, there is a problem that deterioration of isolation and deterioration of characteristics due to parasitic capacitance and parasitic inductance are likely to occur via the DC bias system. Furthermore, this FET switch circuit 10
In case of MMIC, considering economical chip size,
Since the capacity that can be realized in the IC chip is, for example, at most about several tens [pF], signals in the UHF band and below cannot be transmitted. Therefore, there has been a problem that the characteristics of the IC are significantly deteriorated in the band below the UHF band.
As described above, it is difficult with the present technology to realize a switch IC that exhibits sufficient performance in the positive power supply operation.
【００１２】本発明は以上の点を考慮してなされたもの
で、正電源動作で高周波信号の FETスイツチ回路を動作
させることのできる信号切換え装置を提案しようとする
ものである。The present invention has been made in consideration of the above points, and it is an object of the present invention to propose a signal switching device capable of operating a high-frequency signal FET switch circuit by a positive power supply operation.
【００１３】[0013]
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、入出力端子間（２３−２４、３３
−３４）に設けた電界効果型トランジスタ（２１、３
１）のドレインとソース間のチヤネル部分を信号の通路
とする信号切換え装置（２０、３０）において、電界効
果型トランジスタ（２１、３１）のゲートと高インピー
ダンスの第１の抵抗（Ｒ２０、Ｒ３０）を介して設置さ
れる第１のゲート制御端子（２２、３２）と、電界効果
型トランジスタ（２１、３１）のドレイン端子及び又は
ソース端子と対接地間に接続される第２の抵抗（Ｒ２
１、Ｒ２２、Ｒ３１、Ｒ３２）とを備え、ゲート制御端
子（２２、３２）に対して、０ボルト以上に設定された
第１の電圧（Ｖ１）と当該第１の電圧に比して高く設定
された第２の電圧（Ｖ２）を交互に印加する。In order to solve such a problem, in the present invention, between the input and output terminals (23-24, 33).
-34) provided in the field effect transistor (21, 3
In the signal switching device (20, 30) having a channel portion between the drain and the source of 1) as a signal path, the gate of the field effect transistor (21, 31) and the high impedance first resistor (R20, R30). And a second resistor (R2) connected between the first gate control terminal (22, 32) and the drain terminal and / or the source terminal of the field effect transistor (21, 31) and the ground.
1, R22, R31, R32), and is set higher than the first voltage (V1) set to 0 V or higher for the gate control terminals (22, 32) and the first voltage. The applied second voltage (V2) is applied alternately.
【００１４】[0014]
【作用】０ボルト以上に設定された第１の電圧（Ｖ１）
と、当該第１の電圧に比して高く設定された第２の電圧
（Ｖ２）を交互に印加することによつて、電界効果型ト
ランジスタ（２１、３１）をオンオフ動作させ、電界効
果型トランジスタ（２１、３１）のドレインとソース間
のチヤネル部分を用いて入出力端子間の高周波信号の信
号切り換えができる。Function: First voltage (V1) set to 0 volt or more
And by alternately applying a second voltage (V2) set higher than the first voltage, the field effect transistors (21, 31) are turned on and off, and the field effect transistors are turned on and off. The channel portion between the drain and the source of (21, 31) can be used to switch the high frequency signal between the input and output terminals.
【００１５】[0015]
【実施例】以下図面について、本発明の一実施例を詳述
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings.
【００１６】（１）第１の実施例 図１において、２０は全体として本発明による J FET
（junction field effect transister) を用いた FETス
イツチ回路を示し、 FET２１のゲートＧに高インピーダ
ンスの抵抗Ｒ２０を介してゲート制御端子２２を設け、
ソースＳとドレインＤをそれぞれＲＦ信号の入出力端子
２３、２４とする。入出力端子２３には、一端が接地さ
れた高インピーダンスの抵抗Ｒ２１が他端を接続する。
また入出力端子２４には、一端が接地された高インピー
ダンスの抵抗Ｒ２２が他端を接続すると共に、 FET２５
のドレインＤを接続する。FET２５は、ゲート電圧を制
御するゲート制御端子２６が高インピーダンスの抵抗Ｒ
２３を介して接続されると共に、ソースＳに一端を接続
し他端を接地した高インピーダンスの抵抗Ｒ２４と、他
端を接地したコンデンサＣ２０が接続されている。(1) First Embodiment In FIG. 1, 20 is a J FET according to the present invention as a whole.
A FET switch circuit using a (junction field effect transistor) is shown, in which a gate control terminal 22 is provided on a gate G of a FET 21 through a high impedance resistor R20.
The source S and the drain D are input / output terminals 23 and 24 for RF signals, respectively. A high-impedance resistor R21 having one end grounded is connected to the input / output terminal 23 at the other end.
Further, a high impedance resistor R22 having one end grounded and the other end connected to the input / output terminal 24, and a FET 25
The drain D of is connected. The FET 25 has a high-impedance resistor R whose gate control terminal 26 controls the gate voltage.
A high-impedance resistor R24 having one end connected to the source S and the other end grounded, and a capacitor C20 having the other end grounded are connected to the source S via a line 23.
【００１７】FETスイツチ回路２０は、ゲート制御端子
２２、２６に対して制御電圧Ｖ１及びＶ２を印加してオ
ンオフ制御する。制御電圧Ｖ１及びＶ２とは FETのビル
トイン電圧Ｖｂとの間に次式The FET switch circuit 20 applies control voltages V1 and V2 to the gate control terminals 22 and 26 for on / off control. The control voltages V1 and V2 and the built-in voltage Vb of the FET are
【数１】 の関係を有している。[Equation 1] Have a relationship.
【００１８】図２の等化回路２０Ａに示すように、 FET
スイツチ回路２０をオン状態に設定するときは、ゲート
制御端子２２、２６に対してそれぞれ、制御電圧Ｖ２、
Ｖ１を印加する。ここで数式（１）より制御電圧Ｖ２は
FETのビルトイン電圧Ｖｂより大きく設定してあるの
で、 FETのゲート部分の接合は順方向バイアスとなり、
低インピーダンス状態となる。この逆に FETスイツチ回
路２０をオフ状態に設定するときには、ゲート制御端子
２２、２６に対してそれぞれ、制御電圧Ｖ１、Ｖ２が印
加される。As shown in the equalization circuit 20A of FIG.
When the switch circuit 20 is set to the ON state, the control voltage V2 is applied to the gate control terminals 22 and 26, respectively.
Apply V1. Here, from the formula (1), the control voltage V2 is
Since it is set higher than the built-in voltage Vb of the FET, the junction of the FET gate becomes a forward bias,
It is in a low impedance state. On the contrary, when the FET switch circuit 20 is turned off, the control voltages V1 and V2 are applied to the gate control terminals 22 and 26, respectively.
【００１９】ゲート制御端子２２に制御電圧Ｖ２を印加
すると、抵抗Ｒ２０、 FET２１を通じて電流Ｉが流れ、
ＲＦ信号ラインをバイアスする抵抗Ｒ２１、Ｒ２２及び
Ｒ２４を通じてグランドに流れる。このとき FET２１の
ダイオード部分では、ビルトイン電圧Ｖｂ分の電圧降下
が起こる。ここで、抵抗Ｒ２１、Ｒ２２、Ｒ２４及び F
ET２５のドレイン−ソース間の抵抗Ｒds25の並列接合の
インピーダンスＲ00が次式When a control voltage V2 is applied to the gate control terminal 22, a current I flows through the resistor R20 and FET21,
It flows to ground through resistors R21, R22 and R24 which bias the RF signal line. At this time, a voltage drop corresponding to the built-in voltage Vb occurs in the diode portion of the FET 21. Where resistors R21, R22, R24 and F
The impedance R 00 of the parallel connection of the resistance R ds25 between the drain and source of ET25 is
【数２】 で表され、この結果、ＲＦ信号の入出力端子２３と２４
との電位差Ｖ３は数式（２）を用いて次式[Equation 2] As a result, as a result, RF signal input / output terminals 23 and 24
The potential difference V3 between
【数３】 のように表される。(Equation 3) It is represented as
【００２０】さらに FET２５はピンチオフ状態なので抵
抗Ｒds25が抵抗Ｒ２１、Ｒ２２、Ｒ２４に対して十分に
大きいので、並列接合のインピーダンスＲ00が次式Further, since the FET 25 is in the pinch-off state, the resistance R ds25 is sufficiently larger than the resistances R21, R22 and R24, so that the impedance R 00 of the parallel junction is expressed by the following equation.
【数４】 のように変形でき、これを用いて数式（３）は次式[Equation 4] Can be transformed into
【数５】 のように変形され得る。ここで制御電圧Ｖ２は、 FET２
５のビルトイン電圧Ｖｂよりも大きく設定しているの
で、数式（５）より、電位差Ｖ３は正電位となる。従つ
て制御電圧Ｖ１を適当に選択すれば次式(Equation 5) Can be transformed as follows. Here, the control voltage V2 is FET2
Since it is set to be larger than the built-in voltage Vb of 5, the potential difference V3 is a positive potential from the equation (5). Therefore, if the control voltage V1 is properly selected,
【数６】 が成立して FETのゲート制御端子には相対的に負の電圧
を印加することができる。このとき FETのピンチオフ電
圧を適当に設定すれば、 FET２５をピンチオフ状態とす
ることができる。(Equation 6) Therefore, a relatively negative voltage can be applied to the gate control terminal of the FET. At this time, if the pinch-off voltage of the FET is set appropriately, the FET 25 can be in the pinch-off state.
【００２１】以上の構成において、例えば、制御電圧Ｖ
２、Ｖ１をそれぞれ０〔Ｖ〕、３〔Ｖ〕とし、抵抗Ｒ２
０、Ｒ２３をそれぞれ５〔 kΩ〕、抵抗Ｒ２１、Ｒ２
２、Ｒ２４をそれぞれ20〔 kΩ〕に設定する。ここで F
ET２１及び２５にビルトイン電圧Ｖｂは1.2 〔Ｖ〕のガ
リウム砒素のJFETを用いる。このときＲＦ信号の入出力
端子２３と２４の電位差Ｖ３は、数式（２）より1.2
〔Ｖ〕となる。従つて FET２５のゲートＧのドレインＤ
に対する電位は-1.2〔Ｖ〕となり、 FET２６のピンチオ
フ電圧Ｖｐを-1.2〔Ｖ〕以上、例えば、ピンチオフ電圧
Ｖｐ＝-0.5〔Ｖ〕とすれば、 FET２５をオフ状態に設定
できる。また逆にゲート制御端子２２、２６にそれぞれ
制御電位Ｖ１、Ｖ２を印加すれば、同様の原理で FET２
１はオフ状態、 FET２５はオン状態になり、 FETスイツ
チ回路２０はオフ状態に設定される。In the above configuration, for example, the control voltage V
2 and V1 are 0 [V] and 3 [V] respectively, and the resistor R2
0 and R23 are 5 [kΩ] and resistors R21 and R2, respectively.
2. Set R24 to 20 [kΩ]. Where F
A gallium arsenide JFET having a built-in voltage Vb of 1.2 [V] is used for the ETs 21 and 25. At this time, the potential difference V3 between the RF signal input / output terminals 23 and 24 is 1.2 from the equation (2).
[V]. Therefore, the drain D of the gate G of the FET 25
Is -1.2 [V], and if the pinch-off voltage Vp of the FET 26 is -1.2 [V] or more, for example, the pinch-off voltage Vp = -0.5 [V], the FET 25 can be set to the off state. On the contrary, if control potentials V1 and V2 are applied to the gate control terminals 22 and 26, respectively, the FET2 operates on the same principle.
1 is turned off, FET 25 is turned on, and the FET switch circuit 20 is set off.
【００２２】以上の構成によれば、 FETスイツチ回路２
０を正電源動作によつてオン、オフ動作させることがで
きる。さらに上述の実施例によれば、 FETスイツチ回路
２０を構成する各 FETのドレイン、ソースのバイアスは
スイツチング用FET のゲートからなされ、各ＲＦ信号ラ
インのバイアス抵抗Ｒ２１、Ｒ２２及びＲ２４は接地さ
れているので、電源バイパスコンデンサが不要となり、
これにより寄生リアクタンスを小さく抑えることができ
る。According to the above configuration, the FET switch circuit 2
0 can be turned on and off by the positive power supply operation. Further, according to the above embodiment, the bias of the drain and the source of each FET constituting the FET switch circuit 20 is made from the gate of the switching FET, and the bias resistors R21, R22 and R24 of each RF signal line are grounded. Therefore, the power supply bypass capacitor becomes unnecessary,
As a result, the parasitic reactance can be suppressed small.
【００２３】（２）第２の実施例 図３において、３０は本発明による第２の実施例の J F
ETを用いた FETスイツチ回路を示し、 FET３１のゲート
Ｇに高インピーダンスの抵抗Ｒ３０を介してゲート制御
端子３２を設け、ソースＳとドレインＤにそれぞれ外部
よりＤＣ的に独立したＲＦ信号の入出力端子３３、３４
を設ける。入出力端子３３には、一端が接地された高イ
ンピーダンスの抵抗Ｒ３１の他端を接続する。また入出
力端子３４には、一端が接地された高インピーダンスの
抵抗Ｒ３２の他端が接続されると共に、シヤント FETと
なる FET３５及び FET３６が２段にカスケード接続され
る。(2) Second Embodiment In FIG. 3, reference numeral 30 is a JF of the second embodiment according to the present invention.
A FET switch circuit using ET is shown. A gate control terminal 32 is provided in the gate G of the FET 31 via a high-impedance resistor R30, and an RF signal input / output terminal independent from the outside for the source S and the drain D is externally provided. 33, 34
To provide. The input / output terminal 33 is connected to the other end of a high impedance resistor R31 whose one end is grounded. Further, the input / output terminal 34 is connected to the other end of a high-impedance resistor R32 whose one end is grounded, and FETs 35 and 36 which are shunt FETs are cascade-connected in two stages.
【００２４】FET３５及び FET３６は、 FET３１がドレ
インＤを入出力端子３４に接続してソースＳを接地した
FET３６のドレインＤと接続する。この FET３５及び F
ET３６には、ゲートＧにそれぞれ高インピーダンスの抵
抗Ｒ３３、Ｒ３４を介してゲート制御端子３７、３８が
設けられている。 FET３５と FET３６の接続点Ａには他
端を接地した高インピーダンスの抵抗Ｒ３５を接続して
いる。In the FET 35 and the FET 36, the FET 31 has the drain D connected to the input / output terminal 34 and the source S grounded.
Connect to the drain D of the FET 36. This FET35 and F
The ET 36 is provided with gate control terminals 37 and 38 at the gate G via high impedance resistors R33 and R34, respectively. A high impedance resistor R35 whose other end is grounded is connected to a connection point A between the FET 35 and the FET 36.
【００２５】この FETスイツチ回路３０のオンオフは、
ゲート制御端子３２、３７及び３８に加えられる制御電
圧Ｖ１、Ｖ２によつて制御される。The ON / OFF of this FET switch circuit 30 is
It is controlled by control voltages V1, V2 applied to the gate control terminals 32, 37 and 38.
【００２６】この FETスイツチ回路３０をオン状態に設
定するときは、ゲート制御端子３２に対して制御電圧Ｖ
２を印加し、同時にゲート制御端子３５及び３６に対し
てそれぞれ、制御電圧Ｖ１を印加する。反対にオフ状態
に設定するときには、ゲート制御端子３２に対して制御
電圧Ｖ１を印加し、同時にゲート制御端子３５及び３６
に対してそれぞれ、制御電圧Ｖ２を印加する。When the FET switch circuit 30 is turned on, the control voltage V is applied to the gate control terminal 32.
2 is applied, and at the same time, the control voltage V1 is applied to the gate control terminals 35 and 36, respectively. On the contrary, when it is set to the off state, the control voltage V1 is applied to the gate control terminal 32, and at the same time, the gate control terminals 35 and 36.
The control voltage V2 is applied to each of these.
【００２７】以上の構成において、図４の等価回路３０
Ａに示すように、 FETスイツチ回路３０をオン状態に設
定する場合、制御電圧Ｖ１を０〔Ｖ〕としてゲート制御
端子３２に正電圧でなる制御電圧Ｖ２、ゲート制御端子
３７、３８のそれぞれに対して０〔Ｖ〕の制御電圧Ｖ１
を同時に印加する。このとき FET３５、３６のアイソレ
ーシヨンが十分に保たれていれば、 FET３１のゲート−
チヤネル間にはビルトイン電圧程度の電圧が印加される
ため、 FET３１はオン状態となる。With the above configuration, the equivalent circuit 30 shown in FIG.
As shown in A, when the FET switch circuit 30 is set to the ON state, the control voltage V1 is set to 0 [V], and the positive control voltage V2 and the gate control terminals 37 and 38 are applied to the gate control terminal 32. Control voltage V1 of 0 [V]
Are applied simultaneously. At this time, if the isolation of the FETs 35 and 36 is sufficiently maintained, the gate of the FET 31-
Since a voltage around the built-in voltage is applied between the channels, the FET 31 is turned on.
【００２８】すなわち、ゲート制御端子３２に制御電圧
Ｖ２が印加されると、電流Ｉが抵抗Ｒ３０、 FET３１の
ゲートＧを通り、抵抗Ｒ３１、３２、３５及び FET３６
のソース−ドレイン間の抵抗（抵抗Ｒds36）を通りグラ
ンドに流れる。このとき抵抗Ｒ３５及び FET３５のソー
ス−ドレイン間の抵抗（抵抗Ｒds35）を電流が流れるこ
とにより、電圧降下を起こし FET３１と FET３６との間
の電位Ｖds2 が上がる。従つて上述した第１の実施例の
場合によるシヤント FET２５が１段の場合に比べて FET
３１のソース電位が高くなり、その分、ゲート制御電圧
を低く設定することができる。つまり制御電圧Ｖ１が０
〔Ｖ〕の場合、 FET３５のゲートＧのソースＳに対する
電位は−Ｖds2 となり、Ｖds2 分だけゲート電位が低く
設定できることになる。That is, when the control voltage V2 is applied to the gate control terminal 32, the current I passes through the resistor R30, the gate G of the FET 31, and the resistors R31, 32, 35 and the FET 36.
Flows through the resistance (source R ds36 ) between the source and the drain to the ground. At this time, current flows through the resistor R35 and the source-drain resistor of the FET 35 (resistor R ds35 ), causing a voltage drop and raising the potential V ds2 between the FET 31 and the FET 36. Therefore, compared with the case where the shunt FET 25 according to the above-described first embodiment has one stage,
The source potential of 31 becomes higher, and the gate control voltage can be set lower accordingly. That is, the control voltage V1 is 0
In the case of [V], the potential of the gate G of the FET 35 with respect to the source S becomes -V ds2 , and the gate potential can be set lower by V ds2 .
【００２９】このようにシヤント FETを２段にすれば、
シヤント FETが１段の場合に比較してピンチオフ電圧Ｖ
ｐを低く設定しても FET３１をピンチオフ状態に設定す
ることができる。また、このとき FET３６ではアイソレ
ーシヨンが不十分であつてもFET３５でアイソレーシヨ
ンが保持されれば、FE３５及び３６でなるシヤント枝か
らの信号の漏れはなくスイツチ回路としての損失を小さ
く抑えることができる。If the shunt FET has two stages as described above,
Pinch-off voltage V compared to the case where the shunt FET has one stage
Even if p is set low, the FET 31 can be set in the pinch-off state. Further, at this time, even if the isolation is not sufficient in the FET 36, if the isolation is held in the FET 35, there is no signal leakage from the shunt branch formed by the FEs 35 and 36, and the loss in the switch circuit is suppressed to a small level. You can
【００３０】図５にシヤント FETを１段にしたとき、２
段にしたときのピンチオフ電圧に対する挿入損失の依存
性をシミユレーシヨンした結果を示す。これにより、シ
ヤント FETを２段にした場合（図中ａで示す）はシヤン
ト FETを１段接続したとき（図中ｂで示す）に比して、
低挿入損失域が電圧の低い側に約0.05〔Ｖ〕延びている
ことがわかる。従つてシヤント FETを2 段にすることに
より、 FETのピンチオフ電圧をその分、低く設定するこ
とができ、オン状態のドレイン−ソース間の抵抗を軽減
できる。When the shunt FET has one stage in FIG.
The results obtained by simulating the dependence of the insertion loss on the pinch-off voltage in the stage are shown. As a result, when the shunt FET has two stages (indicated by a in the figure), compared to when one shunt FET is connected (indicated by b in the figure),
It can be seen that the low insertion loss region extends to the low voltage side by about 0.05 [V]. Therefore, by setting the shunt FET in two stages, the pinch-off voltage of the FET can be set lower by that amount, and the resistance between the drain and source in the ON state can be reduced.
【００３１】以上の構成によれば、第１の実施例と同様
の効果が得られるのに加え、シヤント部分の FET３５及
び３６を２段にカスケード接続したことにより、グラン
ドに近い側の FETの電圧降下分だけ、信号経路に近い側
の FETのソース電位が上がり、相対的に信号経路に近い
側の FETのソースに対するゲート電位が低く設定でき
る。これにより、 FETのピンチオフ電圧を正に高く設定
しなくても正電源のみで動作する FETスイツチ回路を実
現できる。またこのときピンチオフ電圧を低く設定でき
るため、 FETのオン抵抗を小さくすることができ、 FET
スイツチの挿入損失を小さく抑えることができる。According to the above construction, in addition to the effect similar to that of the first embodiment, the FETs 35 and 36 in the shunt portion are cascade-connected in two stages, so that the voltage of the FET on the side close to the ground is obtained. The source potential of the FET on the side closer to the signal path rises by the amount of the drop, and the gate potential to the source of the FET on the side closer to the signal path can be set lower. This makes it possible to realize a FET switch circuit that operates only with a positive power supply without setting the pinch-off voltage of the FET to a positive high value. At this time, the pinch-off voltage can be set low, so the on-resistance of the FET can be reduced.
The insertion loss of the switch can be reduced.
【００３２】さらに上述の実施例によれば、ガリウム砒
素のMES FET (metal semiconductorfield effect trans
ister)のようなビルトイン電圧が低い FETを用いても正
電源動作が実現可能となる。さらに上述の実施例によれ
ば、シヤント FETとグランド間に容量が無いため、ＤＣ
からマイクロ波帯域までの動作が可能となる。Further, according to the above-described embodiment, gallium arsenide MES FET (metal semiconductor field effect trans) is used.
Even if a FET with a low built-in voltage such as a (ister) is used, positive power supply operation can be realized. Further, according to the above-described embodiment, since there is no capacitance between the shunt FET and the ground, DC
To the microwave band are possible.
【００３３】（３）他の実施例 なお上述の実施例においては、シヤント FETを２段に接
続した場合について述べたが、本発明はこれに限らず、
シヤント FETを１段接続としても良い。この場合、回路
は図１に示した FETスイツチ回路２０と同一のものが用
いられるが、この際、 FETのピンチオフ電圧Ｖｐとゲー
トの制御電圧Ｖ４、Ｖ５との関係が次式(3) Other Embodiments In the above embodiments, the case where the shunt FETs are connected in two stages has been described, but the present invention is not limited to this.
The shunt FET may be connected in one stage. In this case, the same circuit as the FET switch circuit 20 shown in FIG. 1 is used, but in this case, the relationship between the FET pinch-off voltage Vp and the gate control voltages V4 and V5 is as follows.
【数７】 となるように設定する。この結果、ゲート制御端子２２
及び２６に正電圧でなる制御電圧Ｖ４を加えれば、 FET
２１及び２５はオン状態となり、Ｖ５を加えることによ
つてオフ状態とすることができ正電源で信号切り換え動
作ができる。(Equation 7) To be set. As a result, the gate control terminal 22
If a control voltage V4 of positive voltage is applied to
21 and 25 are turned on, and can be turned off by adding V5, and the signal switching operation can be performed by the positive power supply.
【００３４】また上述の実施例においては、２つの入出
力端子間に設けられた FETスイツチ回路について述べた
が、本発明はこれに限らず、３つ以上の入出力端子間に
上述した FETスイツチ回路を複数段接続して、入出力端
子間の信号経路を切換えるようにしても良い。また上述
の実施例においては、シヤント FETを１段又は２段に接
続した場合について述べたが、本発明はこれに限らず、
必要に応じて段数を増やしても良い。Although the FET switch circuit provided between the two input / output terminals has been described in the above embodiment, the present invention is not limited to this, and the FET switch circuit described above is provided between three or more input / output terminals. The circuits may be connected in a plurality of stages to switch the signal path between the input and output terminals. Further, although the case where the shunt FETs are connected in one stage or two stages has been described in the above embodiment, the present invention is not limited to this.
The number of stages may be increased if necessary.
【００３５】また上述の実施例においては、各入出力端
子と対接地間にそれぞれ高インピーダンスの抵抗Ｒ２
１、Ｒ２２、Ｒ３２、Ｒ３３を設けた場合について述べ
たが、本発明はこれに限らず、少なくとも１つの入出力
端子と対接地間に抵抗を設けるようにすれば良い。In the above embodiment, the high impedance resistor R2 is connected between each input / output terminal and the ground.
Although the case where 1, R22, R32, and R33 are provided has been described, the present invention is not limited to this, and a resistor may be provided between at least one input / output terminal and the ground.
【００３６】[0036]
【発明の効果】上述のように本発明によれば、０ボルト
以上に設定された第１の電圧と、当該第１の電圧に比し
て高く設定された第２の電圧を交互に印加することによ
つて、電界効果型トランジスタをオンオフ動作させ、電
界効果型トランジスタのドレインとソース間のチヤネル
部分を用いて入出力端子間の信号切り換えができ、かく
して正電源動作で信号切り換え動作させることのできる
信号切換え装置を実現し得る。As described above, according to the present invention, the first voltage set to 0 volt or more and the second voltage set higher than the first voltage are alternately applied. Therefore, the field effect transistor can be turned on and off, and the signal between the input and output terminals can be switched by using the channel portion between the drain and source of the field effect transistor, and thus the signal switching operation can be performed by the positive power supply operation. A possible signal switching device can be realized.
【図１】本発明の第１の実施例による FETスイツチ回路
の説明に供する回路図である。FIG. 1 is a circuit diagram for explaining a FET switch circuit according to a first embodiment of the present invention.
【図２】図１の FETスイツチ回路の等価回路を示す回路
図である。2 is a circuit diagram showing an equivalent circuit of the FET switch circuit of FIG.
【図３】本発明の第２の実施例による FETスイツチ回路
の説明に供する回路図である。FIG. 3 is a circuit diagram for explaining a FET switch circuit according to a second embodiment of the present invention.
【図４】図３の FETスイツチ回路の等価回路を示す回路
図である。4 is a circuit diagram showing an equivalent circuit of the FET switch circuit of FIG.
【図５】２段にシヤント FETを接続した場合の FETスイ
ツチ回路のピンチオフ電圧に対する挿入損失の推移を示
すグラフである。FIG. 5 is a graph showing changes in insertion loss with respect to pinch-off voltage of a FET switch circuit when shunt FETs are connected in two stages.
【図６】従来の FETスイツチ回路の説明に供する回路図
である。FIG. 6 is a circuit diagram for explaining a conventional FET switch circuit.
【図７】図６の FETスイツチ回路の等価回路を示す回路
図である。7 is a circuit diagram showing an equivalent circuit of the FET switch circuit of FIG.
１、２０、３０…… FETスイツチ回路、２、３、２３、
２４、３３、３４……入出力端子、４、６、２１、２
５、３１、３５、３６…… FET、５、７、２２、２６、
３２、３７、３８……ゲート制御端子、Ｒ１、Ｒ２、Ｒ
３、Ｒ４、Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、
Ｒ３０、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４……抵抗、Ｃ
１、Ｃ２、Ｃ３、Ｃ２０……コンデンサ。1, 20, 30 ... FET switch circuit 2, 3, 23,
24, 33, 34 ... Input / output terminals 4, 6, 21, 2
5, 31, 35, 36 ... FET, 5, 7, 22, 26,
32, 37, 38 ... Gate control terminals, R1, R2, R
3, R4, R20, R21, R22, R23, R24,
R30, R31, R32, R33, R34 ... Resistance, C
1, C2, C3, C20 ... Capacitor.
Claims (4)
スタのドレインとソース間のチヤネル部分を信号の通路
とする信号切換え装置において、 上記電界効果型トランジスタのゲートと高インピーダン
スの第１の抵抗を介して設置される第１のゲート制御端
子と、 上記電界効果型トランジスタのドレイン端子及び又はソ
ース端子と対接地間に接続される第２の抵抗とを具え、
上記第１のゲート制御端子に対して０ボルト以上に設定
された第１の制御電圧と当該第１の制御電圧に比して高
く設定された第２の制御電圧を交互に印加することを特
徴とする信号切換え装置。1. A signal switching device using a channel portion between a drain and a source of a field effect transistor provided between input and output terminals as a signal path, wherein the gate of the field effect transistor and a high impedance first resistor. And a second resistor connected between the drain terminal and / or the source terminal of the field-effect transistor and the ground.
A first control voltage set to 0 volt or more and a second control voltage set higher than the first control voltage are alternately applied to the first gate control terminal. Signal switching device.
力端子の少なくとも一つと対接地間にドレイン端子又は
ソース端子とで接続するシヤント用の電界効果型トラン
ジスタと、 各上記シヤント用の電界効果型トランジスタに高インピ
ーダンスの第３の抵抗を介して設置される第２のゲート
制御端子と、 各上記入出力端子の少なくとも１つと対接地間に接続さ
れる第４の抵抗とでなり、上記第１の制御電圧と、当該
第１の制御電圧、上記電界効果型トランジスタのビルト
イン電圧及びピンチオフ電圧に比して高く設定される第
３の制御電圧を上記第１のゲート制御端子と上記第２の
ゲート制御端子に対して互い違いに交互に印加すること
を特徴とする請求項１に記載の信号切換え装置。2. A field effect transistor for shunt, which is connected in series in one or more stages, and which is connected to at least one of the input / output terminals by a drain terminal or a source terminal between it and the ground, and each of the shunt field effect transistors. A second gate control terminal installed on the field-effect transistor via a high-impedance third resistance; and a fourth resistance connected between at least one of the input / output terminals and ground. The first control voltage and a third control voltage which is set higher than the first control voltage, the built-in voltage and the pinch-off voltage of the field effect transistor are set to the first gate control terminal and the third control voltage. The signal switching device according to claim 1, wherein the two gate control terminals are alternately and alternately applied.
力端子の少なくとも一つと対接地間にドレイン端子又は
ソース端子とで接続するシヤント用の電界効果型トラン
ジスタと、 各上記シヤント用の電界効果型トランジスタに高インピ
ーダンスの第３の抵抗を介して設置される第２のゲート
制御端子と、 各上記入出力端子の少なくとも１つと対接地間に接続さ
れる第４の抵抗と、各上記シヤント用の電界効果型トラ
ンジスタの接地側のドレイン端子又はソース端子と対接
地間に接続される第５の抵抗と、 終段に接続される上記シヤント用の電界効果型トランジ
スタのドレイン端子又はソース端子と対接地間に接続さ
れる容量とでなり、上記第１の制御電圧と、当該第１の
制御電圧と上記電界効果型トランジスタのビルトイン電
圧の両方に比して高く設定される第３の制御電圧を上記
第１のゲート制御端子と上記第２のゲート制御端子に対
して互い違いに交互に印加することを特徴とする請求項
１に記載の信号切換え装置。3. A field effect transistor for shunt, which is connected in series in one or more stages, and is connected between at least one of the input / output terminals and a ground with a drain terminal or a source terminal, and each of the shunt field effect transistors. A second gate control terminal installed in the field effect transistor via a high impedance third resistor, a fourth resistor connected between at least one of the input / output terminals and the ground, and each of the above. A fifth resistor connected between the ground side drain terminal or source terminal of the shunt field effect transistor and the ground, and a drain terminal or source terminal of the shunt field effect transistor connected to the final stage. And a capacitance connected between the ground and the ground, and the ratio between the first control voltage and both the first control voltage and the built-in voltage of the field-effect transistor. Signal switching apparatus according to claim 1, characterized in that applied alternately alternately to high third control voltage said first gate control terminal and said second gate control terminal set Te.
界効果型トランジスタでなることを特徴とする請求項１
に記載の信号切換え装置。4. The field effect transistor is a junction field effect transistor.
The signal switching device described in.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03608395A JP3322377B2 (en) | 1995-01-31 | 1995-01-31 | Signal switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03608395A JP3322377B2 (en) | 1995-01-31 | 1995-01-31 | Signal switching device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213891A true JPH08213891A (en) | 1996-08-20 |
| JP3322377B2 JP3322377B2 (en) | 2002-09-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03608395A Expired - Fee Related JP3322377B2 (en) | 1995-01-31 | 1995-01-31 | Signal switching device |
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|---|---|
| JP (1) | JP3322377B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580107B2 (en) | 2000-10-10 | 2003-06-17 | Sanyo Electric Co., Ltd. | Compound semiconductor device with depletion layer stop region |
| US6873828B2 (en) | 2000-05-15 | 2005-03-29 | Sanyo Electric Co., Ltd. | Compound semiconductor switching device for high frequency switching |
| US6882210B2 (en) | 2001-04-19 | 2005-04-19 | Sanyo Electric Co. Ltd. | Semiconductor switching device |
| US6967517B2 (en) | 2002-06-20 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Switching device |
| US7206552B2 (en) | 2001-03-27 | 2007-04-17 | Sanyo Electric Co., Ltd. | Semiconductor switching device |
| US7514727B2 (en) | 2005-03-28 | 2009-04-07 | Sanyo Electric Co., Ltd. | Active element and switching circuit device |
-
1995
- 1995-01-31 JP JP03608395A patent/JP3322377B2/en not_active Expired - Fee Related
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| US7514727B2 (en) | 2005-03-28 | 2009-04-07 | Sanyo Electric Co., Ltd. | Active element and switching circuit device |
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| JP3322377B2 (en) | 2002-09-09 |
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