JPH08204205A - Fabrication of bottom gate type thin film transistor - Google Patents
Fabrication of bottom gate type thin film transistorInfo
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- JPH08204205A JPH08204205A JP7024814A JP2481495A JPH08204205A JP H08204205 A JPH08204205 A JP H08204205A JP 7024814 A JP7024814 A JP 7024814A JP 2481495 A JP2481495 A JP 2481495A JP H08204205 A JPH08204205 A JP H08204205A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ゲート電極とソース・
ドレイン領域とが垂直方向に重なり合っておらず、ソー
ス・ドレイン領域及びチャネル領域を所謂セルフアライ
ン方式で形成し得るボトムゲート型（逆スタガ構造）薄
膜トランジスタの作製方法に関する。The present invention relates to a gate electrode and a source / source.
The present invention relates to a method for manufacturing a bottom gate type (inverse staggered structure) thin film transistor in which a source / drain region and a channel region can be formed by a so-called self-alignment method without vertically overlapping a drain region.
【０００２】[0002]
【従来の技術】ボトムゲート型薄膜トランジスタは、図
７の（Ｃ）に模式的な一部断面図を示すように、例えば
ガラス基板から成る基体２００、基体２００上に形成さ
れたゲート電極２１２、ゲート電極２１２上及び基体２
００上に成膜されたゲート絶縁膜２１４、ゲート絶縁膜
２１４上に形成されたソース・ドレイン領域２２０及び
チャネル領域２２２、並びにソース・ドレイン領域２２
０の上に形成されたソース・ドレイン電極２２６から構
成されている。そして、ボトムゲート型薄膜トランジス
タは、液晶ディスプレイのスイッチング素子等に盛んに
応用されている。2. Description of the Related Art A bottom gate type thin film transistor, as shown in a schematic partial cross-sectional view of FIG. 7C, includes a substrate 200 made of, for example, a glass substrate, a gate electrode 212 formed on the substrate 200, and a gate. On the electrode 212 and the substrate 2
00, the gate insulating film 214, the source / drain region 220 and the channel region 222 formed on the gate insulating film 214, and the source / drain region 22.
It is composed of a source / drain electrode 226 formed on the 0. The bottom gate type thin film transistor has been extensively applied to switching elements of liquid crystal displays.
【０００３】図７の（Ｃ）に示したボトムゲート型薄膜
トランジスタの作製方法の概要を、図７の（Ａ）及び
（Ｂ）を参照して、以下、説明する。An outline of a method for manufacturing the bottom gate type thin film transistor shown in FIG. 7C will be described below with reference to FIGS. 7A and 7B.
【０００４】先ず、ガラス基板等から成る基体２００上
にゲート電極２１２を形成した後、例えばＳｉＮから成
るゲート絶縁膜２１４を例えばプラズマＣＶＤ法にて全
面に成膜する。次いで、ゲート絶縁膜２１４の上に、例
えば水素化アモルファスシリコンから成る半導体層２１
６、不純物がドープされた不純物含有層２１８を、順
次、例えばプラズマＣＶＤ法で成膜する（図７の（Ａ）
参照）。First, a gate electrode 212 is formed on a substrate 200 made of a glass substrate or the like, and then a gate insulating film 214 made of, for example, SiN is formed on the entire surface by, for example, a plasma CVD method. Then, the semiconductor layer 21 made of, for example, hydrogenated amorphous silicon is formed on the gate insulating film 214.
6. The impurity-containing layer 218 doped with impurities is sequentially formed by, for example, the plasma CVD method ((A) in FIG. 7).
reference).
【０００５】その後、フォトリソグラフィ技術及びエッ
チング技術を用いて、ゲート電極２１２の上方の不純物
含有層２１８を除去し、更に、半導体層２１６の一部分
を除去する（図７の（Ｂ）参照）。ゲート電極２１２の
上方に残された半導体層２１６がチャネル領域２２２に
相当し、半導体層２１６上に残された不純物含有層２１
８がソース・ドレイン領域２２０に相当する。After that, the impurity-containing layer 218 above the gate electrode 212 is removed by using the photolithography technique and the etching technique, and further, a part of the semiconductor layer 216 is removed (see FIG. 7B). The semiconductor layer 216 left above the gate electrode 212 corresponds to the channel region 222, and the impurity-containing layer 21 left on the semiconductor layer 216.
Reference numeral 8 corresponds to the source / drain region 220.
【０００６】次に、不純物含有層２１８、半導体層２１
６、ゲート絶縁膜２１４をパターニングし、全面に層間
絶縁層２２４を成膜する。その後、ソース・ドレイン領
域２２０の上方の層間絶縁層２２４に開口部を形成し、
かかる開口部内を含む層間絶縁層２２４の上に、例えば
アルミニウムから成る金属配線材料層を成膜する。次い
で、金属配線材料層を所望の形状にパターニングしてソ
ース・ドレイン電極２２６を形成する。こうして、ボト
ムゲート型薄膜トランジスタが完成する。Next, the impurity-containing layer 218 and the semiconductor layer 21
6. The gate insulating film 214 is patterned, and the interlayer insulating layer 224 is formed on the entire surface. After that, an opening is formed in the interlayer insulating layer 224 above the source / drain region 220,
A metal wiring material layer made of, for example, aluminum is formed on the interlayer insulating layer 224 including the inside of the opening. Then, the metal wiring material layer is patterned into a desired shape to form source / drain electrodes 226. Thus, the bottom gate type thin film transistor is completed.
【０００７】[0007]
【発明が解決しようとする課題】このような従来のボト
ムゲート型薄膜トランジスタの作製方法においては、フ
ォトリソグラフィ技術及びエッチング技術を用いて、ゲ
ート電極２１２の上方の不純物含有層２１８及び半導体
層２１６の一部分を除去する際、フォトマスクの位置合
わせ精度を確保しようとすると、エッチング幅をゲート
長より短くしなければならなくなる。その結果、ゲート
電極２１２とソース・ドレイン領域２２０との間の垂直
方向の重なりが避けられなくなる（図７の（Ｂ）参
照）。ソース・ドレイン領域２２０及びチャネル領域２
２２がゲート電極２１２に対して所謂セルフアライン方
式で形成されないため、このような状態が発生する。こ
の重なりはトランジスタ素子の浮遊容量を生ぜしめ、ボ
トムゲート型薄膜トランジスタの動作速度が遅くなると
いう問題が生じる。In such a conventional method for manufacturing a bottom gate type thin film transistor, the impurity containing layer 218 above the gate electrode 212 and a part of the semiconductor layer 216 are formed by using a photolithography technique and an etching technique. In order to ensure the alignment accuracy of the photomask when removing the, the etching width must be shorter than the gate length. As a result, vertical overlap between the gate electrode 212 and the source / drain region 220 cannot be avoided (see FIG. 7B). Source / drain region 220 and channel region 2
Such a state occurs because 22 is not formed on the gate electrode 212 by a so-called self-alignment method. This overlap causes stray capacitance of the transistor element, which causes a problem that the operation speed of the bottom-gate thin film transistor becomes slow.
【０００８】本出願人は、ゲート電極とソース・ドレイ
ン領域との間のこのような垂直方向の重なりを避ける薄
膜トランジスタの作製方法を、特開昭６２−２５３１号
公報にて提案した。この薄膜トランジスタの作製方法
は、所謂トップゲート型薄膜トランジスタの作製方法に
関する。即ち、ガラス基板の表面上に半導体層及びゲー
ト絶縁膜を順次成膜し、その上にゲート電極を形成した
後、全面にＰＳＧから成る不純物含有絶縁層を成膜す
る。次に、ガラス基板の裏面からエネルギービームを半
導体層に照射する。その結果、半導体層が結晶化される
と共に不純物含有絶縁層から不純物が半導体層内へ拡散
する。ゲート電極が存在しているので、ゲート電極の上
に成膜された不純物含有絶縁層にはエネルギービームが
照射されない。しかもゲート電極が存在するので、ゲー
ト電極上の不純物含有絶縁層から半導体層に不純物が拡
散することはない。従って、ゲート電極の下の半導体層
はノンドープのチャネル領域となる。このようにゲート
電極が一種のマスク層となり、所謂セルフアライン方式
でソース・ドレイン領域及びチャネル領域が形成され、
ゲート電極とソース・ドレイン領域との間の垂直方向の
重なりを避けることができる。The applicant of the present invention has proposed a method for manufacturing a thin film transistor, which avoids such vertical overlap between the gate electrode and the source / drain regions, in Japanese Patent Laid-Open No. 62-2531. The method for manufacturing the thin film transistor relates to a method for manufacturing a so-called top gate thin film transistor. That is, a semiconductor layer and a gate insulating film are sequentially formed on the surface of a glass substrate, a gate electrode is formed thereon, and then an impurity-containing insulating layer made of PSG is formed on the entire surface. Next, the semiconductor layer is irradiated with an energy beam from the back surface of the glass substrate. As a result, the semiconductor layer is crystallized and the impurities diffuse from the impurity-containing insulating layer into the semiconductor layer. Since the gate electrode is present, the energy beam is not applied to the impurity-containing insulating layer formed on the gate electrode. Moreover, since the gate electrode is present, impurities do not diffuse from the impurity-containing insulating layer on the gate electrode into the semiconductor layer. Therefore, the semiconductor layer below the gate electrode becomes a non-doped channel region. In this way, the gate electrode serves as a kind of mask layer and the source / drain region and the channel region are formed by the so-called self-alignment method.
Vertical overlap between the gate electrode and the source / drain regions can be avoided.
【０００９】しかしながら、かかる特開昭６２−２５３
１号公報に開示された薄膜トランジスタの作製方法は所
謂トップゲート型薄膜トランジスタの作製方法に関する
ものであり、ボトムゲート型薄膜トランジスタの作製方
法に関するものではない。また、図７に示した従来のボ
トムゲート型薄膜トランジスタの作製方法に対して特開
昭６２−２５３１号公報に開示された技術を適用した場
合、図７の（Ａ）に示した状態で基体２００の裏面から
エネルギービームを照射したとき、ソース・ドレイン領
域及びチャネル領域を形成する際に、ゲート電極１１２
の上方の不純物含有層２１８及び不純物が拡散した半導
体層２１６をどの程度除去すべきかに関しては、特開昭
６２−２５３１号公報からは全く不明である。However, such Japanese Patent Laid-Open No. 62-253
The method of manufacturing a thin film transistor disclosed in Japanese Patent No. 1 relates to a method of manufacturing a so-called top gate type thin film transistor, and does not relate to a method of manufacturing a bottom gate type thin film transistor. Further, when the technique disclosed in Japanese Patent Application Laid-Open No. 62-2531 is applied to the conventional method for manufacturing a bottom gate type thin film transistor shown in FIG. 7, the substrate 200 in the state shown in FIG. When the source / drain region and the channel region are formed when the energy beam is applied from the back surface of the gate electrode 112,
It is completely unknown from JP-A-62-2531 how much the impurity-containing layer 218 above and the semiconductor layer 216 diffused with impurities should be removed.
【００１０】一般に、絶縁材料の融点は半導体材料の融
点よりも高く、半導体材料を加熱しても絶縁材料は溶融
しない。そして、絶縁材料中の不純物拡散係数は非常に
小さい（＜１０-11ｃｍ-2／ｓ）。従って、特開昭６２
−２５３１号公報に開示された薄膜トランジスタの作製
方法をボトムゲート型薄膜トランジスタの作製方法に適
用した場合、絶縁材料から成る不純物含有層２１８から
不純物を半導体層２１６に拡散させるためには、半導体
層２１６及び不純物含有層２１８を強く加熱しなければ
ならない。このためには、大きなエネルギーを有するビ
ームの照射が必要とされる。然るに、このような強い加
熱を行った場合、半導体層２１６にラフネス等の欠陥が
生じ易くなる。Generally, the melting point of the insulating material is higher than that of the semiconductor material, and even if the semiconductor material is heated, the insulating material does not melt. And the impurity diffusion coefficient in the insulating material is very small (<10 −11 cm −2 / s). Therefore, JP-A-62
When the method for manufacturing a thin film transistor disclosed in Japanese Patent Application Publication No. 2531 is applied to a method for manufacturing a bottom gate thin film transistor, in order to diffuse impurities from the impurity-containing layer 218 made of an insulating material into the semiconductor layer 216, the semiconductor layer 216 and The impurity-containing layer 218 must be heated strongly. For this purpose, irradiation with a beam having a large energy is required. However, when such strong heating is performed, defects such as roughness are likely to occur in the semiconductor layer 216.
【００１１】従って、本発明の目的は、ゲート電極とソ
ース・ドレイン領域とが垂直方向に重なり合うことがな
く、ソース・ドレイン領域及びチャネル領域を所謂セル
フアライン方式で形成することができるボトムゲート型
薄膜トランジスタの作製方法を提供することにある。Therefore, an object of the present invention is to provide a bottom gate type thin film transistor capable of forming a source / drain region and a channel region by a so-called self-alignment method without vertically overlapping a gate electrode and a source / drain region. Is to provide a method of manufacturing.
【００１２】[0012]
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係るボトムゲート型薄膜トラ
ンジスタの作製方法は、（イ）基体の表面上にゲート電
極を形成した後、ゲート電極上を含む基体の表面上にゲ
ート絶縁膜を成膜する工程と、（ロ）該ゲート絶縁膜上
に、半導体層を成膜する工程と、（ハ）該半導体層上に
不純物を含む不純物含有半導体層を成膜する工程と、
（ニ）基体の裏面側からエネルギービームを照射し、エ
ネルギービームが照射された不純物含有半導体層中の不
純物を活性化すると共に該不純物を該半導体層内に拡散
させてゲート電極を挟んで該半導体層にソース・ドレイ
ン領域を形成し、且つソース・ドレイン領域に挟まれた
チャネル領域をゲート電極の上方の該半導体層に形成す
る工程と、（ホ）ゲート電極の上方の少なくとも該不純
物含有半導体層を、ゲート長よりも広くエッチングする
工程、から成ることを特徴とする。A method for manufacturing a bottom gate type thin film transistor according to the first aspect of the present invention for achieving the above object is as follows: (a) after forming a gate electrode on the surface of a substrate, Forming a gate insulating film on the surface of the base including the gate electrode; (b) forming a semiconductor layer on the gate insulating film; and (c) including an impurity on the semiconductor layer. A step of forming an impurity-containing semiconductor layer,
(D) An energy beam is irradiated from the back surface side of the substrate to activate the impurities in the impurity-containing semiconductor layer irradiated with the energy beam, diffuse the impurities into the semiconductor layer, and sandwich the gate electrode to sandwich the semiconductor. Forming a source / drain region in the layer, and forming a channel region sandwiched between the source / drain region in the semiconductor layer above the gate electrode; and (e) at least the impurity-containing semiconductor layer above the gate electrode. Is etched wider than the gate length.
【００１３】ここで、ゲート電極の上方の不純物含有半
導体層をゲート長よりも広くエッチングするとは、ゲー
ト電極の上方の不純物含有半導体層の全てをエッチング
し、更に、ゲート長の方向に沿って一層幅広く不純物含
有半導体層をエッチングすることを意味する。Here, to etch the impurity-containing semiconductor layer above the gate electrode wider than the gate length means to etch all of the impurity-containing semiconductor layer above the gate electrode, and to further increase the thickness along the direction of the gate length. It means etching a wide range of semiconductor layers containing impurities.
【００１４】本発明の第１の態様に係るボトムゲート型
薄膜トランジスタの作製方法においては、前記工程
（ホ）において、不純物含有半導体層のエッチングに引
き続き、ゲート電極の上方の半導体層を、所定の深さま
で且つゲート長よりも広くエッチングすることが好まし
い。ここで、ゲート電極の上方の半導体層を所定の深さ
まで且つゲート長よりも広くエッチングするとは、ゲー
ト電極の上方の半導体層の全てを所定の深さまでエッチ
ングし、更に、ゲート長の方向に沿って一層幅広く半導
体層を所定の深さまでエッチングする（即ち、ソース・
ドレイン領域の一部分も所定の深さまでエッチングす
る）ことを意味する。所定の深さは、不純物の半導体層
への拡散深さよりも浅い深さであることが好ましい。In the method of manufacturing a bottom-gate thin film transistor according to the first aspect of the present invention, in the step (e), following the etching of the impurity-containing semiconductor layer, the semiconductor layer above the gate electrode is formed with a predetermined depth. Moreover, it is preferable to etch wider than the gate length. Here, to etch the semiconductor layer above the gate electrode to a predetermined depth and wider than the gate length means to etch all of the semiconductor layer above the gate electrode to a predetermined depth, and further along the direction of the gate length. Etching the semiconductor layer wider to a predetermined depth (that is, the source.
It also means that a part of the drain region is also etched to a predetermined depth). The predetermined depth is preferably shallower than the diffusion depth of impurities into the semiconductor layer.
【００１５】上記の目的を達成するための本発明の第２
の態様に係るボトムゲート型薄膜トランジスタの作製方
法は、（イ）基体の表面上にゲート電極を形成した後、
ゲート電極上を含む基体の表面上にゲート絶縁膜を成膜
する工程と、（ロ）該ゲート絶縁膜上に、半導体層を成
膜する工程と、（ハ）該半導体層の表層に不純物を含む
不純物含有半導体層を形成する工程と、（ニ）基体の裏
面側からエネルギービームを照射し、エネルギービーム
が照射された不純物含有半導体層中の不純物を活性化す
ると共に該不純物を該半導体層内に拡散させてゲート電
極を挟んで該半導体層にソース・ドレイン領域を形成
し、且つソース・ドレイン領域に挟まれたチャネル領域
をゲート電極の上方の該半導体層に形成する工程と、
（ホ）ゲート電極の上方の少なくとも該不純物含有半導
体層を、ゲート長よりも広くエッチングする工程、から
成ることを特徴とする。Second aspect of the present invention for achieving the above object
The method for manufacturing a bottom-gate thin film transistor according to the aspect of (a) is (a) after forming a gate electrode on the surface of the base,
A step of forming a gate insulating film on the surface of the base including the gate electrode; (b) a step of forming a semiconductor layer on the gate insulating film; and (c) an impurity on the surface layer of the semiconductor layer. A step of forming an impurity-containing semiconductor layer containing (d) irradiating an energy beam from the back surface side of the substrate to activate the impurities in the impurity-containing semiconductor layer irradiated with the energy beam, and Forming a source / drain region in the semiconductor layer with the gate electrode sandwiched therebetween, and forming a channel region sandwiched between the source / drain region in the semiconductor layer above the gate electrode.
(E) A step of etching at least the impurity-containing semiconductor layer above the gate electrode so as to be wider than the gate length.
【００１６】ここで、ゲート電極の上方の不純物含有半
導体層をゲート長よりも広くエッチングするとは、ゲー
ト電極の上方の不純物含有半導体層の全てをエッチング
し、更に、ゲート長の方向に沿って一層幅広く不純物含
有半導体層をエッチングすることを意味する。Here, to etch the impurity-containing semiconductor layer above the gate electrode to be wider than the gate length means to etch the entire impurity-containing semiconductor layer above the gate electrode, and to further increase the thickness along the direction of the gate length. It means etching a wide range of semiconductor layers containing impurities.
【００１７】本発明の第２の態様に係るボトムゲート型
薄膜トランジスタの作製方法においては、前記工程
（ホ）において、不純物含有半導体層のエッチングに引
き続き、ゲート電極の上方の半導体層を、所定の深さま
で且つゲート長よりも広くエッチングすることが好まし
い。ここで、ゲート電極の上方の半導体層を所定の深さ
まで且つゲート長よりも広くエッチングするとは、ゲー
ト電極の上方の半導体層の全てを所定の深さまでエッチ
ングし、更に、ゲート長の方向に沿って一層幅広く半導
体層を所定の深さまでエッチングする（即ち、ソース・
ドレイン領域の一部分も所定の深さまでエッチングす
る）ことを意味する。所定の深さは、不純物の半導体層
への拡散深さよりも浅いことが好ましい。また、半導体
層の表層に不純物含有半導体層を形成する前記工程
（ハ）は、イオン化された高エネルギー不純物原子を成
膜された半導体層に照射する工程から成ることが好まし
く、その方法として、イオン注入法やイオンシャワード
ーピング法を挙げることができる。In the method of manufacturing a bottom-gate thin film transistor according to the second aspect of the present invention, in the step (e), following the etching of the impurity-containing semiconductor layer, the semiconductor layer above the gate electrode is formed with a predetermined depth. Moreover, it is preferable to etch wider than the gate length. Here, to etch the semiconductor layer above the gate electrode to a predetermined depth and wider than the gate length means to etch all of the semiconductor layer above the gate electrode to a predetermined depth, and further along the direction of the gate length. Etching the semiconductor layer wider to a predetermined depth (that is, the source.
It also means that a part of the drain region is also etched to a predetermined depth). The predetermined depth is preferably shallower than the diffusion depth of impurities into the semiconductor layer. The step (c) of forming the impurity-containing semiconductor layer on the surface of the semiconductor layer preferably comprises the step of irradiating the deposited semiconductor layer with ionized high-energy impurity atoms. An implantation method and an ion shower doping method can be mentioned.
【００１８】本発明の第１あるいは第２の態様に係るボ
トムゲート型薄膜トランジスタの作製方法においては、
基体の光吸収係数が１ｃｍ-1以下であり、且つ、ゲート
電極の光吸収係数が１×１０2ｃｍ-1以上であるところ
の波長を有する光をエネルギービームとして用いること
が望ましい。基体の光吸収係数の下限値は特に限定され
ないが、例えば１０-17ｃｍ-1とすることができる。ま
た、ゲート電極の光吸収係数の上限値も特に限定されな
いが、例えば１×１０8ｃｍ-1とすることができる。エ
ネルギービームに対する基体の光吸収係数が上述の範囲
より大きくなると、基体にエネルギービームが大きく吸
収され、エネルギービームによる不純物含有半導体層中
の不純物の活性化や不純物の半導体層への拡散を効果的
に行えなくなる。一方、エネルギービームに対するゲー
ト電極の光吸収係数が上述の範囲より小さくなると、エ
ネルギービームがゲート電極を通過し、その結果、エネ
ルギービームによって加熱された不純物含有半導体層中
の不純物が半導体層へ拡散し、チャネル領域を形成でき
なくなる。即ち、セルフアライン方式でソース・ドレイ
ン領域やチャネル領域が形成できなくなる。光吸収係数
は、ランベルトの法則で定義され、３００゜Ｋでの値と
する。この場合、エネルギービームは、パルス幅が１μ
秒以下のパルスレーザビームであることが好ましい。パ
ルス幅が１μ秒を越えると、加熱時間が長くなり過ぎ、
基体への熱損傷が生じ易い。同時に、チャネル領域への
横方向への加熱も大きくなるので、チャネル領域に水素
脱離等の欠陥が生じ易くなる。基体垂直方向への熱拡散
のために、加熱に必要なエネルギー密度は、概ねパルス
幅の平方根に比例する。上記の条件の場合、好ましいエ
ネルギー密度の範囲は、１×１０2〜２×１０3ｍＪ／ｃ
ｍ2である。In the method of manufacturing a bottom gate type thin film transistor according to the first or second aspect of the present invention,
It is desirable to use, as the energy beam, light having a wavelength at which the light absorption coefficient of the substrate is 1 cm -1 or less and the light absorption coefficient of the gate electrode is 1 × 10 2 cm -1 or more. Although the lower limit of the light absorption coefficient of the substrate is not particularly limited, it can be set to, for example, 10 -17 cm -1 . The upper limit of the light absorption coefficient of the gate electrode is also not particularly limited, but can be set to, for example, 1 × 10 8 cm -1 . When the light absorption coefficient of the substrate with respect to the energy beam exceeds the above range, the energy beam is largely absorbed by the substrate, effectively activating the impurities in the impurity-containing semiconductor layer and diffusing the impurities into the semiconductor layer by the energy beam. I can't do it. On the other hand, when the light absorption coefficient of the gate electrode for the energy beam becomes smaller than the above range, the energy beam passes through the gate electrode, and as a result, the impurities in the impurity-containing semiconductor layer heated by the energy beam diffuse into the semiconductor layer. , The channel region cannot be formed. That is, the source / drain region and the channel region cannot be formed by the self-alignment method. The light absorption coefficient is defined by Lambert's law and is a value at 300 ° K. In this case, the energy beam has a pulse width of 1 μm.
It is preferably a pulsed laser beam of a second or less. When the pulse width exceeds 1 μsec, the heating time becomes too long,
Heat damage to the substrate is likely to occur. At the same time, since the lateral heating of the channel region also increases, defects such as hydrogen desorption easily occur in the channel region. Due to heat diffusion in the vertical direction of the substrate, the energy density required for heating is approximately proportional to the square root of the pulse width. In the case of the above conditions, the preferable energy density range is 1 × 10 2 to 2 × 10 3 mJ / c.
m 2 .
【００１９】更には、本発明の第１あるいは第２の態様
に係るボトムゲート型薄膜トランジスタの作製方法にお
いては、半導体層を、水素化アモルファスシリコン、多
結晶シリコン若しくは単結晶シリコンから構成すること
ができる。多結晶シリコンには、水素化多結晶シリコ
ン、微結晶シリコン（μｃ−Ｓｉ）が含まれる。あるい
は又、半導体層を、アモルファスＳｉＧｅ、多結晶Ｓｉ
Ｇｅ、単結晶ＳｉＧｅから構成することもできる。Furthermore, in the method of manufacturing a bottom gate type thin film transistor according to the first or second aspect of the present invention, the semiconductor layer can be made of hydrogenated amorphous silicon, polycrystalline silicon or single crystal silicon. . The polycrystalline silicon includes hydrogenated polycrystalline silicon and microcrystalline silicon (μc-Si). Alternatively, the semiconductor layer may be made of amorphous SiGe, polycrystalline Si
It can also be made of Ge or single crystal SiGe.
【００２０】ゲート電極の上方の不純物含有半導体層
（場合によっては、更にゲート電極の上方の半導体層）
のエッチング幅とゲート長との差は、０μｍを越えそし
て５０μｍ以下、より好ましくは０．２μｍ以上１０μ
ｍ以下であることが好ましい。Impurity-containing semiconductor layer above the gate electrode (in some cases, further above the gate electrode)
The difference between the etching width and the gate length is more than 0 μm and 50 μm or less, more preferably 0.2 μm or more and 10 μm.
m or less.
【００２１】ゲート電極を構成する材料は、低抵抗であ
り、且つ、後の工程で照射されるエネルギービームを吸
収し得る材料であれば、如何なる材料をも用いることが
でき、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）や
タンタル（Ｔａ）、Ｍｏ／Ｔａ、チタン（Ｔｉ）、銅
（Ｃｕ）、アルミニウム（Ａｌ）等を例示することがで
きる。また、ゲート絶縁膜は、例えば、ＳｉＮ、ＳｉＯ
2、Ａｌ2Ｏ3、ゲート電極の表面を陽極酸化することに
よって形成される陽極酸化膜と各種絶縁膜の２層構造
（例えばＡｌ2Ｏ3／ＳｉＮ、Ｔａ2Ｏ5／ＳｉＮ）等から
構成することができる。２種類の絶縁膜を用いることに
よって、薄膜トランジスタの各素子の電極間短絡を低減
することができ、しかも薄膜トランジスタの相互コンダ
クタンスの増大を図ることができる。基体を構成する材
料として、ガラス基板や石英基板等を挙げることができ
る。Any material can be used as the material of the gate electrode as long as it has a low resistance and can absorb an energy beam irradiated in a later step. For example, chromium (Cr) ), Molybdenum (Mo), tantalum (Ta), Mo / Ta, titanium (Ti), copper (Cu), aluminum (Al), and the like. The gate insulating film is, for example, SiN or SiO.
2, Al 2 O 3, forming the surface of the gate electrode two-layer structure of the anodic oxide film and various insulating film formed by anodic oxidation (e.g. Al 2 O 3 / SiN, Ta 2 O 5 / SiN) from such can do. By using two kinds of insulating films, it is possible to reduce the short circuit between the electrodes of each element of the thin film transistor, and it is possible to increase the mutual conductance of the thin film transistor. Examples of the material forming the base include a glass substrate and a quartz substrate.
【００２２】[0022]
【作用】本発明のボトムゲート型薄膜トランジスタの作
製方法においては、基体の裏面側からエネルギービーム
を照射することによって、ゲート電極を挟んで半導体層
にソース・ドレイン領域を形成し、且つソース・ドレイ
ン領域に挟まれたチャネル領域をゲート電極の上方の半
導体層に形成し、次いで、ゲート電極の上方の少なくと
も不純物含有半導体層を、ゲート長よりも広くエッチン
グする。基体の裏面側からエネルギービームを照射する
際、エネルギービームはゲート電極によって遮蔽され、
ゲート電極の上方の不純物含有半導体層には到達しな
い。従って、ゲート電極の上方の半導体層に不純物が拡
散することはなく、ゲート電極の上方の半導体層にはセ
ルフアライン方式でチャネル領域及びソース・ドレイン
領域が形成される。更には、ゲート電極の上方の不純物
含有半導体層（好ましくは、加えてゲート電極の上方の
半導体層）を、ゲート長よりも広くエッチングする。こ
れによって、ゲート電極とソース・ドレイン領域とが垂
直方向に重なり合うことがない。従って、トランジスタ
素子の浮遊容量が生じることを抑制することができ、薄
膜トランジスタの動作速度が低下することを防止し得
る。In the method of manufacturing a bottom gate type thin film transistor according to the present invention, the source / drain regions are formed in the semiconductor layer with the gate electrode sandwiched by irradiating the back surface of the substrate with the energy beam, and the source / drain regions are formed. A channel region sandwiched between is formed in the semiconductor layer above the gate electrode, and then at least the impurity-containing semiconductor layer above the gate electrode is etched wider than the gate length. When irradiating the energy beam from the back surface side of the substrate, the energy beam is blocked by the gate electrode,
The impurity-containing semiconductor layer above the gate electrode does not reach. Therefore, the impurities do not diffuse into the semiconductor layer above the gate electrode, and the channel region and the source / drain regions are formed in the semiconductor layer above the gate electrode by the self-aligned method. Further, the impurity-containing semiconductor layer above the gate electrode (preferably, in addition to the semiconductor layer above the gate electrode) is etched wider than the gate length. This prevents the gate electrode and the source / drain regions from overlapping in the vertical direction. Therefore, it is possible to suppress the occurrence of stray capacitance of the transistor element, and prevent the operating speed of the thin film transistor from decreasing.
【００２３】[0023]
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described based on embodiments with reference to the drawings.
【００２４】（実施例１）実施例１は、本発明の第１の
態様に係るボトムゲート型薄膜トランジスタの作製方法
に関する。実施例１においては、基体１０はガラス基板
から成り、ゲート絶縁膜１４はＳｉＮから成り、半導体
層１６は水素化アモルファスシリコンから成る。また、
エネルギービームは、パルス幅が１μ秒以下のパルスレ
ーザビーム（具体的には、波長３０８ｎｍ、エネルギー
密度２×１０2ｍＪ／ｃｍ2のＸｅＣｌエキシマレーザビ
ーム）から成る。以下、図１及び図２を参照して実施例
１のボトムゲート型薄膜トランジスタの作製方法を説明
する。Example 1 Example 1 relates to a method of manufacturing a bottom gate type thin film transistor according to the first aspect of the present invention. In the first embodiment, the substrate 10 is made of a glass substrate, the gate insulating film 14 is made of SiN, and the semiconductor layer 16 is made of hydrogenated amorphous silicon. Also,
The energy beam is a pulsed laser beam having a pulse width of 1 μsec or less (specifically, a XeCl excimer laser beam having a wavelength of 308 nm and an energy density of 2 × 10 2 mJ / cm 2 ). Hereinafter, a method for manufacturing the bottom-gate thin film transistor of Example 1 will be described with reference to FIGS.
【００２５】［工程−１００］先ず、ガラス基板から成
る基体１０の表面上にゲート電極１２を形成する。ゲー
ト電極１２は、例えばＣｒ、ＭｏやＴａ等から成る。即
ち、これらの金属膜を例えばスパッタ法にて基体１０の
表面上に成膜した後、フォトリソグラフィ技術及びエッ
チング技術を用いて所望の形状にパターニングすること
で、ゲート電極１２を形成することができる。その後、
ゲート電極１２上を含む基体１０の表面上に、例えばＳ
ｉＮ（より具体的には、ａ−ＳｉＮX：Ｈ）から成るゲ
ート絶縁膜１４をプラズマＣＶＤ法にて成膜する（図１
の（Ａ）参照）。尚、ゲート電極１２を構成する材料に
よっては、ゲート電極の形成後、ゲート電極の表面を陽
極酸化して、ゲート電極の表面に陽極酸化膜を形成して
もよい。この場合には、かかる陽極酸化膜もゲート絶縁
膜を構成する。[Step-100] First, the gate electrode 12 is formed on the surface of the substrate 10 made of a glass substrate. The gate electrode 12 is made of, for example, Cr, Mo, Ta or the like. That is, the gate electrode 12 can be formed by forming these metal films on the surface of the substrate 10 by, for example, a sputtering method and then patterning them into a desired shape by using a photolithography technique and an etching technique. . afterwards,
On the surface of the base 10 including the gate electrode 12, for example, S
A gate insulating film 14 made of iN (more specifically, a-SiN x : H) is formed by a plasma CVD method (FIG. 1).
(A)). Depending on the material forming the gate electrode 12, the surface of the gate electrode may be anodized after forming the gate electrode to form an anodized film on the surface of the gate electrode. In this case, the anodic oxide film also constitutes the gate insulating film.
【００２６】［工程−１１０］次に、ゲート絶縁膜１４
上に、ノンドープの水素化アモルファスシリコン（ａ−
Ｓｉ：Ｈ）から成る半導体層１６をプラズマＣＶＤ法に
て成膜する。[Step-110] Next, the gate insulating film 14 is formed.
On top, non-doped hydrogenated amorphous silicon (a-
A semiconductor layer 16 made of Si: H) is formed by a plasma CVD method.
【００２７】［工程−１２０］その後、半導体層１６上
に不純物を含む不純物含有半導体層１８を例えばプラズ
マＣＶＤ法にて成膜する。不純物含有半導体層１８は、
作製すべきボトムゲート型薄膜トランジスタの導電型
（ｎ型，ｐ型）に依存して、リン若しくはボロンといっ
た不純物をドープした水素化アモルファスシリコンから
成る（図１の（Ｂ）参照）。[Step-120] After that, the impurity-containing semiconductor layer 18 containing impurities is formed on the semiconductor layer 16 by, for example, the plasma CVD method. The impurity-containing semiconductor layer 18 is
Depending on the conductivity type (n-type, p-type) of the bottom-gate thin film transistor to be manufactured, it is composed of hydrogenated amorphous silicon doped with impurities such as phosphorus or boron (see FIG. 1B).
【００２８】［工程−１３０］次に、基体１０の裏面側
からエネルギービームを照射し、エネルギービームが照
射された不純物含有半導体層１８中の不純物（例えばリ
ンやボロン）を活性化すると共に不純物を半導体層１６
内に拡散させる。これによって、ゲート電極１２を挟ん
で半導体層１６にソース・ドレイン領域２０が形成さ
れ、且つソース・ドレイン領域２０に挟まれたチャネル
領域２２がゲート電極１２の上方の半導体層１６に形成
される（図１の（Ｃ）参照）。エネルギービームとして
は、基体１０を透過し且つゲート電極１２によって吸収
される紫外線のパルスレーザビーム（具体的には、パル
ス幅が３０ｎ秒、波長が３０８ｎｍ、エネルギー密度が
２×１０2ｍＪ／ｃｍ2のＸｅＣｌエキシマレーザビー
ム）を用いた。[Step-130] Next, an energy beam is irradiated from the back surface side of the substrate 10 to activate the impurities (for example, phosphorus and boron) in the impurity-containing semiconductor layer 18 irradiated with the energy beam, and to remove the impurities. Semiconductor layer 16
Spread inside. As a result, the source / drain regions 20 are formed in the semiconductor layer 16 with the gate electrode 12 interposed therebetween, and the channel region 22 sandwiched with the source / drain regions 20 is formed in the semiconductor layer 16 above the gate electrode 12 ( (See FIG. 1C). As the energy beam, a pulsed laser beam of ultraviolet light that passes through the substrate 10 and is absorbed by the gate electrode 12 (specifically, pulse width is 30 nsec, wavelength is 308 nm, energy density is 2 × 10 2 mJ / cm 2 XeCl excimer laser beam) was used.
【００２９】基体１０の裏面側から見て、ゲート電極１
２によって覆われていない半導体層１６の領域及び不純
物含有半導体層１８の領域はエネルギービームによって
強く加熱される結果、結晶化する。更には、不純物含有
半導体層１８も加熱されるので、かかる領域に含まれる
不純物（例えばリンやボロン）は活性化され、且つ、半
導体層１６内に拡散する。こうして、ソース・ドレイン
領域２０が形成される。以上のように、ソース・ドレイ
ン領域２０は、エネルギービームが照射されそして結晶
化された不純物含有半導体層、及び不純物が拡散した半
導体層から構成される。尚、半導体層の厚さが厚い場合
には、半導体層１６の下方の領域１６Ａには不純物が拡
散しない。一方、半導体層の厚さが薄い場合には、この
領域１６Ａには不純物が拡散する。尚、図１の（Ｃ）参
照において、不純物含有半導体層１８と半導体層１６と
の境界（図１の（Ｂ）参照）を基準として、不純物が拡
散した半導体層の深さをＤ0で示した。The gate electrode 1 as viewed from the back surface side of the substrate 10.
The region of the semiconductor layer 16 and the region of the impurity-containing semiconductor layer 18 which are not covered by 2 are crystallized as a result of being strongly heated by the energy beam. Further, since the impurity-containing semiconductor layer 18 is also heated, the impurities (for example, phosphorus and boron) contained in such a region are activated and diffuse into the semiconductor layer 16. Thus, the source / drain region 20 is formed. As described above, the source / drain region 20 is composed of the impurity-containing semiconductor layer irradiated with the energy beam and crystallized, and the semiconductor layer in which the impurities are diffused. When the semiconductor layer is thick, impurities do not diffuse into the region 16A below the semiconductor layer 16. On the other hand, when the semiconductor layer is thin, impurities diffuse into this region 16A. In FIG. 1C, the depth of the semiconductor layer in which the impurities are diffused is indicated by D 0 with reference to the boundary between the impurity-containing semiconductor layer 18 and the semiconductor layer 16 (see FIG. 1B). It was
【００３０】［工程−１４０］その後、ゲート電極１２
の上方の少なくとも不純物含有半導体層１８を、ゲート
長よりも広くエッチングする。実施例１においては、更
に、ゲート電極１２の上方の半導体層１６を、所定の深
さまで且つゲート長よりも広くエッチングした（図１の
（Ｄ）参照）。ここで、不純物含有半導体層１８と半導
体層１６との境界を基準とした所定の深さＤ1を、エネ
ルギービームの照射によって不純物が拡散した半導体層
の深さＤ0よりも浅くなるように選んだ。尚、ゲート電
極１２の上方の不純物含有半導体層１８及び半導体層１
６のエッチング幅とゲート長との差は、０μｍを越え、
５０μｍ以下とした。より具体的には、ゲート電極１２
の上方の不純物含有半導体層１８の全てをエッチング
し、更にそれ以上の幅に亙って不純物含有半導体層１８
をエッチングした。また、半導体層１６のエッチングも
同様とした。これによって、不純物含有半導体層１８及
び半導体層１６は、ゲート長の幅を越え、且つ（ゲート
長＋５０μｍ）以内の幅だけ除去された。[Step-140] Then, the gate electrode 12
At least the impurity-containing semiconductor layer 18 above is etched wider than the gate length. In Example 1, the semiconductor layer 16 above the gate electrode 12 was further etched to a predetermined depth and wider than the gate length (see FIG. 1D). Here, the predetermined depth D 1 based on the boundary between the impurity-containing semiconductor layer 18 and the semiconductor layer 16 is selected so as to be shallower than the depth D 0 of the semiconductor layer in which the impurities are diffused by the irradiation of the energy beam. It is. The impurity-containing semiconductor layer 18 and the semiconductor layer 1 above the gate electrode 12
The difference between the etching width of 6 and the gate length exceeds 0 μm,
It was set to 50 μm or less. More specifically, the gate electrode 12
All of the impurity-containing semiconductor layer 18 above is etched, and the impurity-containing semiconductor layer 18 is further extended over the width.
Was etched. The same applies to the etching of the semiconductor layer 16. As a result, the impurity-containing semiconductor layer 18 and the semiconductor layer 16 were removed over the width of the gate length and within the width of (gate length + 50 μm).
【００３１】［工程−１５０］次に、不純物含有半導体
層１８、ソース・ドレイン領域２０、結晶化された半導
体層１６Ａ及びゲート絶縁膜１４をパターニングして素
子領域を形成し、全面に層間絶縁層２４を例えばＣＶＤ
法で成膜する。その後、ソース・ドレイン領域２０の上
方の層間絶縁層２４に開口部を形成し、かかる開口部内
を含む層間絶縁層２４の上に、例えばアルミニウムある
いはクロム／アルミニウムの２層構成から成る金属配線
材料層を成膜する。次いで、金属配線材料層を所望の形
状にパターニングしてソース・ドレイン電極２６を形成
する。こうして、図２に模式的な一部断面図を示すボト
ムゲート型薄膜トランジスタが完成する。[Step-150] Next, the impurity-containing semiconductor layer 18, the source / drain regions 20, the crystallized semiconductor layer 16A and the gate insulating film 14 are patterned to form an element region, and an interlayer insulating layer is formed on the entire surface. 24 for example CVD
Film is formed by the method. After that, an opening is formed in the interlayer insulating layer 24 above the source / drain region 20, and on the interlayer insulating layer 24 including the inside of the opening, for example, a metal wiring material layer having a two-layer structure of aluminum or chromium / aluminum. To form a film. Next, the source / drain electrodes 26 are formed by patterning the metal wiring material layer into a desired shape. Thus, the bottom gate type thin film transistor whose schematic partial sectional view is shown in FIG. 2 is completed.
【００３２】パルス幅３０ｎ秒、波長３０８ｎｍのＸｅ
Ｃｌエキシマレーザビームを用いて、不純物含有半導体
層に含まれた不純物が半導体層にどの程度拡散するかの
試験を行った。図３に示すように、試験用の試料とし
て、ガラス基板１００の表面上に不純物（リン）が２％
ドーピングされた水素化アモルファスシリコンから成る
不純物含有半導体層１１８（厚さ５０ｎｍ）をプラズマ
ＣＶＤ法で成膜した後、その上にノンドープの水素化ア
モルファスシリコンから成る半導体層１１６をプラズマ
ＣＶＤ法で成膜した（図３の（Ａ）参照）。そして、Ｘ
ｅＣｌエキシマレーザビームから成るエネルギービーム
をガラス基板１００の表面側から照射した（図３の
（Ｂ）参照）。エネルギービームが照射された結果、不
純物含有半導体層１１８に含まれていた不純物が半導体
層１１６中に拡散した。図３の（Ｂ）において、不純物
が含まれる領域を参照番号１２０で示した。最後に、半
導体層１１６上にアルミニウムから成る電極を形成し
（図３の（Ｃ）参照）、抵抗値を測定した。半導体層１
１６の厚さをパラメータとした抵抗値測定結果を、図４
に示す。Xe with a pulse width of 30 nsec and a wavelength of 308 nm
Using a Cl excimer laser beam, a test of how much the impurities contained in the impurity-containing semiconductor layer diffuse into the semiconductor layer was conducted. As shown in FIG. 3, as a test sample, 2% of impurities (phosphorus) were present on the surface of the glass substrate 100.
An impurity-containing semiconductor layer 118 (thickness: 50 nm) made of doped hydrogenated amorphous silicon is formed by a plasma CVD method, and then a semiconductor layer 116 made of undoped hydrogenated amorphous silicon is formed by a plasma CVD method. (See (A) of FIG. 3). And X
An energy beam composed of an eCl excimer laser beam was irradiated from the surface side of the glass substrate 100 (see FIG. 3B). As a result of irradiation with the energy beam, the impurities contained in the impurity-containing semiconductor layer 118 diffused into the semiconductor layer 116. In FIG. 3B, reference numeral 120 indicates a region containing impurities. Finally, an electrode made of aluminum was formed on the semiconductor layer 116 (see FIG. 3C), and the resistance value was measured. Semiconductor layer 1
FIG. 4 shows the resistance value measurement results using the thickness of 16 as a parameter.
Shown in
【００３３】図４からも明らかなように、半導体層１１
６の厚さが２５ｎｍ以下では抵抗値が十分に低下してい
る。このことは、不純物含有半導体層１１８中の不純物
が、不純物含有半導体層１１８／半導体層１１６の界面
から２５ｎｍの距離までは確実に半導体層１１６中を拡
散していることを示している。不純物の拡散距離は、加
熱時間、即ちエネルギービームのパルス幅の平方根に比
例するが、パルス幅が短いときは拡散距離が２５ｎｍで
あることが判明したので、少なくとも所定の深さＤ1を
２５ｎｍ以下とすればよい。このような所定の深さＤ1
まで半導体層１６をエッチングすれば、セルフアライン
方式でチャネル領域２２及びソース・ドレイン領域２０
を確実に形成することができる。As is clear from FIG. 4, the semiconductor layer 11
When the thickness of 6 is 25 nm or less, the resistance value is sufficiently reduced. This indicates that the impurities in the impurity-containing semiconductor layer 118 surely diffused in the semiconductor layer 116 up to a distance of 25 nm from the impurity-containing semiconductor layer 118 / semiconductor layer 116 interface. The diffusion length of the impurities is proportional to the heating time, that is, the square root of the pulse width of the energy beam. However, it was found that the diffusion length was 25 nm when the pulse width was short, so at least the predetermined depth D 1 was 25 nm or less. And it is sufficient. Such a predetermined depth D 1
If the semiconductor layer 16 is etched up to this point, the channel region 22 and the source / drain regions 20 can be formed in a self-aligned manner.
Can be reliably formed.
【００３４】（実施例２）実施例２は、本発明の第２の
態様に係るボトムゲート型薄膜トランジスタの作製方法
に関する。実施例１においては、半導体層１６上に不純
物を含む不純物含有半導体層１８を成膜した。一方、実
施例２においては、半導体層を成膜した後、かかる半導
体層の表層に不純物を含む不純物含有半導体層を形成す
る。Example 2 Example 2 relates to a method of manufacturing a bottom gate type thin film transistor according to the second aspect of the present invention. In Example 1, the impurity-containing semiconductor layer 18 containing impurities was formed on the semiconductor layer 16. On the other hand, in Example 2, after forming the semiconductor layer, the impurity-containing semiconductor layer containing impurities is formed on the surface layer of the semiconductor layer.
【００３５】実施例２においても、基体１０はガラス基
板から成り、ゲート絶縁膜１４はＳｉＮから成り、半導
体層１６は水素化アモルファスシリコンから成る。ま
た、エネルギービームは、パルス幅が１μ秒以下のパル
スレーザビーム（具体的には、波長３０８ｎｍのＸｅＣ
ｌエキシマレーザビーム）から成る。以下、図５及び図
６を参照して実施例２のボトムゲート型薄膜トランジス
タの作製方法を説明する。Also in the second embodiment, the substrate 10 is made of a glass substrate, the gate insulating film 14 is made of SiN, and the semiconductor layer 16 is made of hydrogenated amorphous silicon. Further, the energy beam is a pulse laser beam having a pulse width of 1 μsec or less (specifically, XeC having a wavelength of 308 nm).
1 excimer laser beam). Hereinafter, a method for manufacturing the bottom-gate thin film transistor of Example 2 will be described with reference to FIGS.
【００３６】［工程−２００］先ず、実施例１の［工程
−１００］と同様に、ガラス基板から成る基体１０の表
面上にゲート電極１２を形成し、次いで、ゲート電極１
２上を含む基体１０の表面上に、例えばＳｉＮから成る
ゲート絶縁膜１４をプラズマＣＶＤ法にて成膜する（図
５の（Ａ）参照）。[Step-200] First, as in [Step-100] of Example 1, the gate electrode 12 is formed on the surface of the substrate 10 made of a glass substrate, and then the gate electrode 1 is formed.
The gate insulating film 14 made of, for example, SiN is formed on the surface of the base 10 including the upper surface by the plasma CVD method (see FIG. 5A).
【００３７】［工程−２１０］次に、ゲート絶縁膜１４
上に、ノンドープの水素化アモルファスシリコンから成
る半導体層１６をプラズマＣＶＤ法にて成膜する（図５
の（Ｂ）参照）。[Step-210] Next, the gate insulating film 14 is formed.
A semiconductor layer 16 made of non-doped hydrogenated amorphous silicon is formed thereon by a plasma CVD method (FIG. 5).
(B)).
【００３８】［工程−２２０］その後、半導体層１６の
表層に不純物を含む不純物含有半導体層１８Ａを形成す
る（図５の（Ｃ）参照）。具体的には、イオン注入法あ
るいはイオンシャワードーピング法を用いて、イオン化
された高エネルギー不純物原子を半導体層１６に照射す
ることにより、不純物含有半導体層１８Ａを半導体層１
６の表層に形成する。不純物原子は、作製すべきボトム
ゲート型薄膜トランジスタの導電型（ｎ型，ｐ型）に依
存して、リン若しくはボロンとすればよい。[Step-220] After that, the impurity-containing semiconductor layer 18A containing impurities is formed on the surface layer of the semiconductor layer 16 (see FIG. 5C). Specifically, the impurity-containing semiconductor layer 18A is exposed to the semiconductor layer 16 by irradiating the semiconductor layer 16 with ionized high-energy impurity atoms by using an ion implantation method or an ion shower doping method.
6 is formed on the surface layer. The impurity atom may be phosphorus or boron depending on the conductivity type (n-type or p-type) of the bottom-gate thin film transistor to be manufactured.
【００３９】［工程−２３０］次に、実施例１の［工程
−１３０］と同様に、基体１０の裏面側からエネルギー
ビームを照射し、エネルギービームが照射された不純物
含有半導体層１８Ａ中の不純物（例えばリンやボロン）
を活性化すると共に不純物を半導体層１６内に拡散させ
る。これによって、ゲート電極１２を挟んで半導体層１
６にソース・ドレイン領域２０が形成され、且つソース
・ドレイン領域２０に挟まれたチャネル領域２２がゲー
ト電極１２の上方の半導体層１６に形成される（図７の
（Ａ）参照）。エネルギービームとしては、実施例１と
同様のＸｅＣｌエキシマレーザビームを用いた。尚、図
６の（Ａ）参照において、不純物含有半導体層１８Ａと
半導体層１６との境界（図５の（Ｂ）参照）を基準とし
て、不純物が拡散した半導体層の深さをＤ0で示した。[Step-230] Next, in the same manner as in [Step-130] of Example 1, the energy beam is irradiated from the back surface side of the substrate 10, and the impurities in the impurity-containing semiconductor layer 18A irradiated with the energy beam. (For example, phosphorus or boron)
Are activated and impurities are diffused into the semiconductor layer 16. As a result, the semiconductor layer 1 is sandwiched between the gate electrodes 12.
6, the source / drain region 20 is formed, and the channel region 22 sandwiched between the source / drain regions 20 is formed in the semiconductor layer 16 above the gate electrode 12 (see FIG. 7A). As the energy beam, the same XeCl excimer laser beam as in Example 1 was used. In FIG. 6A, the depth of the semiconductor layer in which the impurities are diffused is indicated by D 0 with reference to the boundary between the impurity-containing semiconductor layer 18A and the semiconductor layer 16 (see FIG. 5B). It was
【００４０】［工程−２４０］その後、ゲート電極１２
の上方の少なくとも不純物含有半導体層１８Ａを、ゲー
ト長よりも広くエッチングする。実施例２においても、
実施例１の［工程−１４０］と同様に、ゲート電極１２
の上方の半導体層１６を、所定の深さまで且つゲート長
よりも広くエッチングした（図６の（Ｂ）参照）。ここ
で、不純物含有半導体層１８と半導体層１６との境界を
基準とした所定の深さＤ1を、エネルギービームの照射
によって不純物が拡散した半導体層の深さＤ0よりも浅
くなるように選んだ。[Step-240] After that, the gate electrode 12
At least the impurity-containing semiconductor layer 18A above the gate is etched wider than the gate length. Also in Example 2,
Similar to [Step-140] of Example 1, the gate electrode 12
The semiconductor layer 16 above was etched to a predetermined depth and wider than the gate length (see FIG. 6B). Here, the predetermined depth D 1 based on the boundary between the impurity-containing semiconductor layer 18 and the semiconductor layer 16 is selected so as to be shallower than the depth D 0 of the semiconductor layer in which the impurities are diffused by the irradiation of the energy beam. It is.
【００４１】［工程−２５０］次に、不純物含有半導体
層１８、ソース・ドレイン領域２０、結晶化された半導
体層１６Ａ及びゲート絶縁膜１４をパターニングして素
子領域を形成し、全面に層間絶縁層２４を例えばＣＶＤ
法で成膜する。その後、ソース・ドレイン領域２０の上
方の層間絶縁層２４に開口部を形成し、かかる開口部内
を含む層間絶縁層２４の上に、例えばアルミニウム等か
ら成る金属配線材料層を成膜する。次いで、金属配線材
料層を所望の形状にパターニングしてソース・ドレイン
電極２６を形成する。こうして、図２に模式的な一部断
面図を示すボトムゲート型薄膜トランジスタが完成す
る。[Step-250] Next, the impurity-containing semiconductor layer 18, the source / drain regions 20, the crystallized semiconductor layer 16A and the gate insulating film 14 are patterned to form an element region, and an interlayer insulating layer is formed on the entire surface. 24 for example CVD
Film is formed by the method. After that, an opening is formed in the interlayer insulating layer 24 above the source / drain region 20, and a metal wiring material layer made of, for example, aluminum is formed on the interlayer insulating layer 24 including the inside of the opening. Next, the source / drain electrodes 26 are formed by patterning the metal wiring material layer into a desired shape. Thus, the bottom gate type thin film transistor whose schematic partial sectional view is shown in FIG. 2 is completed.
【００４２】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこの実施例に限定されるものではな
い。実施例にて説明した各種条件は適宜変更することが
できる。実施例においては、半導体層１６を水素化アモ
ルファスシリコンから構成したが、その代わりに、多結
晶シリコン（水素化多結晶シリコンあるいはμｃ−Ｓｉ
を含む）若しくは単結晶シリコン、又は、アモルファス
ＳｉＧｅ、多結晶ＳｉＧｅ、単結晶ＳｉＧｅから構成す
ることができる。例えば多結晶シリコンから半導体層を
構成する場合には、ゲート絶縁膜上に多結晶シリコン膜
を成膜してもよいし、ゲート絶縁膜上にアモルファスシ
リコン膜を形成し、次いでかかるアモルファスシリコン
膜に熱処理を施して多結晶化してもよい。Although the present invention has been described based on the preferred embodiment, the present invention is not limited to this embodiment. The various conditions described in the embodiments can be changed as appropriate. In the embodiment, the semiconductor layer 16 is composed of hydrogenated amorphous silicon, but instead of this, polycrystalline silicon (hydrogenated polycrystalline silicon or μc-Si) is used.
, Or single crystal silicon, or amorphous SiGe, polycrystalline SiGe, or single crystal SiGe. For example, when a semiconductor layer is made of polycrystalline silicon, a polycrystalline silicon film may be formed on the gate insulating film, an amorphous silicon film may be formed on the gate insulating film, and then the amorphous silicon film may be formed. You may heat-process and polycrystallize.
【００４３】[0043]
【発明の効果】本発明のボトムゲート型薄膜トランジス
タの作製方法においては、ゲート電極の上方の半導体層
にセルフアライン方式でチャネル領域及びソース・ドレ
イン領域を容易に形成することができる。更には、ゲー
ト電極の上方の不純物含有半導体層（好ましくは、加え
てゲート電極の上方の半導体層）を、ゲート長よりも広
くエッチングすることによって、ゲート電極とソース・
ドレイン領域とが垂直方向に重なり合うことがない。そ
の結果、トランジスタ素子の浮遊容量が生じることを抑
制することができ、薄膜トランジスタの動作速度が低下
することを防止し得る。According to the method of manufacturing a bottom gate type thin film transistor of the present invention, the channel region and the source / drain regions can be easily formed in the semiconductor layer above the gate electrode by the self-alignment method. Further, by etching the impurity-containing semiconductor layer above the gate electrode (preferably, the semiconductor layer above the gate electrode) wider than the gate length, the gate electrode and the source
There is no vertical overlap with the drain region. As a result, stray capacitance of the transistor element can be suppressed, and the operation speed of the thin film transistor can be prevented from decreasing.
【図面の簡単な説明】[Brief description of drawings]
【図１】実施例１のボトムゲート型薄膜トランジスタの
作製方法を説明するための基体等の模式的な一部断面図
である。FIG. 1 is a schematic partial cross-sectional view of a substrate and the like for explaining a method for manufacturing a bottom-gate thin film transistor of Example 1.
【図２】完成したボトムゲート型薄膜トランジスタの模
式的な一部断面図である。FIG. 2 is a schematic partial cross-sectional view of a completed bottom gate type thin film transistor.
【図３】エネルギービームを用いて、不純物含有半導体
層に含まれた不純物が半導体層にどの程度拡散するかの
試験のための試料の作製方法を説明するための図であ
る。FIG. 3 is a diagram illustrating a method for manufacturing a sample for a test of how much an impurity contained in an impurity-containing semiconductor layer diffuses into a semiconductor layer using an energy beam.
【図４】半導体層の厚さをパラメータとした抵抗値測定
結果を示す図である。FIG. 4 is a diagram showing a resistance value measurement result using a thickness of a semiconductor layer as a parameter.
【図５】実施例２のボトムゲート型薄膜トランジスタの
作製方法を説明するための基体等の模式的な一部断面図
である。FIG. 5 is a schematic partial cross-sectional view of a base body and the like for explaining a method of manufacturing a bottom-gate thin film transistor of Example 2.
【図６】図５に引き続き、実施例２のボトムゲート型薄
膜トランジスタの作製方法を説明するための基体等の模
式的な一部断面図である。FIG. 6 is a schematic partial cross-sectional view of the base body and the like for explaining the method of manufacturing the bottom-gate thin film transistor of Example 2, following FIG.
【図７】従来のボトムゲート型薄膜トランジスタの作製
方法を説明するための基体等の模式的な一部断面図であ
る。FIG. 7 is a schematic partial cross-sectional view of a base body and the like for explaining a method for manufacturing a conventional bottom-gate thin film transistor.
１０ 基体 １２ ゲート電極 １４ ゲート絶縁膜 １６ 半導体層 １８，１８Ａ 不純物含有半導体層 ２０ ソース・ドレイン領域 ２２ チャネル領域 ２４ 層間絶縁層 ２６ ソース・ドレイン電極 10 Base 12 Gate Electrode 14 Gate Insulating Film 16 Semiconductor Layer 18, 18A Impurity-Containing Semiconductor Layer 20 Source / Drain Region 22 Channel Region 24 Interlayer Insulation Layer 26 Source / Drain Electrode
Claims (17)
た後、ゲート電極上を含む基体の表面上にゲート絶縁膜
を成膜する工程と、 （ロ）該ゲート絶縁膜上に、半導体層を成膜する工程
と、 （ハ）該半導体層上に不純物を含む不純物含有半導体層
を成膜する工程と、 （ニ）基体の裏面側からエネルギービームを照射し、エ
ネルギービームが照射された不純物含有半導体層中の不
純物を活性化すると共に該不純物を該半導体層内に拡散
させてゲート電極を挟んで該半導体層にソース・ドレイ
ン領域を形成し、且つソース・ドレイン領域に挟まれた
チャネル領域をゲート電極の上方の該半導体層に形成す
る工程と、 （ホ）ゲート電極の上方の少なくとも該不純物含有半導
体層を、ゲート長よりも広くエッチングする工程、から
成ることを特徴とするボトムゲート型薄膜トランジスタ
の作製方法。1. A step of: (a) forming a gate electrode on the surface of a base and then forming a gate insulating film on the surface of the base including the gate electrode; and (b) forming a gate insulating film on the gate insulating film. A step of forming a semiconductor layer, (c) a step of forming an impurity-containing semiconductor layer containing impurities on the semiconductor layer, and (d) irradiating an energy beam from the back surface side of the substrate, and irradiating the energy beam. The impurity in the impurity-containing semiconductor layer is activated, and the impurity is diffused into the semiconductor layer to form a source / drain region in the semiconductor layer with a gate electrode sandwiched between the source / drain region. A step of forming a channel region in the semiconductor layer above the gate electrode, and (e) a step of etching at least the impurity-containing semiconductor layer above the gate electrode so as to be wider than the gate length. Method for manufacturing bottom-gate thin film transistor.
体層のエッチングに引き続き、ゲート電極の上方の半導
体層を、所定の深さまで且つゲート長よりも広くエッチ
ングすることを特徴とする請求項１に記載のボトムゲー
ト型薄膜トランジスタの作製方法。2. In the step (e), following the etching of the impurity-containing semiconductor layer, the semiconductor layer above the gate electrode is etched to a predetermined depth and wider than the gate length. The method for manufacturing a bottom-gate thin film transistor according to [4].
拡散深さよりも浅い深さであることを特徴とする請求項
１又は請求項２に記載のボトムゲート型薄膜トランジス
タの作製方法。3. The method for manufacturing a bottom gate thin film transistor according to claim 1, wherein the predetermined depth is shallower than a diffusion depth of impurities into the semiconductor layer.
ｃｍ-1以下であり、且つ、ゲート電極の光吸収係数が１
×１０2ｃｍ-1以上１×１０8ｃｍ-1以下であるところの
波長を有する光をエネルギービームとして用いることを
特徴とする請求項１乃至請求項３のいずれか１項に記載
のボトムゲート型薄膜トランジスタの作製方法。4. The light absorption coefficient of the substrate is 10 -17 cm -1 or more 1
cm -1 or less, and the light absorption coefficient of the gate electrode is 1
The bottom gate according to any one of claims 1 to 3, wherein light having a wavelength in the range of x10 2 cm -1 or more and 1x10 8 cm -1 or less is used as the energy beam. Method for manufacturing a thin film transistor.
下のパルスレーザビームであることを特徴とする請求項
４に記載のボトムゲート型薄膜トランジスタの作製方
法。5. The method for manufacturing a bottom-gate thin film transistor according to claim 4, wherein the energy beam is a pulsed laser beam having a pulse width of 1 μsec or less.
シリコンから成ることを特徴とする請求項１乃至請求項
５に記載のボトムゲート型薄膜トランジスタの作製方
法。6. The method for manufacturing a bottom gate type thin film transistor according to claim 1, wherein the deposited semiconductor layer is made of hydrogenated amorphous silicon.
成ることを特徴とする請求項１乃至請求項５に記載のボ
トムゲート型薄膜トランジスタの作製方法。7. The method for manufacturing a bottom gate type thin film transistor according to claim 1, wherein the deposited semiconductor layer is made of polycrystalline silicon.
成ることを特徴とする請求項１乃至請求項５に記載のボ
トムゲート型薄膜トランジスタの作製方法。8. The method for manufacturing a bottom gate type thin film transistor according to claim 1, wherein the formed semiconductor layer is made of single crystal silicon.
た後、ゲート電極上を含む基体の表面上にゲート絶縁膜
を成膜する工程と、 （ロ）該ゲート絶縁膜上に、半導体層を成膜する工程
と、 （ハ）該半導体層の表層に不純物を含む不純物含有半導
体層を形成する工程と、 （ニ）基体の裏面側からエネルギービームを照射し、エ
ネルギービームが照射された不純物含有半導体層中の不
純物を活性化すると共に該不純物を該半導体層内に拡散
させてゲート電極を挟んで該半導体層にソース・ドレイ
ン領域を形成し、且つソース・ドレイン領域に挟まれた
チャネル領域をゲート電極の上方の該半導体層に形成す
る工程と、 （ホ）ゲート電極の上方の少なくとも該不純物含有半導
体層を、ゲート長よりも広くエッチングする工程、から
成ることを特徴とするボトムゲート型薄膜トランジスタ
の作製方法。9. (a) a step of forming a gate electrode on the surface of the substrate and then forming a gate insulating film on the surface of the substrate including the gate electrode; and (b) forming a gate insulating film on the gate insulating film. A step of forming a semiconductor layer, (c) a step of forming an impurity-containing semiconductor layer containing impurities on a surface layer of the semiconductor layer, and (d) an energy beam is applied from the back surface side of the substrate, and the energy beam is applied. The impurity in the impurity-containing semiconductor layer is activated, and the impurity is diffused into the semiconductor layer to form a source / drain region in the semiconductor layer with a gate electrode sandwiched between the source / drain region. And a step of forming a channel region in the semiconductor layer above the gate electrode, and (e) a step of etching at least the impurity-containing semiconductor layer above the gate electrode to be wider than the gate length. A method for manufacturing a bottom-gate thin film transistor.
導体層のエッチングに引き続き、ゲート電極の上方の半
導体層を、所定の深さまで且つゲート長よりも広くエッ
チングすることを特徴とする請求項９に記載のボトムゲ
ート型薄膜トランジスタの作製方法。10. In the step (e), following the etching of the impurity-containing semiconductor layer, the semiconductor layer above the gate electrode is etched to a predetermined depth and wider than the gate length. The method for manufacturing a bottom-gate thin film transistor according to [4].
の拡散深さよりも浅い深さであることを特徴とする請求
項１０に記載のボトムゲート型薄膜トランジスタの作製
方法。11. The method of manufacturing a bottom gate thin film transistor according to claim 10, wherein the predetermined depth is shallower than a diffusion depth of impurities into the semiconductor layer.
形成する前記工程（ハ）は、イオン化された高エネルギ
ー不純物原子を該半導体層に照射する工程から成ること
を特徴とする請求項９乃至請求項１１のいずれか１項に
記載のボトムゲート型薄膜トランジスタの作製方法。12. The step (c) of forming an impurity-containing semiconductor layer on the surface of the semiconductor layer comprises the step of irradiating the semiconductor layer with ionized high-energy impurity atoms. The method for manufacturing a bottom-gate thin film transistor according to claim 11.
１ｃｍ-1以下であり、且つ、ゲート電極の光吸収係数が
１×１０2ｃｍ-1以上１×１０8ｃｍ-1以下であるところ
の波長を有する光をエネルギービームとして用いること
を特徴とする請求項９乃至請求項１２のいずれか１項に
記載のボトムゲート型薄膜トランジスタの作製方法。13. The light absorption coefficient of the substrate is at 10 -17 cm -1 or 1 cm -1 or less, and the light absorption coefficient of the gate electrode is 1 × 10 2 cm -1 or more 1 × 10 8 cm -1 or less 13. The method for manufacturing a bottom-gate thin film transistor according to claim 9, wherein light having a wavelength of the following is used as an energy beam.
以下のパルスレーザビームであることを特徴とする請求
項１３に記載のボトムゲート型薄膜トランジスタの作製
方法。14. The method for manufacturing a bottom-gate thin film transistor according to claim 13, wherein the energy beam is a pulse laser beam having a pulse width of 1 μsec or less.
スシリコンから成ることを特徴とする請求項９乃至請求
項１４に記載のボトムゲート型薄膜トランジスタの作製
方法。15. The method for manufacturing a bottom gate type thin film transistor according to claim 9, wherein the formed semiconductor layer is made of hydrogenated amorphous silicon.
ら成ることを特徴とする請求項９乃至請求項１４に記載
のボトムゲート型薄膜トランジスタの作製方法。16. The method for manufacturing a bottom gate type thin film transistor according to claim 9, wherein the formed semiconductor layer is made of polycrystalline silicon.
ら成ることを特徴とする請求項９乃至請求項１４に記載
のボトムゲート型薄膜トランジスタの作製方法。17. The method for manufacturing a bottom-gate thin film transistor according to claim 9, wherein the formed semiconductor layer is made of single crystal silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7024814A JPH08204205A (en) | 1995-01-19 | 1995-01-19 | Fabrication of bottom gate type thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7024814A JPH08204205A (en) | 1995-01-19 | 1995-01-19 | Fabrication of bottom gate type thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204205A true JPH08204205A (en) | 1996-08-09 |
Family
ID=12148667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7024814A Pending JPH08204205A (en) | 1995-01-19 | 1995-01-19 | Fabrication of bottom gate type thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204205A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794682B2 (en) * | 2001-04-04 | 2004-09-21 | Canon Kabushiki Kaisha | Semiconductor device, method for manufacturing the same, and radiation detector |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331168A (en) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | Manufacture of thin-film transistor |
| JPH02260460A (en) * | 1989-03-31 | 1990-10-23 | Casio Comput Co Ltd | Thin-film transistor |
| JPH03159249A (en) * | 1989-11-17 | 1991-07-09 | Fuji Xerox Co Ltd | Manufacture of mos type semiconductor device |
| JPH04125936A (en) * | 1990-09-17 | 1992-04-27 | Mitsubishi Electric Corp | Forming method of thin film transistor |
-
1995
- 1995-01-19 JP JP7024814A patent/JPH08204205A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331168A (en) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | Manufacture of thin-film transistor |
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| US6794682B2 (en) * | 2001-04-04 | 2004-09-21 | Canon Kabushiki Kaisha | Semiconductor device, method for manufacturing the same, and radiation detector |
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