JPH08203969A - Crystal defect measuring method of semiconductor substrate - Google Patents

Crystal defect measuring method of semiconductor substrate

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JPH08203969A
JPH08203969A JP7006848A JP684895A JPH08203969A JP H08203969 A JPH08203969 A JP H08203969A JP 7006848 A JP7006848 A JP 7006848A JP 684895 A JP684895 A JP 684895A JP H08203969 A JPH08203969 A JP H08203969A
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JP
Japan
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semiconductor substrate
etching
crystal defect
crystal
measuring
Prior art date
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Application number
JP7006848A
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Japanese (ja)
Inventor
Haruhiko Ikesu
春彦 生巣
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JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
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Filing date
Publication date
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Abstract

PURPOSE: To provide a measuring method of crystal defect which can define the position of crystal defect in a semiconductor substrate by a simple and inexpensive method. CONSTITUTION: A magnetic field (Hz) 14 is applied to a semiconductor substrate 11 vertically to the substrate surface. A specified current (Jx) is made to flow in the semiconductor substrate 11 in the direction intersecting the magnetic field (Hz). Thus a Hall voltage (Ey) generated in the semiconductor substrate 11 is measured. After the Hall voltage (Ey) is measured, the surface of a semiconductor substrate 11 is oxidized, and an oxide film is formed. A new surface of the semiconductor substrate is exposed by selectively etching the oxide film, and the Hall voltage (Ey) is again measured. When crystal defect exists in the film eliminated by etching, the Hall voltage (Ey) changes largely before and after the etching, so that the depth of crystal defect can be accurately recognized.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は結晶構造の半導体の結晶
欠陥の測定方法、特に半導体基板中の結晶欠陥位置の測
定方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for measuring crystal defects in a semiconductor having a crystal structure, and more particularly to a method for measuring the position of crystal defects in a semiconductor substrate.

【0002】[0002]

【従来の技術】近年、半導体素子の微細化が進んでお
り、半導体基板中に結晶欠陥が存在すると、この半導体
素子の性能が低下することが問題となっている。例え
ば、半導2素子の製造プロセス中、イオン注入工程など
において、半導体基板内には結晶欠陥が導入される。そ
して、その結晶欠陥が半導体素子の近傍に微小な結晶欠
陥として残留すると、pn接合で電流リーク等が発生し
たり、素子の特性が十分なものにならず、半導体素子の
信頼性が悪化するという問題がある。
2. Description of the Related Art In recent years, the miniaturization of semiconductor elements has advanced, and if crystal defects exist in a semiconductor substrate, the performance of the semiconductor element deteriorates. For example, crystal defects are introduced into the semiconductor substrate during the ion implantation process or the like during the manufacturing process of the semiconductor 2 element. If the crystal defects remain as minute crystal defects in the vicinity of the semiconductor element, current leakage or the like may occur at the pn junction, the element characteristics may not be sufficient, and the reliability of the semiconductor element may deteriorate. There's a problem.

【0003】従って、これら半導体素子の性能を維持・
向上させるために、半導体基板内の結晶欠陥を低減する
ことが必要となる。一方、同一の素子形成プロセスを経
た各半導体基板(例えばシリコンウエハ)における結晶
欠陥は、同一の理由によって発生していることが多いた
め、各基板内でほぼ同一の位置(深さ)に存在する。こ
のため、選択的に取り出した1つの半導体基板につい
て、その結晶欠陥の存在の有無及びその位置を測定する
ことにより、例えば製造プロセスのどの工程に起因して
結晶欠陥が発生しているかを解明することができる。よ
って、この結晶欠陥の有無及び位置の測定が半導体素子
製造技術上重要な課題となっている。
Therefore, the performance of these semiconductor elements is maintained.
In order to improve, it is necessary to reduce crystal defects in the semiconductor substrate. On the other hand, crystal defects in each semiconductor substrate (for example, a silicon wafer) that have undergone the same element formation process often occur for the same reason, and therefore exist at substantially the same position (depth) in each substrate. . For this reason, for one semiconductor substrate that is selectively taken out, the presence or absence of the crystal defect and the position thereof are measured to elucidate, for example, which step of the manufacturing process causes the crystal defect. be able to. Therefore, the measurement of the presence or absence and the position of this crystal defect has become an important subject in the semiconductor device manufacturing technology.

【0004】従来、半導体基板中の結晶欠陥の測定方法
としては、例えばX線トポグラフや、結晶欠陥を選択的
にエッチング液でエッチングして観察する直接観察法、
サーマルウェーブ法、SIMS(二次イオン質量分析
計)によるフッ素濃度観察等が用いられていた。
Conventionally, as a method of measuring crystal defects in a semiconductor substrate, for example, an X-ray topography, a direct observation method of selectively observing crystal defects by etching with an etching solution,
The thermal wave method, the fluorine concentration observation by SIMS (secondary ion mass spectrometer), etc. were used.

【0005】ここで、X線トポグラフは、X線の回折が
結晶欠陥の有無で変化することを利用した結晶欠陥測定
方法であり、比較的マクロな結晶欠陥の基板面内分布の
測定に広く用いられている。
Here, the X-ray topograph is a crystal defect measuring method that utilizes the fact that X-ray diffraction changes depending on the presence or absence of crystal defects, and is widely used for measuring the in-plane distribution of relatively macro crystal defects. Has been.

【0006】直接観察法は、例えば、Sirtlエッチ
ング液やSeccoエッチング液(基板がシリコンの場
合)等の選択エッチング液を用いて半導体基板を処理
し、基板中の結晶欠陥を表面に顕在化させて一般の光学
顕微鏡等により直接観察する方法である。そして、この
方法も比較的マクロな結晶欠陥の測定方法として用いら
れている。
In the direct observation method, for example, a semiconductor substrate is processed by using a selective etching solution such as a Sirtl etching solution or a Secco etching solution (when the substrate is silicon) to expose crystal defects in the substrate on the surface. This is a method of directly observing with a general optical microscope or the like. This method is also used as a comparatively macroscopic measuring method for crystal defects.

【0007】また、サーマルウェーブ法は、半導体基板
表面にレーザ光を照射し、これにより基板表面で発生す
る光熱変位を利用した欠陥評価方法である。そして、こ
の方法は、イオン注入工程等において導入される結晶欠
陥の評価などに用いられている。
The thermal wave method is a defect evaluation method utilizing the photothermal displacement generated on the substrate surface by irradiating the semiconductor substrate surface with laser light. This method is used for evaluation of crystal defects introduced in the ion implantation process and the like.

【0008】更に、SIMSを用いたフッ素濃度観察
は、半導体基板にBFをイオン注入して基板中におけ
るフッ素濃度の分布を観察する方法である。この方法で
は、半導体基板にBFを注入して所定の熱処理を行う
と、基板中に結晶欠陥があった場合には、通常では基板
外へ拡散してしまうフッ素が、その結晶欠陥にゲッタリ
ングされる現象を利用している。そして、SIMSを用
いて半導体基板中のフッ素濃度の深さ方向の分布を測定
することにより、そのピーク位置から結晶欠陥の位置を
特定している。
Further, the fluorine concentration observation using SIMS is a method of BF 2 ion implantation into a semiconductor substrate and observing the distribution of the fluorine concentration in the substrate. In this method, when BF 2 is injected into a semiconductor substrate and a predetermined heat treatment is performed, if a crystal defect exists in the substrate, fluorine that normally diffuses outside the substrate is gettered to the crystal defect. The phenomenon is used. Then, the distribution of the fluorine concentration in the semiconductor substrate in the depth direction is measured by using SIMS to specify the position of the crystal defect from the peak position.

【0009】[0009]

【発明が解決しようとする課題】しかしながら、以上説
明したX線トポグラフ法、選択エッチングによる直接観
察法は、肉眼や光学顕微鏡で観察可能な程度の比較的大
きな結晶欠陥の測定に適したものであり、微小な結晶欠
陥の測定が難しいという問題があった。
However, the X-ray topography method and the direct observation method by selective etching described above are suitable for measuring relatively large crystal defects that can be observed with the naked eye or an optical microscope. However, there is a problem that it is difficult to measure minute crystal defects.

【0010】また、サーマルウェーブ法は、結晶欠陥が
多量に基板内に存在している場合や、結晶欠陥が局部的
に、そして微小な領域に遍在している場合には、その測
定精度に問題が多いことが知られている。
Further, the thermal wave method has a high measurement accuracy when a large number of crystal defects are present in the substrate or when the crystal defects are locally distributed in a minute area. It is known that there are many problems.

【0011】更に、SIMSによるフッ素濃度観察法
は、半導体基板内にフッ素が導入されていない場合に
は、観察のために別途フッ素を半導体基板中に導入する
工程が必要とされる。例えば、測定対象となる半導体基
板がP(リン)やAs (ヒ素)等が注入されたn型半導
体基板である場合には、これら不純物注入工程とは別に
フッ素を基板内に導入する必要があり、また、その後の
適切な熱処理工程が必要とされるため、測定のための処
理工程が多く、測定に時間がかかるという問題があっ
た。また、既に不純物が注入された半導体基板に、後か
らフッ素を導入すると、基板内における不純物濃度の分
布が変化してしまうという問題があった。そして、フッ
素導入後における熱処理は、拡散係数の大きいフッ素イ
オンが基板内に残存し得る条件で行わなければならず、
欠陥観測の条件に制限が多く、また測定の安定性が低か
った。更に、SIMSによる測定は、高コストであると
いう問題があった。
Furthermore, in the fluorine concentration observation method by SIMS, when fluorine is not introduced into the semiconductor substrate, a step of separately introducing fluorine into the semiconductor substrate for observation is required. For example, when the semiconductor substrate to be measured is an n-type semiconductor substrate in which P (phosphorus), As (arsenic), etc. are implanted, it is necessary to introduce fluorine into the substrate separately from the impurity implantation step. Further, since an appropriate heat treatment step is required thereafter, there are many processing steps for measurement and there is a problem that the measurement takes time. Further, when fluorine is introduced later into the semiconductor substrate into which the impurities have been implanted, there is a problem that the distribution of the impurity concentration in the substrate changes. Then, the heat treatment after the introduction of fluorine must be performed under the condition that fluorine ions having a large diffusion coefficient can remain in the substrate,
There were many restrictions on the defect observation conditions, and the measurement stability was low. Further, there is a problem that the measurement by SIMS is expensive.

【0012】本発明は、上記問題を解決するためになさ
れたものであり、半導体基板中に存在する微小な結晶欠
陥の位置を、簡単かつ低コストで、高精度に測定できる
結晶欠陥測定方法を提供することを目的としている。
The present invention has been made in order to solve the above problems, and provides a crystal defect measuring method capable of measuring the position of a minute crystal defect existing in a semiconductor substrate with high accuracy, easily and at low cost. It is intended to be provided.

【0013】[0013]

【問題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体基板の結晶欠陥測定方法は以下
のような特徴を有する。
In order to achieve the above object, the semiconductor substrate crystal defect measuring method according to the present invention has the following features.

【0014】半導体基板に所定方向の磁界をかけた状態
で、前記半導体基板に所定方向の電流を流し、前記半導
体基板に発生するホール効果を測定するホール効果測定
工程と、前記半導体基板を所定量エッチングするエッチ
ング工程と、前記ホール効果測定工程と、を有し、前記
エッチング工程とを交互に実行して、前記半導体基板中
の結晶欠陥の深さを測定することを特徴とする。
A Hall effect measuring step of measuring a Hall effect generated in the semiconductor substrate by applying a current in a predetermined direction to the semiconductor substrate while applying a magnetic field in the predetermined direction to the semiconductor substrate; An etching step for etching and a Hall effect measuring step are provided, and the depth of crystal defects in the semiconductor substrate is measured by alternately performing the etching step.

【0015】前記エッチング工程では、前記半導体基板
表面を酸化して酸化膜を形成し、前記酸化膜をエッチン
グすることにより新しい半導体基板表面を露出させるこ
とを特徴とする。
In the etching step, the surface of the semiconductor substrate is oxidized to form an oxide film, and the oxide film is etched to expose a new surface of the semiconductor substrate.

【0016】前記酸化膜は、前記半導体基板表面を陽極
酸化して形成することを特徴とする。
The oxide film is formed by anodizing the surface of the semiconductor substrate.

【0017】[0017]

【作用】本発明の結晶欠陥の測定方法では、半導体基板
のホール効果の測定と、半導体基板表面のエッチングと
を交互に実行し、エッチング前後におけるホール効果の
変化に基づいて半導体基板中の結晶欠陥の深さを測定す
る。
In the crystal defect measuring method of the present invention, the measurement of the Hall effect of the semiconductor substrate and the etching of the surface of the semiconductor substrate are alternately executed, and the crystal defect in the semiconductor substrate is determined based on the change of the Hall effect before and after the etching. Measure the depth of.

【0018】ホール効果は、図1に示すように、半導体
材料(例えば半導体基板11)に所定の向きの磁界(H
z)14を印加し、この磁界14に直交する方向に所定
の直流電流(Jx)を流した場合に、印加した磁界Hz
と電流Jxの両方に直角な方向に所定のホール電圧(E
y)が発生する現象である。
As shown in FIG. 1, the Hall effect is obtained by applying a magnetic field (H) in a predetermined direction to a semiconductor material (for example, the semiconductor substrate 11).
z) 14 is applied, and when a predetermined direct current (Jx) is applied in the direction orthogonal to the magnetic field 14, the applied magnetic field Hz
And a predetermined Hall voltage (E
This is a phenomenon in which y) occurs.

【0019】(Ey/JxHz)で示されるホール係数
は、半導体基板中のキャリアの種類、移動度及びキャリ
アの濃度に依存する。そして、電界が印加された際に、
半導体基板中に結晶欠陥が存在していると、その結晶欠
陥の周囲に電子−正孔対が発生する。このため、基板内
に結晶欠陥が存在すると、見かけ上半導体基板内のキャ
リア濃度が電気的に活性化された不純物濃度より多く見
える。よって、半導体基板中の結晶欠陥部分がエッチン
グにより除去されると、エッチング前後で上記ホール係
数に変化が発生する。従って、このホール係数の変化時
にエッチングされた膜内に結晶欠陥が存在していること
が推定でき、半導体基板表面のエッチング量から欠陥の
位置(深さ)を容易かつ正確に特定することができる。
The Hall coefficient represented by (Ey / JxHz) depends on the carrier type, mobility and carrier concentration in the semiconductor substrate. And when an electric field is applied,
When crystal defects are present in the semiconductor substrate, electron-hole pairs are generated around the crystal defects. Therefore, if crystal defects are present in the substrate, the carrier concentration in the semiconductor substrate appears to be higher than the electrically activated impurity concentration. Therefore, when the crystal defect portion in the semiconductor substrate is removed by etching, the Hall coefficient changes before and after the etching. Therefore, it can be estimated that a crystal defect exists in the film etched when the Hall coefficient changes, and the position (depth) of the defect can be easily and accurately specified from the etching amount of the semiconductor substrate surface. .

【0020】このように本発明によれば、従来の方法に
比べて大掛かりな測定装置を必要とせず、半導体基板中
に極部的に偏在する結晶欠陥を低コストで測定できる。
更に、測定試料(半導体基板)の大きさなどに対する制
限が少ないため、結晶欠陥の測定の自由度が高く、測定
を容易に行うことができる。
As described above, according to the present invention, a crystal defect locally distributed in the semiconductor substrate can be measured at low cost without requiring a large-scale measuring device as compared with the conventional method.
Furthermore, since there are few restrictions on the size of the measurement sample (semiconductor substrate), the degree of freedom in measuring the crystal defects is high, and the measurement can be easily performed.

【0021】また、本発明の結晶欠陥の測定方法では、
半導体基板のエッチング工程において、半導体基板表面
を酸化して酸化膜を形成後、この酸化膜を選択的にエッ
チング除去している。従って、結晶欠陥位置の測定を安
定的に、短時間で行うことができる。
Further, according to the method for measuring crystal defects of the present invention,
In the step of etching a semiconductor substrate, the surface of the semiconductor substrate is oxidized to form an oxide film, and then the oxide film is selectively removed by etching. Therefore, the measurement of the crystal defect position can be stably performed in a short time.

【0022】更に、半導体基板の酸化方法として、陽極
酸化法を用いることにより酸化膜の膜厚を極めて正確に
制御でき、結晶欠陥の位置測定の分解能を向上させるこ
とが可能である。
Furthermore, by using the anodic oxidation method as the method for oxidizing the semiconductor substrate, the film thickness of the oxide film can be controlled extremely accurately, and the resolution for measuring the position of crystal defects can be improved.

【0023】[0023]

【実施例】以下、本発明の実施例を図面を用いて説明す
る。
Embodiments of the present invention will be described below with reference to the drawings.

【0024】まず、図1は、本実施例におけるホール効
果の測定概念図である。
First, FIG. 1 is a conceptual diagram for measuring the Hall effect in this embodiment.

【0025】図1において、半導体基板11はシリコン
基板であり、この半導体基板11の表面に垂直な方向に
磁界(Hz)14を印加し、電源15に接続された電極
12を用いて、半導体基板11に、磁界(Hz)14に
垂直な方向の直流電流(Jx)を流している。そして、
この時半導体基板11に発生するホール電圧(Ey)を
電極13を用いて測定することにより、ホール係数(E
y/JxHz)を求めることができる。
In FIG. 1, the semiconductor substrate 11 is a silicon substrate, and a magnetic field (Hz) 14 is applied in a direction perpendicular to the surface of the semiconductor substrate 11 and an electrode 12 connected to a power supply 15 is used to form the semiconductor substrate 11. A direct current (Jx) in the direction perpendicular to the magnetic field (Hz) 14 is passed through 11. And
At this time, the Hall voltage (Ey) generated in the semiconductor substrate 11 is measured using the electrode 13 to obtain the Hall coefficient (Ey).
y / JxHz) can be obtained.

【0026】図1の半導体基板11に対するエッチング
工程は図2のような手順で行われる。
The etching process for the semiconductor substrate 11 of FIG. 1 is performed in the procedure as shown in FIG.

【0027】まず、図2(a)のように半導体基板11
の表面を陽極酸化法によって酸化する。これにより、図
2(b)に示すように半導体基板11の表面に酸化膜2
2が形成される。
First, as shown in FIG. 2A, the semiconductor substrate 11 is
The surface of is oxidized by the anodic oxidation method. As a result, the oxide film 2 is formed on the surface of the semiconductor substrate 11 as shown in FIG.
2 is formed.

【0028】次に、この酸化膜22をフッ酸溶液等を用
いて選択的に除去し、図2(c)のように新しい半導体
基板表面23を露出させる。
Next, the oxide film 22 is selectively removed using a hydrofluoric acid solution or the like to expose a new semiconductor substrate surface 23 as shown in FIG. 2C.

【0029】陽極酸化法によって半導体基板11の表面
に形成される酸化膜は、酸化時間及び印加電圧によって
その酸化膜の膜厚を正確に制御できるため、陽極酸化膜
22を選択的にエッチングすれば、半導体基板表面のエ
ッチング量を、容易かつ高精度に制御することが可能で
ある。
The oxide film formed on the surface of the semiconductor substrate 11 by the anodic oxidation method can accurately control the film thickness of the oxide film depending on the oxidation time and the applied voltage. Therefore, if the anodic oxide film 22 is selectively etched. The etching amount on the surface of the semiconductor substrate can be controlled easily and with high accuracy.

【0030】エッチングが終了すると、新しい表面23
が露出した半導体基板11に対して、再びホール効果
(ホール係数)の測定を行って、エッチング工程前後で
のホール係数の差を求める。
When the etching is finished, the new surface 23
The Hall effect (Hall coefficient) is measured again for the semiconductor substrate 11 with the exposed portion, and the difference in the Hall coefficient before and after the etching process is obtained.

【0031】この図2のエッチング工程と図1のホール
効果の測定工程とを交互に実行して、順次ホール係数差
を求めることにより、半導体基板の深さ方向におけるホ
ール係数差の変化分布が求まる。
By alternately executing the etching step of FIG. 2 and the Hall effect measuring step of FIG. 1 and sequentially obtaining the Hall coefficient difference, the variation distribution of the Hall coefficient difference in the depth direction of the semiconductor substrate is obtained. .

【0032】ホール係数差は、エッチング工程で除去さ
れたシリコン層中の状態を反映して変化する。従って、
図2(a)のように半導体基板11の表面部分に結晶欠
陥24が存在している場合、結晶欠陥24がエッチング
によって除去されると、このエッチングの前後でホール
係数差すなわちホール効果が大きく変化することとな
る。よって、ホール係数差に変化が発生した深さに結晶
欠陥が存在していることが検出できる。
The Hall coefficient difference changes depending on the state in the silicon layer removed in the etching process. Therefore,
When crystal defects 24 are present in the surface portion of the semiconductor substrate 11 as shown in FIG. 2A, when the crystal defects 24 are removed by etching, the difference in the Hall coefficient before and after the etching, that is, the Hall effect changes significantly. Will be done. Therefore, it can be detected that the crystal defect exists at the depth where the difference in the Hall coefficient difference occurs.

【0033】次に、実際の測定結果について説明する。Next, the actual measurement results will be described.

【0034】図3は、従来用いられていたSIMSによ
るフッ素の深さ方向の濃度分布の測定結果であり、縦軸
はフッ素濃度(cm-3)、横軸は試料(半導体基板)の
深さ(nm)を示している。用いた試料は、シリコン単
結晶基板にBF イオンを、40keVのエネルギー
で、2×1015cm-2を注入した後、900℃、20秒
間の熱処理を加えたものである。
FIG. 3 shows the results of measurement of the concentration distribution of fluorine in the depth direction by SIMS, which has been conventionally used. The vertical axis shows the fluorine concentration (cm -3 ) and the horizontal axis shows the depth of the sample (semiconductor substrate). (Nm) is shown. The sample used was one in which BF 2 + ions were implanted into a silicon single crystal substrate at an energy of 40 keV and 2 × 10 15 cm −2 , and then heat treatment was performed at 900 ° C. for 20 seconds.

【0035】イオン注入によりシリコン単結晶基板の表
面がアモルファス化すると、イオン注入によって半導体
基板に注入されたフッ素が、その後行われる熱処理時
に、アモルファス化した層と結晶層との界面付近に残留
する結晶欠陥にゲッタリングされて凝集する。
When the surface of the silicon single crystal substrate becomes amorphous by the ion implantation, the fluorine implanted into the semiconductor substrate by the ion implantation remains in the vicinity of the interface between the amorphized layer and the crystal layer during the subsequent heat treatment. The defects getter and aggregate.

【0036】図3のフッ素濃度分布では、フッ素凝集に
よるフッ素濃度ピーク31がシリコン単結晶基板の深さ
65nm付近に現れている。従って、残留結晶欠陥は、
この基板の深さ65nmの直下に存在していることが分
かる。
In the fluorine concentration distribution of FIG. 3, a fluorine concentration peak 31 due to fluorine aggregation appears near the depth of 65 nm of the silicon single crystal substrate. Therefore, the residual crystal defects are
It can be seen that this substrate exists just below the depth of 65 nm.

【0037】これに対し、本実施例の方法を用いて、図
3と同じ条件で作成された試料についてのホール係数差
の測定結果は図4のようになる。図4において、縦軸
は、シリコン単結晶基板の任意軸におけるn回目のエッ
チング前に測定したホール係数と、n回目のエッチング
後に測定したホール係数との差を示しており、横軸は、
試料表面のエッチング量に対応した試料の深さ(nm)
を示している。
On the other hand, the measurement result of the Hall coefficient difference for the sample prepared under the same conditions as in FIG. 3 using the method of this embodiment is as shown in FIG. In FIG. 4, the vertical axis represents the difference between the Hall coefficient measured before the nth etching and the Hall coefficient measured after the nth etching on the arbitrary axis of the silicon single crystal substrate, and the horizontal axis represents
Depth of sample (nm) corresponding to the amount of etching on the sample surface
Is shown.

【0038】図4によると、図3に示した従来のSIM
Sによるフッ素濃度測定により得られた結晶欠陥位置
(65nm)と、ほぼ同じ深さ(65nm)でホール係
数差が大きく変化していることがわかる。このホール係
数差の変化は、図2(a)に示すように、変化発生時の
エッチング工程で除去された層内に結晶欠陥24があっ
たことを示している。
According to FIG. 4, the conventional SIM shown in FIG.
It can be seen that the hole coefficient difference greatly changes at the same depth (65 nm) as the crystal defect position (65 nm) obtained by the fluorine concentration measurement by S. This change in the Hall coefficient difference indicates that there was a crystal defect 24 in the layer removed in the etching process when the change occurred, as shown in FIG.

【0039】このように、本実施例では、半導体基板の
ホール係数差の測定と、半導体基板表面のエッチング工
程とを交互に行い、半導体基板の表面を順次エッチング
してホール係数差を測定するため、ホール係数差の変化
を測定することにより、半導体基板中における結晶欠陥
の位置(深さ)を正確に測定することができる。従っ
て、本実施例の方法によると、従来の例えばSIMSに
よるフッ素濃度測定に比べて、極めて簡単な手順で短時
間に、かつ低コストで、結晶欠陥を測定することが可能
となる。
As described above, in the present embodiment, the measurement of the Hall coefficient difference of the semiconductor substrate and the etching process of the surface of the semiconductor substrate are alternately performed, and the surface of the semiconductor substrate is sequentially etched to measure the Hall coefficient difference. By measuring the change in the Hall coefficient difference, the position (depth) of the crystal defect in the semiconductor substrate can be accurately measured. Therefore, according to the method of the present embodiment, it is possible to measure crystal defects in a short time with a very simple procedure and at low cost, as compared with the conventional fluorine concentration measurement by SIMS, for example.

【0040】また、半導体基板表面における一回の陽極
酸化量を少なくして、一回のエッチング工程におけるエ
ッチング量を少なくすれば、基板内における結晶欠陥の
深さをより正確に知ることが可能となる。なお、エッチ
ング方法は陽極酸化と酸化膜の除去による方法には限ら
ず、例えば機械的、化学的な研磨や物理的なスパッタリ
ング法をエッチング方法として用いてもよい。
Further, by reducing the amount of anodic oxidation performed once on the surface of the semiconductor substrate to reduce the amount of etching in one etching step, it is possible to more accurately know the depth of crystal defects in the substrate. Become. Note that the etching method is not limited to the method of anodic oxidation and removal of the oxide film, and, for example, mechanical or chemical polishing or physical sputtering method may be used as the etching method.

【0041】更に、本実施例では、ホール係数の変化を
強調するためにホール係数差を求めることとしたが、必
ずしも差を求める必要はなく、ホール係数から直接半導
体基板中の結晶欠陥の深さを特定してもよい。
Further, in the present embodiment, the difference in the Hall coefficient is obtained in order to emphasize the change in the Hall coefficient, but it is not always necessary to obtain the difference, and the depth of the crystal defect in the semiconductor substrate is directly calculated from the Hall coefficient. May be specified.

【0042】[0042]

【発明の効果】本発明は、半導体基板のホール効果の測
定と、半導体基板表面のエッチングとを交互に実行し、
エッチング前後におけるホール効果の変化から半導体基
板中の結晶欠陥の位置(深さ)を測定する。半導体基板
中の結晶欠陥部分がエッチングにより除去されると、こ
のエッチング前後でホール効果、すなわちホール係数に
変化が発生する。よって、ホール係数の変化時にエッチ
ングにより除去された膜内に結晶欠陥が存在しているこ
とが推定でき、半導体基板表面のエッチング量から結晶
欠陥の位置(深さ)を容易かつ正確に特定することがで
きる。
According to the present invention, the Hall effect measurement of the semiconductor substrate and the etching of the semiconductor substrate surface are alternately performed,
The position (depth) of the crystal defect in the semiconductor substrate is measured from the change in the Hall effect before and after etching. When the crystal defect portion in the semiconductor substrate is removed by etching, the Hall effect, that is, the Hall coefficient changes before and after this etching. Therefore, it can be estimated that the crystal defects exist in the film removed by etching when the Hall coefficient changes, and the position (depth) of the crystal defects can be easily and accurately specified from the etching amount of the semiconductor substrate surface. You can

【0043】従って、本発明によれば、従来の方法に比
べて大掛かりな測定装置を必要とせず、半導体基板中に
極部的に偏在する結晶欠陥を低コストで測定できる。さ
らに、測定試料の大きさ等の制限が少ないため、結晶欠
陥の測定の自由度が高く、測定を容易に行うことができ
る。
Therefore, according to the present invention, it is possible to measure crystal defects locally unevenly distributed in the semiconductor substrate at low cost without requiring a large-scale measuring device as compared with the conventional method. Further, since the size of the sample to be measured is not limited, the degree of freedom in measuring the crystal defect is high, and the measurement can be easily performed.

【0044】また、本発明の結晶欠陥の測定方法におい
て、半導体基板のエッチング工程では、半導体基板表面
を酸化して酸化膜を形成後、この酸化膜を選択的にエッ
チングして除去している。従って、結晶欠陥の位置の測
定を安定的に、短時間で行うことができる。
In the crystal defect measuring method of the present invention, in the step of etching the semiconductor substrate, the surface of the semiconductor substrate is oxidized to form an oxide film, and then the oxide film is selectively etched and removed. Therefore, the position of the crystal defect can be stably measured in a short time.

【0045】更に、半導体基板の酸化方法として、陽極
酸化法を用いることにより酸化膜の膜厚を極めて正確に
制御できるため、結晶欠陥の位置測定の分解能を向上さ
せることが可能である。
Furthermore, since the thickness of the oxide film can be controlled extremely accurately by using the anodic oxidation method as the method for oxidizing the semiconductor substrate, it is possible to improve the resolution of the position measurement of crystal defects.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の実施例におけるホール効果の測定の
概念図である。
FIG. 1 is a conceptual diagram of Hall effect measurement in an example of the present invention.

【図2】 本発明の実施例における半導体基板のエッチ
ング工程を示す図である。
FIG. 2 is a diagram showing an etching process of a semiconductor substrate in an example of the present invention.

【図3】 従来のSIMSを用いた半導体基板中の結晶
欠陥の測定結果を示す図である。
FIG. 3 is a diagram showing measurement results of crystal defects in a semiconductor substrate using conventional SIMS.

【図4】 本発明の実施例における半導体基板中の結晶
欠陥の測定結果を示す図である。
FIG. 4 is a diagram showing a measurement result of crystal defects in a semiconductor substrate in an example of the present invention.

【符号の説明】 11 半導体基板、12 電極、13 電極、14 磁
界、15 電源、22酸化膜、24 結晶欠陥。
[Explanation of reference numerals] 11 semiconductor substrate, 12 electrode, 13 electrode, 14 magnetic field, 15 power supply, 22 oxide film, 24 crystal defect.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板に所定方向の磁界をかけた状
態で、前記半導体基板に所定方向の電流を流し、前記半
導体基板に発生するホール効果を測定するホール効果測
定工程と、 前記半導体基板を所定量エッチングするエッチング工程
と、 を有し、 前記ホール効果測定工程と、前記エッチング工程とを交
互に実行して、前記半導体基板中の結晶欠陥の深さを測
定することを特徴とする半導体基板の結晶欠陥測定方
法。
1. A Hall effect measuring step of measuring a Hall effect generated in the semiconductor substrate by applying a current in a predetermined direction to the semiconductor substrate while applying a magnetic field in the predetermined direction to the semiconductor substrate; An etching step of etching a predetermined amount, wherein the Hall effect measuring step and the etching step are alternately performed to measure the depth of crystal defects in the semiconductor substrate. Method for measuring crystal defects.
【請求項2】 請求項1記載の半導体基板の結晶欠陥測
定方法において、 前記エッチング工程では、前記半導体基板表面を酸化し
て酸化膜を形成し、前記酸化膜をエッチングすることに
より新しい半導体基板表面を露出させることを特徴とす
る半導体基板の結晶欠陥測定方法。
2. The method of measuring a crystal defect of a semiconductor substrate according to claim 1, wherein in the etching step, a surface of the semiconductor substrate is oxidized to form an oxide film, and the oxide film is etched to obtain a new semiconductor substrate surface. A method for measuring a crystal defect in a semiconductor substrate, which comprises exposing the crystal.
【請求項3】 請求項2記載の半導体基板の結晶欠陥測
定方法において、 前記酸化膜は、前記半導体基板表面を陽極酸化して形成
することを特徴とする半導体基板の結晶欠陥測定方法。
3. The method for measuring a crystal defect of a semiconductor substrate according to claim 2, wherein the oxide film is formed by anodizing the surface of the semiconductor substrate.
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