JPH08202758A - 回路設計方法および回路設計装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ＬＳＩやＰＷＢ等の回路を設計す
るための方法および装置に関し、論理設計時に入力され
るハイレベル設計情報に基づいて大局的な判断を行ない
概略的な実装設計を決定できるようにして、実装設計処
理の効率化をはかるとともに、高性能な製品開発を可能
にすることを目的とする。 【構成】 論理設計により得られる、実装設計基本単位
よりも抽象化レベルの高い抽象回路情報に基づいて、設
計対象回路を構成しうる機能ブロック単位の当該回路上
における概略的な配置位置を決定してから、その概略的
な配置位置および抽象回路情報に基づいて、機能ブロッ
ク単位を実装設計基本単位に二次元的に展開して当該設
計対象回路の実装設計を行なうように構成する。

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術（図１４） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図１） 実施例（図２〜図１３） 発明の効果

【０００２】

【産業上の利用分野】本発明は、大規模集積回路（ＬＳ
Ｉ）や、プリント配線板（ＰＷＢ:Printed Wiring Boar
d)上の回路等を設計するための回路設計方法および回路
設計装置に関する。近年、情報処理装置では、益々、高
速化，高機能化，高密度化が要求されると同時に、その
設計期間の短縮化が求められており、これに伴い、情報
処理装置を構成するＬＳＩ，ＰＷＢ等の電子機器（電子
回路）等の開発に際しても、より高性能な設計を容易に
行なえるようにすることが望まれている。

【０００３】

【従来の技術】一般に、ＬＳＩ等の回路の実装設計を行
なう場合には、その回路についての全ての論理回路の情
報を、実装設計基本単位（ベーシックセル；以降、ＢＣ
と略記する場合もある）に展開してから、その展開結果
と各ＢＣ間の接続情報とに基づいて、実装設計（ＢＣの
配置設計およびＢＣ間の配線設計）を行なっている。

【０００４】このとき、設計対象の回路についての論理
回路の情報は、ハードウエア記述言語〔以下、ＨＤＬ
（Hardware Description Language)と略記する場合もあ
る〕を用いテキスト形式（文字列の並び）で入力された
情報（論理合成前の論理式情報）を論理合成して機能シ
ンボルに展開することによって得ることができる。ま
た、論理回路の情報は、テキスト形式で機能シンボルと
して直接的に入力したり、ディスプレイ表示等を参照す
ることにより会話形式で機能シンボルとして直接的に入
力したりすることもできる。

【０００５】近年、ＬＳＩ等の回路では、集積度が高く
なっているため、一つの回路についての設計情報を素子
やゲートのレベルで記述していると、情報量が極めて多
くなってしまう。そこで、前述したように、設計情報を
論理回路で記述して抽象化して、少ない情報量で設計情
報を記述し、その論理回路の情報に基づいて実装設計を
行なっている。

【０００６】ここで、論理回路情報を入力するために用
いられる、ＨＤＬや機能シンボル情報は、素子やゲート
のレベルよりも高い抽象化レベル（機能記述レベル）で
の情報（言語）という点から、総称してハイレベル言語
と呼ばれる。以下に、ＨＤＬについて、簡単に説明す
る。電子システムや論理回路を記述する手法としては、
長年に亘って論理回路図（schematic capture)が用いら
れてきた。論理回路図は、視覚的なものであり、設計者
にとって回路の構造などが直感的に理解しやすいという
長所がある。しかし、論理回路図は、回路の機能や動
作，動作のタイミングや遅延時間などの情報を直接含ん
でいないので、設計情報を完全には記述しきれない。従
って、論理回路図を計算機で処理する場合には、位置の
情報を含むグラフとして表現しなければならないので、
高速な処理が困難である。さらに、大規模なＬＳＩ等の
回路を設計する場合には、論理回路図の枚数が多くなり
すぎ、設計者が把握できる範囲を超えてしまう。

【０００７】そこで、電子システムや論理回路の設計情
報を記述する、論理回路図以外の手法として、テキスト
（言語）による手法が研究されてきた。電子システムや
論理回路を記述するための言語は、ソフトウエアプログ
ラミング言語と区別する意味で、ハードウエア記述言語
（ＨＤＬ）と呼ばれる。このＨＤＬは、電子システムや
論理回路の機能や構造の記述が可能である。大規模なＬ
ＳＩ等の回路を設計するためには、設計レベルを論理ゲ
ートレベルからマイクロアーキテクチャレベルに高め、
階層設計を行なうことが有効である。

【０００８】前述した論理回路図による記述と比較する
と、ＨＤＬは、一般に次のような特徴を有している。 ＨＤＬは、文字列の並び（テキスト形式）で記述され
るので、計算機での入出力および処理に適している。 ＨＤＬは、設計対象回路の使用記述の一部として使用
できる。

【０００９】ＨＤＬは、設計対象の詳細なタイミング
情報を直接記述することができる。 ＨＤＬでは、回路の幾何学的な情報を記述する必要が
ないので、データ量が少なくなる。 ハードウエアの論理合成や検証が容易になるので、設
計の自動化に向いている。

【００１０】さて、上述したＨＤＬを含むハイレベル言
語を用いて、ＬＳＩ等の回路の実装設計を行なう一般的
な装置は、例えば図１４に示すように構成されている。
この図１４において、１はＨＤＬを用いテキスト形式で
論理設計情報（論理合成前の論理式情報）を入力するた
めのＨＤＬ入力部で、このＨＤＬとしては、例えばＩＥ
ＥＥの標準ＨＤＬであるＶＨＤＬ〔VHSIC(Very High Sp
eed IC) Hardware Description Language 〕が用いられ
る。

【００１１】２はＨＤＬ入力部１から入力されたテキス
ト情報（論理設計情報）を格納するファイル（データベ
ース）、３は論理合成処理部で、この論理合成処理部３
は、ファイル２に格納されたテキスト情報を読み出し、
そのテキスト情報に対する論理合成処理を行なって、そ
のテキスト情報を機能シンボルに展開するものである。

【００１２】４はＡＮＤ，ＯＲ，ＡＤＤＥＲ等の高機能
シンボルやそのシンボル間の接続情報を論理回路情報
（ＢＣに展開する前の中間情報）として会話形式で入力
するための会話入力部で、この会話入力部４は、例え
ば、機能シンボル等を表示するディスプレイや、そのデ
ィスプレイ上の表示を参照して入力指示を行なうべく設
計者により操作されるキーボード，マウス等の入力部を
有する端末装置により構成されている。また、同様に、
５はＡＮＤ，ＯＲ，ＡＤＤＥＲ等の高機能シンボルやそ
のシンボル間の接続情報を論理回路情報としてテキスト
形式で入力するためのテキスト入力部である。

【００１３】６は論理合成処理部３による処理結果と会
話入力部４およびテキスト入力部５からの論理回路情報
とを機能記述レベルの論理入力情報（ハイレベル言語に
よる設計情報）として格納するファイル（データベー
ス）である。７はＢＣマッピング処理部で、このＢＣマ
ッピング処理部７は、ファイル６に格納された機能記述
レベルの論理入力情報を読み出し、その論理入力情報
を、指定された半導体プロセスにおけるＢＣに展開し、
そのＢＣを、論理的な接続関係を意識して一次元的にマ
ッピングするものである。また、ＢＣマッピング処理部
７は、上述のようなマッピング処理機能のほか、機能的
に重複してマッピングされた無駄なゲート等のＢＣを削
除する機能（リダクション機能）も有している。

【００１４】８はＢＣマッピング処理部７による処理結
果を格納するファイル（データベース）で、このファイ
ル８には、論理情報（機能記述レベルの論理入力情報）
が全てＢＣレベルに展開された状態で格納されている。
９はファイル８に格納された情報に基づいて実装設計を
行なう実装設計部で、この実装設計部９は、後述するグ
ループ化処理部１０，フロアプランナー１１，ＢＣ配置
処理部１２およびＢＣ間配線処理部１３から構成されて
いる。

【００１５】ここで、グループ化処理部１０は、ファイ
ル８に格納されたＢＣへの展開情報をページ単位や機能
単位等に応じてグループ化するものであり、フロアプラ
ンナー１１は、グループ化処理部１０によりグループ化
されたブロックの概略設計を会話形式で行なうもので、
前述した会話入力部と同様、例えば、概略設計状態等を
表示するディスプレイや、そのディスプレイ上の表示を
参照して入力指示を行なうべく設計者により操作される
キーボード，マウス等の入力部を有する端末装置により
構成されている。

【００１６】ＢＣ配置処理部１２は、フロアプランナー
１１によりグループ配置された各ブロックの内容を展開
し、各ブロックを構成するＢＣを実際の座標上に初期配
置してから、その配置状態が最適な状態となるようにＢ
Ｃの配置状態の改善処理を行なうものである。また、Ｂ
Ｃ間配線処理部１３は、ＢＣ配置処理部１２により所定
座標上に配置された各ＢＣの相互間の配線を、指定され
た条件（配線長の制限条件等）の下で行なうものであ
る。

【００１７】そして、１４はマスク設計データ作成部
で、このマスク設計データ作成部１４は、実装設計部９
による実装設計結果に基づいて、半導体（ＬＳＩ等）を
製造するために必要なマスクの設計データを作成するも
のである。上述の構成により、ＬＳＩ等の回路の実装設
計を行なう場合には、設計対象の回路についての論理回
路情報が、ＶＨＤＬ等のテキスト形式でＨＤＬ入力部１
から入力されるとともに、会話入力部４やテキスト入力
部５から高機能シンボルやそのシンボル間の接続情報と
して入力される。

【００１８】ＨＤＬ入力部１からのテキスト情報は、一
旦、ファイル２に格納されてから、論理合成処理部３に
より、機能シンボルに展開されてから、会話入力部４や
テキスト入力部５からの情報とともにファイル６に格納
される。この後、ＢＣマッピング処理部７により、ファ
イル６に格納された機能記述レベルの論理入力情報が読
み出され、その論理入力情報が、指定された半導体プロ
セスにおけるＢＣに展開され、そのＢＣが、論理的な接
続関係を意識して一次元的にマッピングされ、そのマッ
ピング処理結果はファイル８に格納される。

【００１９】そして、実装設計部９では、まず、グルー
プ化処理部１０により、ファイル８に格納されたＢＣへ
の展開情報がページ単位や機能単位等に応じてグループ
化されてから、フロアプランナー１１において、グルー
プ化されたブロックの概略設計が会話形式で行なわれ
る。フロアプランナー１１による概略設計を終了する
と、ＢＣ配置処理部１２により、グループ配置された各
ブロックの内容が展開され、各ブロックを構成するＢＣ
が実際の座標上に初期配置され、その配置状態が最適な
状態となるようにＢＣの配置状態の改善処理が実行され
る。

【００２０】さらに、ＢＣ間配線処理部１３により、配
置された各ＢＣの相互間の配線が、接続情報に基づい
て、指定された条件の下で実行される。上述した実装設
計部９での各処理を繰り返し実行することにより、ＢＣ
が最適に配置されるとともに、最適に配置されたＢＣ相
互間の配線処理が行なわれる。以上のようにして得られ
た実装設計結果に基づいて、マスク設計データ作成部１
４により、半導体等の回路を製造するために必要なマス
クの設計データが作成され、その設計データが、実際に
回路の製造を行なう工場等へ送られる。

【００２１】

【発明が解決しようとする課題】しかしながら、上述し
た従来の回路設計手段では、設計対象の回路についての
全ての論理回路情報をＢＣに展開した情報と、そのＢＣ
間の接続情報とに基づいて、実装設計を開始しているた
め、実装設計部９で取り扱う情報量が膨大になってい
る。例えば、ファイル４に格納される情報量は、ファイ
ル２に格納されている情報量（初期情報量）の約１０倍
になり、さらに、ファイル８に格納される情報量は、前
記初期情報量の約１００倍にも達する。

【００２２】このため、ファイル８を構成するメモリ等
の必要資源と、ＣＰＵ処理時間（つまり実装設計部９の
処理時間）とが膨大なものになり、これらの資源や処理
時間を浪費することになる。従って、設計対象の回路が
複雑になればなるほど、実装設計処理が極めて困難にな
るという課題があった。本発明は、このような課題に鑑
み創案されたもので、論理設計時に入力されるハイレベ
ル設計情報に基づいて大局的な判断を行ない概略的な実
装設計を行なうようにして、実装設計処理の効率化をは
かるとともに、高性能な製品開発を可能にした、回路設
計方法および回路設計装置を提供することを目的とす
る。

【００２３】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、２１は設計対象回路につ
いての論理設計を行なう論理設計部、２２は概略設計
部、２３は実装設計部である。そして、概略設計部２２
は、論理設計部２１により得られた、実装設計基本単位
よりも抽象化レベルの高い抽象回路情報に基づいて、設
計対象回路を構成しうる機能ブロック単位の当該回路上
における概略的な配置位置を決定するものである。

【００２４】また、実装設計部２３は、抽象回路情報と
概略設計部２２により決定された概略的な配置位置とに
基づいて、機能ブロック単位を実装設計基本単位に２次
元的に展開して当該設計対象回路の実装設計を行なうも
のである（請求項１，１１）。なお、抽象回路情報に、
機能ブロック単位の概略的な配置位置を予め概略配置情
報として付与し、概略設計部２２が、その概略配置情報
に基づいて概略的な配置位置を決定するように構成して
もよい（請求項２，１２）。

【００２５】また、抽象回路情報に、機能ブロック単位
に接続されるべき設計対象回路の端子位置を予め概略配
置情報として付与し、概略設計部２２が、その端子位置
に基づいて概略的な配置位置を決定するように構成して
もよい（請求項３，１３）。さらに、抽象回路情報に、
機能ブロック単位における端子位置と、他の機能ブロッ
ク単位との接続情報とを予め概略配置情報として付与
し、概略設計部２２が、これらの端子位置および接続情
報に基づいて、概略的な配置位置を決定するように構成
してもよい（請求項４，１４）。このとき、概略設計部
２２は、端子位置および接続情報に基づいて、近接する
複数の機能ブロック単位を一つの機能ブロック単位とし
て階層化し、階層化された機能ブロック単位について概
略的な配置位置を決定することができる（請求項５，１
５）。

【００２６】また、抽象回路情報に、機能ブロック単位
を実装設計基本単位に展開した際におけるその実装設計
基本単位の配置範囲を付与し、実装設計部２３が、その
配置範囲を反映しながら実装設計を行なうように構成し
てもよいし（請求項６，１６）、抽象回路情報に、機能
ブロック単位の相互間における配線長制限情報を予め付
与し、実装設計部２３が、その配線長制限情報を反映し
ながら実装設計を行なうように構成してもよい（請求項
７，１７）。

【００２７】さらに、概略的な配置位置の決定結果を機
能図として出力する出力部をそなえてもよい（請求項
８，１８）。一方、論理設計部２１に、ハードウエア記
述言語をテキスト形式で入力するハードウエア記述言語
入力部と、このハードウエア記述言語入力部から入力さ
れたハードウエア記述言語から論理回路情報を合成し抽
象回路情報として概略設計部２２へ出力する論理合成処
理部とをそなえてもよい（請求項９，１９）。

【００２８】また、論理設計部２１に、論理回路情報と
しての機能シンボルを抽象回路情報として入力する機能
シンボル入力部をそなえてもよい（請求項１０，２
０）。

【００２９】

【作用】図１により上述した本発明の回路設計方法およ
び回路設計装置では、概略設計部２２により、論理設計
時に入力される抽象回路情報（ハイレベル設計情報；論
理合成前の論理式情報や、実装設計基本単位に展開する
前の中間情報）に基づいて、機能ブロック単位の概略的
な配置位置を決定することで、概略設計（仮想実装設
計）が行なわれ、大局的な判断で実装設計イメージを決
めることができる（請求項１，１１）。

【００３０】なお、概略設計部２２による概略的な配置
位置は、抽象回路情報に予め付与した、概略配置情報
や、機能ブロック単位に接続されるべき設計対象回路の
端子位置に基づいて決定できる（請求項２，３，１２，
１３）。また、概略設計部２２による概略的な配置位置
は、抽象回路情報に予め付与した、機能ブロック単位に
おける端子位置と、他の機能ブロック単位との接続情報
とに基づいて決定することもできる（請求項４，１
４）。このとき、端子位置および接続情報に基づいて、
近接する複数の機能ブロック単位を一つの機能ブロック
単位として階層化することにより、機能ブロックを仮想
的に多重階層として扱うことが可能で、概略設計部２２
による概略的な配置位置をより簡易に決定することがで
きる（請求項５，１５）。

【００３１】さらに、抽象回路情報に、実装設計基本単
位の配置範囲を付与しておくことにより、実装設計部２
３による実装設計に際して、その配置範囲を加味・反映
することができるほか（請求項６，１６）、抽象回路情
報に、配線長制限情報を付与しておくことにより、実装
設計部２３による実装設計に際して、その配線長制限情
報を加味・反映することができる（請求項７，１７）。

【００３２】また、出力部から、概略的な配置位置の決
定結果を機能図として出力することにより、設計者は、
実装設計イメージを把握することができる（請求項８，
１８）。一方、抽象回路情報は、ハードウエア記述言語
として入力し、そのハードウエア記述言語から論理回路
情報として合成して得ることができるほか（請求項９，
１９）、機能シンボルとして直接的に入力することもで
きる（請求項１０，２０）。

【００３３】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の一実施例としての回路設計装置の
構成を示すブロック図で、この図２において、３１は論
理設計部、３２はハイレベル実装設計部（概略設計
部）、３３は実装設計部である。

【００３４】論理設計部３１は、例えばＬＳＩ等の設計
対象回路についての論理設計を行なうもので、図１４に
より前述したものと同様の、ＨＤＬ入力部１，ファイル
２，論理合成処理部３，会話入力部（機能シンボル入力
部）４，テキスト入力部（機能シンボル入力部）５およ
びファイル６から構成されている。ここで、ＨＤＬ入力
部１は、例えばＶＨＤＬ等のＨＤＬ（ハードウエア記述
言語）を用いテキスト形式で論理設計情報（論理合成前
の論理式情報）を入力するものであり、ファイル２は、
ＨＤＬ入力部１から入力されたテキスト情報（論理設計
情報）を格納するものであり、論理合成処理部３は、フ
ァイル２に格納されたテキスト情報を読み出し、そのテ
キスト情報に対する論理合成処理を行ない、そのテキス
ト情報を機能シンボル（抽象回路情報）に展開するもの
である。

【００３５】また、会話入力部４は、ＡＮＤ，ＯＲ，Ａ
ＤＤＥＲ等の高機能シンボルやそのシンボル間の接続情
報を論理回路情報（ＢＣに展開する前の中間情報）とし
て会話形式で入力するものであり、テキスト入力部５
は、ＡＮＤ，ＯＲ，ＡＤＤＥＲ等の高機能シンボルやそ
のシンボル間の接続情報を論理回路情報としてテキスト
形式で入力するものであり、ファイル６は、論理合成処
理部３による処理結果と会話入力部４およびテキスト入
力部５からの論理回路情報とを機能記述レベルの論理入
力情報（ハイレベル言語による設計情報）として格納す
るものである。

【００３６】そして、本実施例において、各入力部１，
４，５から入力される抽象回路情報には、下記〜の
ような各種概略配置情報が予め付与されている。 機能ブロック単位の概略的な配置位置（図５〜図７に
て後述） 機能ブロック単位に接続されるべき設計対象回路の端
子位置（位置指定入出力端子情報；図１１，図１２にて
後述） 機能ブロック単位における端子位置（概略ピン情報，
端子引出し方向指定情報；図７〜図１０にて後述）、お
よび、他の機能ブロック単位との接続情報（論理的な結
合度；図１１，図１２にて後述） 機能ブロック単位をＢＣ（実装設計基本単位）に展開
した際におけるそのＢＣの配置範囲（図５〜図７にて後
述） 機能ブロック単位の相互間における配線長制限情報
（図７にて後述） 一方、本実施例のハイレベル実装設計部３２は、論理設
計部３１により得られた、ＢＣよりも抽象化レベルの高
い抽象回路情報に基づいて、設計対象回路を構成しうる
機能ブロック単位の当該回路上における概略的な配置位
置を決定するもので、仮想ブロック初期配置部３４，フ
ロアプランナー３５，ファイル３６および機能図出力部
３７をそなえて構成されている。

【００３７】ここで、仮想ブロック初期配置部３４は、
機能記述前の情報（前述した抽象回路情報に付与された
概略配置情報）に基づいて仮想概略設計を行ない、仮想
ブロック（機能ブロック単位）の概略的な初期配置を行
なうものである。また、この仮想ブロック初期配置部３
４は、概略配置情報としての端子位置および接続情報に
基づいて、近接する複数の仮想ブロック（機能ブロック
単位）を一つの仮想ブロックとして多重化・階層化し、
その多重仮想ブロックについて概略的な初期配置を行な
う機能も有している。

【００３８】フロアプランナー３５は、仮想ブロック初
期配置部３４により行なわれた仮想概略設計結果に対し
て、設計者の操作により会話形式で配置改善処理を施
し、概略配置状態を最適にするためのもので、例えば、
概略配置状態等を表示するディスプレイや、そのディス
プレイ上の表示を参照して入力指示を行なうべく設計者
により操作されるキーボード，マウス等の入力部を有す
る端末装置により構成されている。

【００３９】ファイル３６は、フロアプランナー３５に
より作成された、仮想ブロックの概略配置イメージを格
納するものであり、機能図出力部３７は、ファイル３６
に格納されている仮想ブロックの概略配置イメージ（概
略的な配置位置の決定結果）を、ＬＳＩの規模に応じた
最適な図面を作成し、ＬＳＩチップデザイン図（ＬＳＩ
機能配置図，機能図）３８として出力するものである。

【００４０】また、本実施例の実装設計部３３は、ファ
イル６に格納されている抽象回路情報と概略設計部３２
により決定された概略的な配置位置とに基づいて、機能
ブロック単位（仮想ブロック）をＢＣに２次元的に展開
して当該設計対象回路の実装設計を行なうもので、２次
元ＢＣマッピング処理部３９，ファイル（データベー
ス）４０および詳細実装設計部４１をそなえて構成され
ている。

【００４１】２次元ＢＣマッピング処理部３９は、ファ
イル６に格納されている抽象回路情報（機能記述レベル
の論理入力情報）と、概略設計部３２により決定された
概略配置情報（概略的な配置位置，概略ピン情報等）と
に基づいて、各機能ブロック単位（仮想ブロック）を、
指定された半導体プロセスにおけるＢＣに展開し、その
ＢＣを、２次元的にマッピングするものである。また、
この２次元ＢＣマッピング処理部３９は、上述のような
マッピング処理機能のほか、機能的に重複してマッピン
グされた無駄なゲート等の削除する機能（リダクション
機能）も有している。

【００４２】ファイル４０は、２次元ＢＣマッピング処
理部３９による処理結果を格納するもので、このファイ
ル４０には、論理情報（機能記述レベルの論理入力情
報）が全てＢＣレベルに展開された状態で格納されてい
る。そして、詳細実装設計部４１は、設計対象回路の詳
細な実装設計を行なうもので、ＢＣ配置処理部４２およ
びＢＣ間配線処理部４３をそなえて構成されている。

【００４３】ＢＣ配置処理部４２は、ファイル３６に格
納されている概略配置情報に応じて、ファイル４０に格
納されている各ブロック内の展開ＢＣを実際の座標上に
初期配置してから、その配置状態が最適な状態となるよ
うにＢＣの配置状態の改善処理を行なうものである。こ
のとき、配線遅延を保証すべき配置範囲（前記参照）
が指定されている場合には、その指定範囲内に、対応す
るＢＣが配置されるように処理を行なう。

【００４４】ＢＣ間配線処理部４３は、ＢＣ配置処理部
４２により所定座標上に配置された各ＢＣの相互間の配
線を、指定された配線条件（前記の配線長制限情報）
の下で自動的に行なうものである。なお、マスク設計デ
ータ作成部１４は、図１４に示したものと同様、実装設
計部３３による実装設計結果に基づいて、半導体を製造
するために必要なマスクの設計データを作成するもので
ある。

【００４５】次に、上述のごとく構成された本実施例の
回路設計装置の動作について説明する。まず、ＨＤＬ入
力部１からは、ＶＨＤＬ，Ｖerilog ＨＤＬ，ＵＤＬ／
Ｉ，ＳＦＬ等のＨＤＬで記述されるハイレベル論理設計
情報が、テキスト形式で入力される。ＶＨＤＬ構文での
基本的な記述例を図３に示し、詳細については後述す
る。

【００４６】また、特に概略位置や配置範囲を指定した
い場合には、同時にその旨を定義する情報をを付与す
る。その情報は、仮想ブロック初期配置部３４における
仮想ブロック配置時の概略配置情報となる。このとき、
概略入出力端子位置情報やブロック間の配線長制限情報
も同時に付与して指定することもできる。これら概略位
置等の概略配置情報を付与したＶＨＤＬ構文での記述例
を図５，図７に示し、詳細については後述する。

【００４７】そして、論理合成処理部３では、ファイル
２に格納されている情報を読み出して、記述文法に従っ
て論理合成を行ない、その情報を機能シンボルレベルの
論理データに展開してファイル６に格納する。この結
果、論理合成処理により得られた情報の量は、ファイル
２に格納されていた情報量の約１０倍程度になる。例え
ば、図３に示すようなＶＨＤＬ構文に対して論理合成処
理部３による処理を施すことにより、図４に示すような
論理合成結果が得られる。図３，図４に示す例では、入
力端子として８ビットのポートが３つ有り（それぞれ符
号Ａ，Ｂ，Ｃで示す）、出力端子として８ビットのポー
トが１つ有り（符号Ｚで示す）、ポートＡ，Ｂからのデ
ータの論理積結果（ＡＮＤ）と、ポートＣからのデータ
との論理和（ＯＲ）を、ポートＺから出力する回路構成
となっている。

【００４８】また、ＡＮＤ，ＯＲ等の単純機能シンボル
や、ＦＵＬＬ−ＡＤＤＥＲ等の大規模で複雑な機能シン
ボル（例えば図９参照）について、概略配置情報を付与
する場合には、会話入力部４による会話形式で、あるい
は、テキスト入力部５によるテキスト形式で、機能シン
ボルを入力すると同時に概略配置情報を指定・入力す
る。このように概略配置情報を付与された機能シンボル
（論理設計情報）はファイル６に格納される。

【００４９】なお、ファイル６には、論理合成処理部３
によって合成された論理設計情報も格納されているの
で、これらの論理設計情報全体で、１つの論理機能とし
ては、ほぼ完全な情報が格納されていることになる。ま
た、ファイル６における論理設計情報は、入出力ピン
（入出力端子）や基本的な信号情報等を全て含んでいる
ので、設計対象回路の全体を大局的に把握する概略配置
等のフロアプランニング処理を実行するのに最適な情報
量と内容とがファイル６に格納されていることになる。

【００５０】ここで、概略配置情報として概略的な配置
位置および概略配置範囲を、テキスト上にＶＨＤＬで予
め記述して付与した例を図５に示す。この図５に示す例
では、仮想ブロック（機能ブロック単位）RBK1，RBK2，
RBK3の論理回路情報がＶＨＤＬにより記述されている
が、各仮想ブロックRBK1，RBK2，RBK3に関する情報とし
て、概略的な配置位置および概略配置範囲に関する情報
(rough location)が記述されている。

【００５１】概略的な配置位置および概略配置範囲に関
する情報、即ちラフロケーション情報は、具体的には、
例えば図６に示すように設定される。つまり、図６に示
す例では、設計対象であるＬＳＩにおけるＢＣの配置領
域を、大きく４つの領域Ａ１〜Ａ４に区分けするととも
に、さらに各領域Ａ１〜Ａ４内を小さな４つの領域Ｂ１
〜Ｂ４に区分けしている。なお、各領域Ａ１〜Ａ４は、
例えば1000μｍ× 800μｍの矩形であり、各領域Ｂ１〜
Ｂ４は、例えば 500μｍ× 400μｍの矩形である。

【００５２】そして、図５に示すテキスト上では、仮想
ブロックRBK1の概略的な配置位置および概略配置範囲が
“A1/B2 500-400 ”として記述されている。これは、仮
想ブロックRBK1を、図６に示す領域Ａ１内の小領域Ｂ２
(500μｍ× 400μｍの範囲）内に概略的に配置すべき旨
を表している。同様に、仮想ブロックRBK2の概略的な配
置位置および概略配置範囲が“A4/B4 500-400 ”として
記述されており、これは、仮想ブロックRBK2を、図６に
示す領域Ａ４内の小領域Ｂ４(500μｍ× 400μｍの範
囲）内に概略的に配置すべき旨を表している。

【００５３】図５に示すＶＨＤＬ記述例において、仮想
ブロックRBK1，RBK2のラフロケーション情報は、論理機
能と直接的に関係のない情報であるが、仮想ブロック初
期配置部３４での仮想ブロック配置時の優先概略配置情
報として利用され、そのラフロケーション情報に基づい
て、仮想ブロックは図６にて説明したいずれかの領域内
に概略的に配置される。

【００５４】また、図５に示す仮想ブロックRBK3につい
ては、ラフロケーション情報を記述していないが、この
ような場合でも、フロアプランナー３５での会話形式に
よる処理に際して、ラフロケーション情報を別途指定す
ることも可能である。また、ラフロケーション情報は、
会話入力部４やテキスト入力部５から機能シンボルによ
る論理入力を行なう際にも、同様に付与される。

【００５５】次に、図７に、概略配置情報として概略的
な配置位置，概略配置範囲，端子引出し方向指定情報
（概略端子位置情報）および配線長制限情報を、テキス
ト上にＶＨＤＬで予め記述して付与した例を示す。この
図７に示す例では、仮想ブロック（機能ブロック単位）
BLK9の論理回路情報がＶＨＤＬにより記述されている
が、その仮想ブロックBLK9に関する情報として、概略的
な配置位置および概略配置範囲に関する情報(rough loc
ation)のほかに、端子引出し方向指定情報(rough port)
および配線長制限情報(rough length)が記述されてい
る。

【００５６】ラフロケーション情報については、図５，
図６にて前述した通りであり、この図７に示す例では、
仮想ブロックBLK9の概略的な配置位置および概略配置範
囲が“Ａ２ 1000-800 ”として記述されており、これ
は、仮想ブロックBLK9を、図６に示す領域Ａ２（1000μ
ｍ× 800μｍの範囲）内に概略的に配置すべき旨を表し
ている。

【００５７】また、図７に示すテキスト上には、仮想ブ
ロックBLK9が、符号ＡＩ，ＢＩ，ＣＩ，ＤＩ，…，Ｈ
Ｉ，ＪＩで特定される端子（ポートあるいはピンともい
う）を有している旨が記述され、各端子についてのラフ
ポート情報およびラフレングス情報が記述されている。
端子引出し方向指定情報（概略端子位置情報）、即ちラ
フポート情報としては例えば図８に示すように設定され
るコードが用いられる。つまり、図８に示す例では、仮
想ブロックに対応する矩形領域の各辺を３つの部分に区
分けし、各端子がどの部分に配置されるかをラフポート
情報として指定・記述している。

【００５８】具体的には、左辺上の上部，中央部，下部
の３つの部分を指定するコードはそれぞれ“ＬＵ”，
“ＬＣ”，“ＬＤ”、右辺上の上部，中央部，下部の３
つの部分を指定するコードはそれぞれ“ＲＵ”，“Ｒ
Ｃ”，“ＲＤ”、上辺上の左部，中央部，右部の３つの
部分を指定するコードはそれぞれ“ＵＬ”，“ＵＣ”，
“ＵＲ”、上辺上の左部，中央部，右部の３つの部分を
指定するコードはそれぞれ“ＤＬ”，“ＤＣ”，“Ｄ
Ｒ”としている。なお、各部分に端子を配置した場合の
端子引出し方向が、図８のブロック内の矢印により示さ
れている。

【００５９】従って、図７に示すテキスト上では、ポー
トＡＩ，ＢＩをコードＬＤの部分（即ち左辺下部）から
引き出し、ポートＨＩ，ＪＩをコードＵＬの部分（即ち
上辺左部）から引き出す旨がラフポート情報として記述
されている。さらに、図７に示すテキスト上では、ポー
トＡＩ，ＢＩを通過する配線の総配線長が3000μｍ以下
になるように、また、ポートＨＩ，ＪＩを通過する配線
の総配線長が4000μｍ以下になるように、配線長制限情
報、即ちラフレングス情報が記述されている。

【００６０】上述したラフポート情報やラフレングス情
報も、ラフロケーション情報と同様、フロアプランナー
３５での会話形式による処理に際して別途指定できるほ
か、会話入力部４やテキスト入力部５から機能シンボル
による論理入力を行なう際に指定することもできる。図
９に、会話入力部４もしくはフロアプランナー３５での
会話形式により、ラフポート情報を指定した例を示す。

【００６１】この図９は、一つの仮想ブロック（機能ブ
ロック単位）を構成する論理回路を、機能シンボルによ
り記述した例を示している。この図９に示す論理回路で
は、８ビットのデータをそれぞれ格納する２つのレジス
タREG-A,REG-B と、これらのレジスタに格納された２つ
のデータを加算する加算器ADDER と、この加算器による
加算結果の８ビットデータを格納するレジスタREG-C と
がそなえられている。

【００６２】そして、レジスタREG-A に接続される入力
端子Ia0 〜Ia7 についてはコードＬＵ（左辺上部を端子
位置として指定）がラフポート情報として付与され、レ
ジスタREG-B に接続される入力端子Ib0 〜Ib7 について
はコードＬＤ（左辺下部を端子位置として指定）がラフ
ポート情報として付与されている。また、加算器ADDER
に接続される端子CiについてはコードＤＣ（下辺中央部
を端子位置として指定）がラフポート情報として付与さ
れ、レジスタREG-C に接続される出力端子Oc0 〜Oc7 に
ついてはコードＵＣ（上辺中央部を端子位置として指
定）がラフポート情報として付与されている。

【００６３】この図９に示すごとく指定されたラフポー
ト情報を用い、その論理回路について概略配置および２
次元ＢＣマッピング処理を施すことにより、図１０に示
すようなＢＣレベルの回路図を作成することができる。
図１０に示す回路図の詳細については後述する。さて、
設計対象のＬＳＩについての論理設計情報（抽象回路情
報）が全てファイル６に格納されると、ハイレベル実装
設計部３２により、ファイル６に格納されている情報に
基づき、以下のようにして仮想ブロックの概略的な配置
位置が決定され、概略設計（仮想実装設計）が行なわれ
る。

【００６４】まず、仮想ブロック初期配置部３４におい
て、対象となるブロックを従来よりも抽象的に扱うこと
により配置処理を簡単化し、概略的なブロック配置（仮
想多重階層ブロック配置）を、図１２に示すフローチャ
ート（ステップＳ１〜Ｓ５）に従って行なっている。即
ち、最初に、位置指定入出力端子をもつ仮想ブロック
を、その端子の近傍に配置する（ステップＳ１）。この
ステップＳ１による処理を、位置指定入出力端子をもつ
仮想ブロックが無くなるまで、繰り返し実行する。

【００６５】そして、位置指定入出力端子をもたない仮
想ブロックが存在するか否かを判定し（ステップＳ
２）、存在しなければ仮想ブロックの初期配置処理を終
了する一方、存在する場合には、ステップＳ３へ移行す
る。ステップＳ３では、位置指定入出力端子をもつ仮想
ブロックを含むまで、論理的な結合度（ブロック間の接
続状態）が密な仮想ブロックから順にグループ化を行な
う。このような処理を繰り返し行ない、全てのブロック
が位置指定入出力端子を含むものとなるように、２重階
層化を行なう。

【００６６】そして、概略位置を、先に配置した仮想ブ
ロックの位置として仮決定し（ステップＳ４）、概略位
置を仮決定された仮想ブロックの位置を、全体の信号の
流れ（先にグループ化した順序と方向）とブロック間配
線制限情報とを考慮しながら、フロアプランナー３５に
より補正・変更する（ステップＳ５）。ここで、ステッ
プＳ３，Ｓ４により実行される処理を、図１１により具
体的に説明する。図１１に示す設計対象のＬＳＩには、
端子名ｉ１〜ｉ８の入力端子と端子名Ｏ１〜Ｏ５の出力
端子とがそなえられ、このＬＳＩに対して８個の仮想ブ
ロックＢＬＫ１〜ＢＬＫ８が概略配置されるものとす
る。

【００６７】このとき、ブロックＢＬＫ１は入力端子ｉ
１およびｉ２を位置指定入出力端子としてもち、ブロッ
クＢＬＫ２は入力端子ｉ３および出力端子Ｏ５を位置指
定入出力端子としてもち、ブロックＢＬＫ４およびＢＬ
Ｋ６はいずれも入力端子ｉ３を位置指定入出力端子とし
てもち、ブロックＢＬＫ７は入力端子ｉ５〜ｉ７および
出力端子Ｏ１〜Ｏ３を位置指定入出力端子としてもち、
ブロックＢＬＫ８は入力端子ｉ８を位置指定入出力端子
としてもつものとする。

【００６８】また、ブロックＢＬＫ３およびＢＬＫ５は
位置指定入出力端子をもたないが、ブロックＢＬＫ３は
ブロックＢＬＫ１に対する結合度が密であり、また、ブ
ロックＢＬＫ５は、ブロックＢＬＫ３に次いでブロック
ＢＬＫ１に対する結合度が密であるとする。このような
仮想ブロックＢＬＫ１〜ＢＬＫ８の概略配置を、図１２
に示す手順に従って行なうと、まず、ステップＳ１の処
理により、位置指定入出力端子をもつブロックＢＬＫ
１，ＢＬＫ２，ＢＬＫ４，ＢＬＫ６〜ＢＬＫ８が、それ
ぞれ、位置指定入出力端子の近傍の領域に配置される。
なお、このとき、概略配置情報が付与されている仮想ブ
ロックについては、その情報を参照し、その概略配置情
報に応じた位置への配置を行なう。

【００６９】この後、ステップＳ３の処理により、ブロ
ックＢＬＫ１との結合度が密なブロックＢＬＫ３をブロ
ックＢＬＫ１内に包含させ、さらに、次にブロックＢＬ
Ｋ１との結合度が密なブロックＢＬＫ５をブロックＢＬ
Ｋ１内に包含させる。そして、以後のステップＳ４，Ｓ
５の処理では、これらのブロックＢＬＫ１，ＢＬＫ３，
ＢＬＫ５を、位置指定入出力端子をもつ一つの仮想二重
階層ブロックＢＬＫ１として取り扱う。

【００７０】前述のようにして、仮想ブロック初期配置
部３４により仮想多重階層ブロック配置を行なった後、
その仮想ブロックの位置を、フロアプランナー３５によ
り会話形式で最適な位置に変更・補正する。このとき、
判断指標として先の二重階層ブロック構造をディスプレ
イ上に表示して、会話処理の効率化をはかっている。ま
た、このフロアプランナー３５による配置状態の補正改
善処理は、概略配置された仮想ブロックの状況に基づい
て各ブロック間の接続状態と概略面積とを考慮しながら
実行する。ここでは特に、仮想ブロック数やブロック間
の接続関係などを設計者が十分把握できる程度の情報量
に、設計情報を抽象化して、トップダウンで処理するこ
とが重要である。

【００７１】フロアプランナー３５により補正された結
果（チップデザイン結果）は、ファイル３６に概略配置
情報として格納される。図１１に概略配置を示した例に
対して補正処理を施して得られる、チップデザイン結果
は、例えば図１３に示すようなものとなる。そのチップ
デザイン結果は、機能図出力部３７により、図１３に示
すようなＬＳＩチップデザイン図（機能図）３８として
印字出力される。このとき、予想ＢＣ面積に対応した概
略配置図上に、ブロック機能名，信号名等の必要な情報
を編集して記入する。この機能図３８は、ＬＳＩの場
合、チップデザイン図として全体的な評価分析等に際し
て有効である。また、例えばブロックＢＬＫ７について
実際配置範囲が概略配置情報として付与されている場合
には、図１３に示すように、その実際配置範囲を機能図
３８上に記入・表示する。

【００７２】そして、２次元ＢＣマッピング処理部３９
により、ファイル６に格納されている機能シンボルで定
義された論理設計情報を、目的テクノロジーのＢＣにマ
ッピングする。このとき、概略入出力ピン方向の情報が
定義されていれば、実際にＢＣ配置イメージに対応した
２次元ＢＣマッピングを行なう。つまり、定義された位
置に従って先に入出力端子を割り付けてから、例えば図
１０に示すように、入力側から出力側への信号の流れに
沿ってＢＣを配置し、２次元ＢＣマッピングを行なう。

【００７３】この後、機能的に重複してマッピングされ
た無駄なゲート等のＢＣを削除してから、２次元ＢＣマ
ッピング結果をファイル４０に格納する。なお、このフ
ァイル４０は、実装設計の基本単位（ＢＣ）に展開した
完全な論理データベースであるため、ファイル６におけ
る情報量の約１００倍の量の情報を格納することにな
る。

【００７４】論理データベースがファイル４０に作成さ
れると、ＢＣ配置処理部４２により、ファイル３６に格
納されている概略配置情報と、ファイル４０の論理デー
タベースとに基づいて、各ブロック内のＢＣを展開し、
各ＢＣを実際のＬＳＩの座標上に配置するが、このと
き、配置範囲が予め指定されていれば、その指定に従っ
て初期配置を行なう。この初期配置を行なった後、各Ｂ
Ｃの配置状態が最適な状態となるように配置改善処理も
実行され、ＢＣの配置位置の微調整が行なわれる。

【００７５】そして、ＢＣ間配線処理部４３により、配
置された各ＢＣの相互間の配線が、接続情報に基づい
て、指定された条件の下で実行される。このとき、配線
遅延および配線ノイズの規定を満足すべく、指定された
配線長や平行配線規制等の制限を遵守しながら、ＢＣ相
互間の自動配線が行なわれる。以上のようにして得られ
た実装設計結果に基づいて、マスク設計データ作成部１
４により、半導体等の回路を製造するために必要なマス
クの設計データが作成され、その設計データが、実際に
回路の製造を行なう工場等へ送られる。

【００７６】このように、本発明の一実施例によれば、
ハイレベル論理設計（論理設計部３１による設計）とハ
イレベル実装設計（ハイレベル実装設計部３２による設
計）との連携が可能になり、従来、実装設計に際してＢ
Ｃレベルで行なわれていたフロアプランニングの繰り返
しが省略され、仮想ブロック（機能ブロック単位）のレ
ベル、つまりより高い抽象化レベル（ハイレベル）で効
率よくフロアプランニングを行なえるため、最初から高
機能で高密度なＬＳＩ等の回路を設計することが可能に
なる。

【００７７】また、これに伴い、回路製造時の歩留り向
上とコストダウンとを実現でき、今後、益々大規模化す
るＬＳＩ等の電子回路の設計・製造に、本発明の方法お
よび装置は極めて有効なものとなる利点もある。なお、
上述した実施例では、設計対象回路がＬＳＩである場合
について説明したが、本発明は、これに限定されるもの
ではなく、プリント配線板等の各種電子回路などを設計
する際にも適用され、上記実施例と同様の作用効果を得
ることができる。

【００７８】

【発明の効果】以上詳述したように、本発明の回路設計
方法および回路設計装置によれば、論理設計時に入力さ
れる抽象回路情報に基づいて大局的な判断で実装設計イ
メージを決めることにより、実装設計処理が大幅に効率
化されるとともに、高性能な製品開発を実現できる効果
がある。また、これに伴い、回路製造時の歩留り向上と
コストダウンとを実現でき、今後、益々大規模化するＬ
ＳＩ等の電子回路の設計・製造に、本発明の方法および
装置は極めて有効なものとなる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例としての回路設計装置の構成
を示すブロック図である。

【図３】ＶＨＤＬ構文での基本的な記述例を示す図であ
る。

【図４】図３に示すＶＨＤＬ構文に対して論理合成処理
を施した結果を示す図である。

【図５】概略配置情報として概略的な配置位置および概
略配置範囲を付与した、ＶＨＤＬ構文での記述例を示す
図である。

【図６】概略的な配置位置を説明するための図である。

【図７】概略配置情報として概略的な配置位置，概略配
置範囲，端子引出し方向指定情報および配線長制限情報
を付与した、ＶＨＤＬ構文での記述例を示す図である。

【図８】端子引出し方向指定情報（端子位置情報）を説
明するための図である。

【図９】機能シンボルによる論理回路記述例を示す図で
ある。

【図１０】図９に示す論理回路記述例に対して２次元Ｂ
Ｃマッピング処理を施した結果を示す図である。

【図１１】ハイレベル実装設計部による概略配置の仮想
二重階層ブロックの状態を説明するための図である。

【図１２】本実施例による仮想多重階層ブロック配置手
順を説明するためのフローチャートである。

【図１３】本実施例のハイレベル実装設計部によるチッ
プデザイン結果を示す図である。

【図１４】一般的な回路設計装置の構成を示すブロック
図である。

【符号の説明】

１ ＨＤＬ入力部（ハードウエア記述言語入力部） ２ ファイル（データベース） ３ 論理合成処理部 ４ 会話入力部（機能シンボル入力部） ５ テキスト入力部（機能シンボル入力部） ６ ファイル（データベース） ７ ＢＣマッピング処理部 ８ ファイル（データベース） ９ 実装設計部 １０ グループ化処理部 １１ フロアプランナー １２ ＢＣ配置処理部 １３ ＢＣ間配線処理部 １４ マスク設計データ作成部 ２１ 論理設計部 ２２ 概略設計部 ２３ 実装設計部 ３１ 論理設計部 ３２ ハイレベル実装設計部（概略設計部） ３３ 実装設計部 ３４ 仮想ブロック初期配置部 ３５ フロアプランナー ３６ ファイル ３７ 機能図出力部 ３８ ＬＳＩチップデザイン図（機能図） ３９ ２次元ＢＣマッピング処理部 ４０ ファイル（データベース） ４１ 詳細実装設計部 ４２ ＢＣ配置処理部 ４３ ＢＣ間配線処理部

Claims (20)

【特許請求の範囲】
1. 【請求項１】 論理設計により得られる、実装設計基本
   単位よりも抽象化レベルの高い抽象回路情報に基づい
   て、設計対象回路を構成しうる機能ブロック単位の当該
   回路上における概略的な配置位置を決定してから、 前記概略的な配置位置および前記抽象回路情報に基づい
   て、前記機能ブロック単位を前記実装設計基本単位に２
   次元的に展開して当該設計対象回路の実装設計を行なう
   ことを特徴とする、回路設計方法。
2. 【請求項２】 前記抽象回路情報に、前記機能ブロック
   単位の概略的な配置位置を予め概略配置情報として付与
   することを特徴とする、請求項１記載の回路設計方法。
3. 【請求項３】 前記抽象回路情報に、前記機能ブロック
   単位に接続されるべき前記設計対象回路の端子位置を予
   め概略配置情報として付与し、 該端子位置に基づいて、前記概略的な配置位置を決定す
   ることを特徴とする、請求項１記載の回路設計方法。
4. 【請求項４】 前記抽象回路情報に、前記機能ブロック
   単位における端子位置と、他の機能ブロック単位との接
   続情報とを予め概略配置情報として付与し、 これらの端子位置および接続情報に基づいて、前記概略
   的な配置位置を決定することを特徴とする、請求項１記
   載の回路設計方法。
5. 【請求項５】 前記の端子位置および接続情報に基づい
   て、近接する複数の機能ブロック単位を一つの機能ブロ
   ック単位として階層化し、 階層化された機能ブロック単位についての前記概略的な
   配置位置を決定することを特徴とする、請求項４記載の
   回路設計方法。
6. 【請求項６】 前記抽象回路情報に、前記機能ブロック
   単位を実装設計基本単位に展開した際におけるその実装
   設計基本単位の配置範囲を付与し、 前記実装設計に際して該配置範囲を反映することを特徴
   とする、請求項１記載の回路設計方法。
7. 【請求項７】 前記抽象回路情報に、前記機能ブロック
   単位の相互間における配線長制限情報を予め付与し、 前記実装設計に際して該配線長制限情報を反映すること
   を特徴とする、請求項１記載の回路設計方法。
8. 【請求項８】 前記概略的な配置位置の決定結果を機能
   図として出力することを特徴とする、請求項１記載の回
   路設計方法。
9. 【請求項９】 前記抽象回路情報が、ハードウエア記述
   言語から合成された論理回路情報であることを特徴とす
   る、請求項１記載の回路設計方法。
10. 【請求項１０】 前記抽象回路情報が、機能シンボルと
    して入力された論理回路情報であることを特徴とする、
    請求項１記載の回路設計方法。
11. 【請求項１１】 設計対象回路についての論理設計を行
    なう論理設計部と、 該論理設計部により得られた、実装設計基本単位よりも
    抽象化レベルの高い抽象回路情報に基づいて、前記設計
    対象回路を構成しうる機能ブロック単位の当該回路上に
    おける概略的な配置位置を決定する概略設計部と、 前記抽象回路情報と該概略設計部により決定された前記
    概略的な配置位置とに基づいて、前記機能ブロック単位
    を前記実装設計基本単位に２次元的に展開して当該設計
    対象回路の実装設計を行なう実装設計部とをそなえたこ
    とを特徴とする、回路設計装置。
12. 【請求項１２】 前記抽象回路情報に、前記機能ブロッ
    ク単位の概略的な配置位置を予め概略配置情報として付
    与し、 該概略設計部が、該概略配置情報に基づいて前記概略的
    な配置位置を決定することを特徴とする、請求項１１記
    載の回路設計装置。
13. 【請求項１３】 前記抽象回路情報に、前記機能ブロッ
    ク単位に接続されるべき前記設計対象回路の端子位置を
    予め概略配置情報として付与し、 該概略設計部が、該端子位置に基づいて前記概略的な配
    置位置を決定することを特徴とする、請求項１１記載の
    回路設計装置。
14. 【請求項１４】 前記抽象回路情報に、前記機能ブロッ
    ク単位における端子位置と、他の機能ブロック単位との
    接続情報とを予め概略配置情報として付与し、 該概略設計部が、これらの端子位置および接続情報に基
    づいて、前記概略的な配置位置を決定することを特徴と
    する、請求項１１記載の回路設計装置。
15. 【請求項１５】 該概略設計部が、前記の端子位置およ
    び接続情報に基づいて、近接する複数の機能ブロック単
    位を一つの機能ブロック単位として階層化し、階層化さ
    れた機能ブロック単位について前記概略的な配置位置を
    決定することを特徴とする、請求項１４記載の回路設計
    装置。
16. 【請求項１６】 前記抽象回路情報に、前記機能ブロッ
    ク単位を実装設計基本単位に展開した際におけるその実
    装設計基本単位の配置範囲を付与し、 該実装設計部が、該配置範囲を反映しながら前記実装設
    計を行なうことを特徴とする、請求項１１記載の回路設
    計装置。
17. 【請求項１７】 前記抽象回路情報に、前記機能ブロッ
    ク単位の相互間における配線長制限情報を予め付与し、 該実装設計部が、該配線長制限情報を反映しながら前記
    実装設計を行なうことを特徴とする、請求項１１記載の
    回路設計装置。
18. 【請求項１８】 前記概略的な配置位置の決定結果を機
    能図として出力する出力部をそなえたことを特徴とす
    る、請求項１１記載の回路設計装置。
19. 【請求項１９】 該論理設計部に、 ハードウエア記述言語をテキスト形式で入力するハード
    ウエア記述言語入力部と、 該ハードウエア記述言語入力部から入力されたハードウ
    エア記述言語から論理回路情報を合成し、前記抽象回路
    情報として該概略設計部へ出力する論理合成処理部とを
    そなえたことを特徴とする、請求項１１記載の回路設計
    装置。
20. 【請求項２０】 該論理設計部に、 論理回路情報としての機能シンボルを前記抽象回路情報
    として入力する機能シンボル入力部をそなえたことを特
    徴とする、請求項１１記載の回路設計装置。