JPH08182305A

JPH08182305A - スイッチ駆動回路

Info

Publication number: JPH08182305A
Application number: JP32347994A
Authority: JP
Inventors: Masahito Onishi; 雅人大西
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1994-12-27
Filing date: 1994-12-27
Publication date: 1996-07-12

Abstract

(57)【要約】【目的】ロスを低減可能であると共に、システム全体
の効率向上が可能なスイッチ駆動回路を提供する。【構成】第１の電源Ｅａ，スイッチング素子Ｓａの直
列回路を、抵抗Ｒ₁を介してＱ₀のゲートに直列接続
し、第２の電源Ｅｂ，スイッチング素子Ｓｂの直列回路
を、抵抗Ｒ₁を介して主スイッチング素子Ｑ₀のゲート
に直列接続すると共に、スイッチング素子Ｓａとスイッ
チング素子Ｓｂとを交互にオンオフすることによりゲ−
ト容量Ｃｇを充放電して、主スイッチング素子Ｑ₀をオ
ンオフする。【効果】ゲートロスを大幅に低減可能で、システム全
体の効率を向上可能なスイッチ駆動回路を提供できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳＦＥＴなどの電
圧駆動型スイッチング素子のスイッチ駆動回路に関す
る。

【０００２】

【従来の技術】従来のスイッチ駆動回路の回路図を図１
７に、動作波形図を図１８に示す。

【０００３】本従来例は、電源Ｅａの出力端にトランジ
スタＱ₁，Ｑ₂の直列回路を並列接続し、抵抗Ｒ₁を介
して電圧駆動型の主スイッチング素子（以下、ＭＯＳＦ
ＥＴと呼ぶ。）（Ｑ₀）のゲ−ト・ソ−ス間にトランジ
スタＱ₂を並列接続して構成されると共に、トランジス
タＱ₁，Ｑ₂でＭＯＳＦＥＴ（Ｑ₀）を駆動するもので
ある。ここで、トランジスタＱ₁，Ｑ₂は、それぞれ信
号Ｓｉｇ１，Ｓｉｇ２をベ−スに供給することにより交
互にオンオフするものである。

【０００４】次に、図１８を参照して動作を簡単に説明
する。時刻ｔ₀で信号Ｓｉｇ1 が高レベル（Ｈレベル）
となると、トランジスタＱ₁がオンして抵抗Ｒ₁を介し
てＭＯＳＦＥＴ（Ｑ₀）のゲート容量Ｃｇを充電するこ
とにより、ゲート電圧Ｖｇを上昇してＭＯＳＦＥＴ（Ｑ
₀）をオンする。時刻ｔ₁でゲ−ト容量Ｃｇの充電はほ
ぼ完了し、ＭＯＳＦＥＴ（Ｑ₀）はオンを維持する。時
刻ｔ₂で信号Ｓｉｇ1 が低レベル（Ｌレベル）となると
共に、時刻ｔ₃で信号Ｓｉｇ２がＨレベルとなることに
より、トランジスタＱ₂がオンし、抵抗Ｒ₁を介してＭ
ＯＳＦＥＴ（Ｑ₀）のゲート容量Ｃｇに充電された電荷
が放電し、ゲート容量Ｃｇの両端電圧Ｖｇが低下してＭ
ＯＳＦＥＴ（Ｑ₀）がオフする。時刻ｔ₄でゲート容量
Ｃｇの放電がほぼ完了し、時刻ｔ₅で信号Ｓｉｇ２がＬ
レベルとなり、時刻ｔ₆で再び信号Ｓｉｇ１がＨレベル
となる。以上の様な動作を繰り返す。

【０００５】ここで、ＭＯＳＦＥＴ（Ｑ₀）のゲート駆
動の際のロスＷ₀を検討する。ＭＯＳＦＥＴ（Ｑ₀）が
オンする状態では、トランジスタＱ₁がオンすることに
より、電源ＥａからトランジスタＱ₁，抵抗Ｒ₁（トラ
ンジスタＱ₁のオン抵抗等を含む）を介してゲ−ト容量
Ｃｇを充電する充電回路が形成され、且つゲ−ト容量Ｃ
ｇの初期値がゼロであるからロスＷ₁は、Ｗ₁＝０．５×Ｃｇ×（Ｅａ）² ・・・・・・・・・・・・・・・（１）となり、ゲ−ト容量Ｃｇにも０．５×Ｃｇ×（Ｅａ）²
の電荷が蓄えられる。

【０００６】またＭＯＳＦＥＴ（Ｑ₀）がオフする状態
では、トランジスタＱ₂がオンすることにより、トラン
ジスタＱ₂，抵抗Ｒ₁（トランジスタＱ₂のオン抵抗等
を含む）を介してゲ−ト容量Ｃｇをゼロまで放電する放
電回路が形成され、且つゲ−ト容量Ｃｇの初期値がＥａ
であるからロスＷ₂は、Ｗ₂＝０．５×Ｃｇ×（Ｅａ）² ・・・・・・・・・・・・・・・（２）となる。ゆえに、１サイクルにおけるロスＷ₀は、Ｗ₀＝Ｗ₁＋Ｗ₂＝２×０．５×Ｃｇ×（Ｅａ）² ＝Ｃｇ×（Ｅａ）² ・・・・・・・・・・・・・（３）となる。

【０００７】

【発明が解決しようとする課題】しかし上記従来例にお
いては、大きな電力を制御するＭＯＳＦＥＴ等のゲ−ト
容量Ｃｇの値は大きく、また、動作周波数を高くした
り、電源電圧値Ｅａを高くしたりすることによりロスが
大きくなってしまうので、システム全体の効率を低下し
てしまう、という問題点が生じた。

【０００８】本発明は上記問題点に鑑みてなされたもの
で、その目的とするところは、ロスを低減可能であると
共に、システム全体の効率向上が可能なスイッチ駆動回
路を提供する。

【０００９】

【課題を解決するための手段】請求項１から請求項４及
び請求項１５記載の発明によれば、主スイッチング素子
をオンさせる電圧印加を行なう第１の電源と、主スイッ
チング素子をオフさせる電圧印加を行なう第２の電源と
を備えるスイッチ駆動回路に於いて、主スイッチング素
子のオフ時に主スイッチング素子の制御端子間の電荷を
蓄積するエネルギー蓄積手段を設けると共に、エネルギ
−蓄積手段を、制御端子間に並列接続されたキャパシタ
ンス素子、制御端子に直列接続されたインダクタンス素
子、第２の電源のいずれかにすることを特徴とする。

【００１０】請求項５、請求項６記載の発明によれば、
第１の電源と複数の電力供給用キャパシタンス素子とを
並列接続して、複数の電力供給用キャパシタンス素子を
充電し、その後に少なくとも複数の電力供給用キャパシ
タンス素子を直列接続したものを、主スイッチング素子
の制御端子間に並列接続して主スイッチング素子をオン
させると共に、少なくとも複数の電力供給用キャパシタ
ンス素子を並列接続したものを、主スイッチング素子の
制御端子間に並列接続して主スイッチング素子をオフさ
せることを特徴とする。

【００１１】請求項７から請求項１０記載の発明によれ
ば、第２の電源はキャパシタンス素子で、エネルギー蓄
積手段はインダクタンス素子であると共に、主スイッチ
ング素子のオフ時に、主スイッチング素子の制御端子間
の電荷をインダクタンス素子に蓄えた後で第２の電源及
び第３の電源に供給する、また、主スイッチング素子の
オン時に、少なくとも第２の電源から主スイッチング素
子に電荷を供給した後に第１の電源から電荷供給すると
共に、第３の電源は、例えばスイッチドキャパシタ回路
の様な電力変換回路であることを特徴とする。

【００１２】請求項１１記載の発明によれば、第１の電
源と並列接続して、複数の電力供給用キャパシタンス素
子を直列接続したものを充電し、その後に少なくとも複
数の電力供給用キャパシタンス素子を直列接続したもの
を、主スイッチング素子の制御端子間に並列接続して主
スイッチング素子をオンさせると共に、複数の電力供給
用キャパシタンス素子を並列接続したものを、主スイッ
チング素子の制御端子間に並列接続して主スイッチング
素子をオフさせることを特徴とする。

【００１３】請求項１２、請求項１３記載の発明によれ
ば、複数の電力供給用キャパシタンス素子の充放電経路
に、主スイッチング素子のオン状態とオフ状態とが切り
換わる過渡状態に、インダクタンス値が小さくなる電流
ピ−ク抑制インダクタンス素子を設けたことを特徴とす
る。

【００１４】請求項１４記載の発明によれば、外部電源
に直列接続された第１のスイッチング素子がオンするこ
とにより、第１のインダクタンス素子と主スイッチング
素子の制御端子間の容量成分とを共振動作させ、第１の
インダクタンス素子に流れる電流が零になると、第１の
スイッチング素子をオフすることにより、容量成分を充
電して主スイッチング素子をオンすることと、容量成分
の電荷を外部電源に帰還しながら放電して主スイッチン
グ素子をオフし、且つ主スイッチング素子のオフ後に第
２のスイッチング素子をオンして容量成分の残留電荷を
放電することとを特徴とする。

【００１５】

【作用】請求項１記載の発明によれば、第１の電源を主
スイッチング素子の制御端子に印加すると、主スイッチ
ング素子の制御端子間の容量成分が充電されて主スイッ
チング素子がオンする。第２の電源を主スイッチング素
子の制御端子に印加すると、主スイッチング素子の制御
端子間の容量成分の電荷が放出されて主スイッチング素
子がオフすると共に、放出された電荷がエネルギ−蓄積
手段に蓄積される。

【００１６】請求項２記載の発明によれば、第２の電源
を主スイッチング素子の制御端子に印加すると、主スイ
ッチング素子の制御端子間の容量成分の電荷が放出され
て主スイッチング素子がオフすると共に、放出された電
荷がキャパシタンス素子に蓄積される。

【００１７】請求項３記載の発明によれば、第２の電源
を主スイッチング素子の制御端子に印加すると、主スイ
ッチング素子の制御端子間の容量成分の電荷が放出され
て主スイッチング素子がオフすると共に、放出された電
荷がインダクタンス素子に蓄積される。

【００１８】請求項４記載の発明によれば、第２の電源
を主スイッチング素子の制御端子に印加すると、主スイ
ッチング素子の制御端子間の容量成分の電荷が放出され
て主スイッチング素子がオフすると共に、放出された電
荷が第２の電源に帰還され、蓄積される。

【００１９】請求項５記載の発明によれば、第１の電源
と複数の電力供給用キャパシタンス素子とを互いに並列
接続することにより、複数の電力供給用キャパシタンス
素子の各々を略第１の電源電圧まで充電し、その後に第
１の電源と複数の電力供給用キャパシタンス素子とを直
列接続したものを、主スイッチング素子の制御端子に印
加して、主スイッチング素子をオンする。

【００２０】複数の電力供給用キャパシタンス素子の各
々を並列接続したものを、主スイッチング素子の制御端
子に印加すると、主スイッチング素子の制御端子間の容
量成分の電荷が、複数の電力供給用キャパシタンス素子
の各々に放出されて主スイッチング素子がオフすると共
に、放出された電荷が複数の電力供給用キャパシタンス
素子の各々に蓄積される。

【００２１】請求項６記載の発明によれば、第１の電源
と複数の電力供給用キャパシタンス素子とを互いに並列
接続することにより、複数の電力供給用キャパシタンス
素子の各々を略第１の電源電圧まで充電し、その後に少
なくとも複数の電力供給用キャパシタンス素子とを直列
接続したものを、主スイッチング素子の制御端子に印加
して、主スイッチング素子をオンする。

【００２２】複数の電力供給用キャパシタンス素子の各
々を並列接続したものを、主スイッチング素子の制御端
子に印加すると、主スイッチング素子の制御端子間の容
量成分の電荷が、複数の電力供給用キャパシタンス素子
の各々に放出されて主スイッチング素子がオフすると共
に、放出された電荷が複数の電力供給用キャパシタンス
素子の各々に蓄積される。

【００２３】請求項７記載の発明によれば、キャパシタ
ンス素子を主スイッチング素子の制御端子の両端に接続
すると、主スイッチング素子の制御端子間の容量成分の
電荷が放出されて主スイッチング素子がオフすると共
に、放出された電荷がインダクタンス素子に蓄積された
後にキャパシタンス素子に供給される。キャパシタンス
素子に蓄積された電荷を、主スイッチング素子の制御端
子間の容量成分に供給した後で、第１の電源を主スイッ
チング素子の制御端子に印加することにより、主スイッ
チィング素子をオンする。

【００２４】請求項８記載の発明によれば、第２の電源
を主スイッチング素子の制御端子に印加すると、主スイ
ッチング素子の制御端子間の容量成分の電荷が放出され
て主スイッチング素子がオフすると共に、放出された電
荷がエネルギ−蓄積手段に蓄積された後に第３の電源に
帰還され、蓄積される。

【００２５】請求項９記載の発明によれば、第２の電源
を主スイッチング素子の制御端子に印加すると、主スイ
ッチング素子の制御端子間の容量成分の電荷が放出され
て主スイッチング素子がオフすると共に、放出された電
荷がエネルギ−蓄積手段に蓄積された後に電力変換回路
に帰還されて蓄積された後に、電力変換される。

【００２６】請求項１０記載の発明によれば、第２の電
源を主スイッチング素子の制御端子に印加すると、主ス
イッチング素子の制御端子間の容量成分の電荷が放出さ
れて主スイッチング素子がオフすると共に、放出された
電荷がエネルギ−蓄積手段に蓄積された後にスイッチド
キャパシタ回路に帰還されて蓄積された後に、電力変換
される。

【００２７】請求項１１記載の発明によれば、第１の電
源と複数の電力供給用キャパシタンス素子を直列接続し
たものとを並列接続することにより、複数の電力供給用
キャパシタンス素子を直列接続したものを略第１の電源
電圧まで充電し、その後に少なくとも複数の電力供給用
キャパシタンス素子を直列接続したものを、主スイッチ
ング素子の制御端子に印加して、主スイッチング素子を
オンする。

【００２８】複数の電力供給用キャパシタンス素子の各
々を並列接続したものを、主スイッチング素子の制御端
子に印加すると、主スイッチング素子の制御端子間の容
量成分の電荷が、複数の電力供給用キャパシタンス素子
の各々に放出されて主スイッチング素子がオフすると共
に、放出された電荷が複数の電力供給用キャパシタンス
素子の各々に蓄積される。

【００２９】請求項１２記載の発明によれば、電流ピ−
ク抑制インダクタンス素子に流れる電力供給用キャパシ
タンスの充放電電流が増加していき、やがてピーク値を
向かえ、減少してゼロとなった時に、電力供給用キャパ
シタンスの充電と放電とを切り換える。この場合の充放
電電流は共振的に滑らかになる。

【００３０】請求項１３記載の発明によれば、主スイッ
チング素子のオン状態とオフ状態とが切り換わる過渡状
態のときに、電流ピ−ク抑制インダクタンス素子のイン
ダクタンス値を小さくして、主スイッチング素子の制御
端子間の容量成分を流れる電流の立ち上がりの傾斜、及
び立ち下がりの傾斜を急にする。

【００３１】請求項１４記載の発明によれば、第１のス
イッチング素子がオンすると、第１のインダクタンス素
子と主スイチング素子の制御端子間の容量成分とが共振
動作する。そして、外部電源より第１のインダクタンス
素子に流れる電流が零になったときに、第１のスイッチ
ング素子をオフすると、主スイチング素子の制御端子間
の容量成分が充電されて、主スイッチング素子がオンす
る。

【００３２】また、第１のスイッチング素子がオンする
と、主スイチング素子の制御端子間の容量成分の電荷
が、第１のインダクタンス素子を介して外部電源に帰還
しながら放電して主スイッチング素子をオフする。そし
て、主スイッチング素子がオフした後に第２のスイッチ
ング素子をオンすると、主スイチング素子の制御端子間
の容量成分の残留電荷が、第２のスイッチング素子を介
して放電される。

【００３３】請求項１５記載の発明によれば、同一基板
上に設けられたスイッチ駆動回路の相互間で電荷の移動
が行われる。

【００３４】

【実施例】

（実施例１）本発明の第１実施例に係る回路図を図１に
示す。

【００３５】本回路は、第１の電源Ｅａ，スイッチング
素子Ｓａの直列回路を、抵抗Ｒ₁を介してＭＯＳＦＥＴ
（Ｑ₀）のゲートに直列接続し、第２の電源Ｅｂ，スイ
ッチング素子Ｓｂの直列回路を、抵抗Ｒ₁を介してＭＯ
ＳＦＥＴ（Ｑ₀）のゲートに直列接続すると共に、スイ
ッチング素子Ｓａとスイッチング素子Ｓｂとを交互にオ
ンオフすることによりゲ−ト容量Ｃｇを充放電するもの
である。つまり、スイッチング素子Ｓａがオンすると抵
抗Ｒ₁を介してゲ−ト容量Ｃｇが充電されるので、ＭＯ
ＳＦＥＴ（Ｑ₀）がオンする。スイッチング素子Ｓｂが
オンすると抵抗Ｒ₁を介してゲ−ト容量Ｃｇに充電され
た電荷が抵抗Ｒ₁を介して放出されて、ＭＯＳＦＥＴ
（Ｑ₀）がオフする。

【００３６】ここで、ゲート駆動の際のロスＷ₃を検討
する。ＭＯＳＦＥＴ（Ｑ₀）のオフ時はゲ−ト容量Ｃｇ
の電圧がＥｂであり、ＭＯＳＦＥＴ（Ｑ₀）がオフから
オンに移行するとゲ−ト容量Ｃｇの電圧はＥａとなるか
らロスＷ₄は、Ｗ₄＝０．５×Ｃｇ×（Ｅａ−Ｅｂ）² ・・・・・・・・・・・・（４）となる。

【００３７】また、オン時にゲ−ト容量Ｃｇの電圧がＥ
ａであり、ＭＯＳＦＥＴ（Ｑ₀）がオンからオフに移行
するとゲ−ト容量Ｃｇの電圧はＥｂとなるからロスＷ₂
は、Ｗ₅＝０．５×Ｃｇ×（Ｅａ−Ｅｂ）² ・・・・・・・・・・・・（５）となる。ゆえに、１サイクルにおけるロスＷ₃は、Ｗ₃＝Ｗ₄＋Ｗ₅ ＝２×０．５×Ｃｇ×（Ｅａ−Ｅｂ）²＝Ｃｇ×（Ｅａ−Ｅｂ）² ・・・・・・・・・・・・（６）となる。従来例のロスＷ₀と比較すると、その比率Ｘ
（＝Ｗ₃／Ｗ₀）は、Ｘ＝Ｗ₃／Ｗ₀＝Ｃｇ×（Ｅａ−Ｅｂ）²／Ｃｇ×（Ｅａ）² ＝（Ｅａ−Ｅｂ）²／（Ｅａ）² ・・・・・・・・（７）となる。ここでＭＯＳＦＥＴ（Ｑ₀）のオンオフのスレ
ッショルド電圧Ｖｔｈを、ＥａとＥｂとの中間に設定す
る必要がある。例えば、Ｅｂ= ０．５×Ｅａ・・・・・・・・・・・・・・・・・・・・・（８）とすると、式（７）より比率Ｘは、Ｘ＝（Ｅａ−Ｅｂ）²／（Ｅａ）² ＝（Ｅａ−０．５×Ｅａ）²／（Ｅａ）² ＝（０．５×Ｅａ）²／（Ｅａ）²＝０．２５・・・・・・・・（９）となり、ロスＷ₃をロスＷ₀の０．２５倍とすることが
可能となる。

【００３８】この様に構成したことにより、ゲートロス
を大幅に低減でき、システム全体の効率を向上できる。

【００３９】（実施例２）本発明に係る第２実施例の回
路図を図２に、動作波形図を図３に示す。

【００４０】本回路は電力供給用キャパシタンス素子Ｃ
₁，Ｃ₂（以下、キャパシタンス素子Ｃ₁，Ｃ₂と呼
ぶ。）とスイッチング素子Ｓ₁〜Ｓ₆とからなると共
に、スイッチング素子Ｓ₁〜Ｓ₆を切り換えることによ
りキャパシタンス素子Ｃ₁，Ｃ₂を互いに直列もしくは
並列接続する直列・並列切換え回路を、電源Ｅの両端に
並列接続し、ＭＯＳＦＥＴ（Ｑ₀）のゲート容量Ｃｇの
充放電を行なうものである。ここで、キャパシタンス素
子Ｃ₁，Ｃ₂，ゲ−ト容量Ｃｇの両端電圧をそれぞれＶ
_C1，Ｖ_C2，Ｖｇとする。

【００４１】次に、図３を用いて簡単に動作を説明す
る。時刻ｔ₀でスイッチング素子Ｓ₁がオンする。この
とき、スイッチング素子Ｓ ₂，Ｓ₃はオン、スイッチン
グ素子Ｓ₄，Ｓ₅，Ｓ₆はオフしているので、キャパシ
タンス素子Ｃ₁，Ｃ₂が電源Ｅに並列接続されてそれぞ
れ電源電圧値Ｅまで充電される。

【００４２】時刻ｔ₁でスイッチング素子Ｓ₁，Ｓ₂，
Ｓ₃がオフして時刻ｔ₂でスイッチング素子Ｓ₄，Ｓ₅
がオンすると、キャパシタンス素子Ｃ₁とキャパシタン
ス素子Ｃ₂とが直列接続され、抵抗Ｒ₁を介してゲ−ト
容量Ｃｇをキャパシタンス素子Ｃ₁とキャパシタンス素
子Ｃ₂との略総電圧（＝２×Ｅ弱）まで充電する。この
とき、キャパシタンス素子Ｃ₁，Ｃ₂の両端電圧Ｖ_C1，
Ｖ_C2は若干減少する。時刻ｔ₃でスイッチング素子
Ｓ₄，Ｓ₅がオフして時刻ｔ₄でスイッチング素子
Ｓ₂，Ｓ₃がオンすると、キャパシタンス素子Ｃ₁とキ
ャパシタンス素子Ｃ₂とが並列接続され、時刻ｔ₅でス
イッチング素子Ｓ₆がオンすると、キャパシタンス素子
Ｃ₁とキャパシタンス素子Ｃ₂とからなる並列回路にさ
らにゲ−ト容量Ｃｇが並列接続されるので、ゲ−ト容量
Ｃｇの両端電圧Ｖｇは低下する。このとき、キャパシタ
ンス素子Ｃ₁，Ｃ₂の両端電圧Ｖ_C1，Ｖ_C2は若干上昇す
る。時刻ｔ ₆でスイッチング素子Ｓ₆がオフし、時刻ｔ
₇で時刻ｔ₀と同様にキャパシタンス素子Ｃ₁，Ｃ₂が
電源Ｅから充電される。以上の動作を繰り返す。

【００４３】ここで、ゲ−ト容量Ｃｇを放電する場合、
先ずキャパシタンス素子Ｃ₁とキャパシタンス素子Ｃ₂
とを接続することによって、例えばゲ−ト容量Ｃｇとキ
ャパシタンス素子Ｃ₁とを先に接続してからゲ−ト容量
Ｃｇとキャパシタンス素子Ｃ ₂とを接続する場合と比べ
て、放電先の容量が大きくなりキャパシタンス素子Ｃ ₁
＋キャパシタンス素子Ｃ₂，Ｃ₁，Ｃ₂の電圧上昇が少
なくなるので、キャパシタンス素子Ｃ₁，Ｃ₂として耐
電圧の低いものを使用することができる。

【００４４】（実施例３）本発明に係る第３実施例の回
路図を図４に示す。

【００４５】図２に示した第２実施例と異なる点は、用
いるキャパシタンス素子の数をキャパシタンス素子Ｃ₁
〜Ｃ₇の７つにして、キャパシタンス素子Ｃ₁〜Ｃ₇を
互いに直並列接続することにより、スレッショルド電圧
Ｖｔｈよりもより高く、且つＭＯＳＦＥＴ（Ｑ₀）がオ
ンする時の電圧ＶＨを、ゲ−ト容量Ｃｇに印加すると共
に、スレッショルド電圧Ｖｔｈよりもより低く、且つＭ
ＯＳＦＥＴ（Ｑ₀）がオフする時の電圧ＶＬで、ゲ−ト
容量Ｃｇの電荷を帰還させようとすることである。

【００４６】図４（ａ）に示す様に例えば、スレッショ
ルド電圧Ｖｔｈを３Ｖとし、ＭＯＳＦＥＴ（Ｑ₀）がオ
ンする時の電圧ＶＨをスレッショルド電圧Ｖｔｈよりも
電圧αだけ高い電圧（＝７Ｖ）とし、ＭＯＳＦＥＴ（Ｑ
₀）がオフする時の電圧ＶＬをスレッショルド電圧Ｖｔ
ｈよりも電圧βだけ低い電圧（＝１Ｖ）とする。そし
て、キャパシタンス素子Ｃ₁〜Ｃ₇の１個当りの電圧を
電圧ＶＬ付近に設定すれば、キャパシタンス素子の個数
は、電圧ＶＨを電圧ＶＬで割った値の整数倍となるよう
に設定すれば良く、この場合は、７／１= ７個・・・・・・・・・・・・・・・・・・・・・・・（１０）となる。よって、電源Ｅからキャパシタンス素子Ｃ₁〜
Ｃ₇の各々を充電するときには図４（ｂ）に示す様に、
電源Ｅとキャパシタンス素子Ｃ₁〜Ｃ₇の各々とを並列
接続し、ゲ−ト容量Ｃｇを充電するときには図４（ｃ）
に示す様に、キャパシタンス素子Ｃ₁〜Ｃ₇を直列接続
したものをゲ−ト容量Ｃｇに並列接続する。ゲ−ト容量
Ｃｇの両端電圧Ｖｇを低下するときには図４（ｄ）に示
す様に、ゲ−ト容量Ｃｇとキャパシタンス素子Ｃ₁〜Ｃ
₇の各々とを並列接続する。

【００４７】上記の動作によるロスＷ₆は、Ｗ₆＝（ＶＨ−ＶＬ）²／ＶＨ² ＝（７−１）²／７²= ３６／４９≒０．７３倍・・・・・（１１）となる。

【００４８】上記第２及び第３実施例に示した様に構成
したことにより、２つの電圧を２つ以上のキャパシタン
ス素子の直並列接続の組みかえで得ることができる。ま
た、上記第２及び第３実施例では、先ず電源Ｅにキャパ
シタンス素子Ｃ₁〜Ｃ₇をそれぞれ並列接続し、ゲ−ト
容量Ｃｇをキャパシタンス素子Ｃ₁〜Ｃ₇の略総電圧
（＝７×Ｅ弱）まで充電したが、先ず電源Ｅにキャパシ
タンス素子Ｃ₁〜Ｃ₇の直列回路を並列接続し、ゲ−ト
容量Ｃｇをキャパシタンス素子Ｃ₁〜Ｃ₇の略総電圧
（＝Ｅ弱）まで充電してもよい。

【００４９】更に、本実施例に於いては、キャパシタン
ス素子の個数を７つにしたが、２つ以上であればいくつ
でもよい。

【００５０】（実施例４）本発明に係る第４実施例の回
路図を図５に示す。

【００５１】図２に示した第２実施例と異なる点は、ス
イッチング素子Ｓ₁とスイッチング素子Ｓ₃との間に電
流ピ−ク抑制インダクタンス素子Ｌ₁（以下、インダク
タンス素子Ｌ₁と呼ぶ。）を直列接続し、ゲ−ト容量Ｃ
ｇと直列に電流ピ−ク抑制インダクタンス素子Ｌ₂（以
下、インダクタンス素子Ｌ₂と呼ぶ。）を接続したこと
であり、その他の第２実施例と同一構成には同一符号を
付すことにより説明を省略する。

【００５２】スイッチング素子Ｓ₁〜Ｓ₆の動作は図３
に示したものとほぼ同様となる。なお、スイッチング素
子Ｓ₁，Ｓ₅，Ｓ₆がオンして各インダクタンス素子Ｌ
₁，Ｌ₂の電流が増加し、やがてピーク値を向かえ、減
少してゼロとなった時点でスイッチング素子Ｓ₁，
Ｓ₅，Ｓ₆をオフする。この様に動作することにより、
インダクタンス素子Ｌ₁，Ｌ₂がない場合にはピークの
高い微分波形の電流となっていたものが、インダクタン
ス素子Ｌ₁，Ｌ₂の挿入によって共振的な滑らかな電流
とすることができ、さらにロスを低減できる。

【００５３】（実施例５）本発明に係る第５実施例の回
路図を図６に示す。

【００５４】本回路は、キャパシタンス素子Ｃ₁とスイ
ッチング素子Ｓ₁，Ｓ₂，Ｓ₇，Ｓ ₈とからなると共
に、スイッチング素子Ｓ₁，Ｓ₂，Ｓ₇，Ｓ₈を切り換
えることによりキャパシタンス素子Ｃ₁を電源Ｅに対し
て直列もしくは並列接続する直列・並列切換え回路を、
電源Ｅの両端に並列接続し、ＭＯＳＦＥＴ（Ｑ₀）のゲ
ート容量Ｃｇの充放電を行なうものである。

【００５５】ゲ−ト容量Ｃｇの充電時には、スイッチン
グ素子Ｓ₁，Ｓ₂をオフ、スイッチング素子Ｓ₇，Ｓ₈
をオンし、電源Ｅとキャパシタンス素子Ｃ₁とを直列接
続することにより、電源電圧Ｅをキャパシタンス素子Ｃ
₁の両端電圧に重畳する。ゲ−ト容量Ｃｇの放電時に
は、スイッチング素子Ｓ₁，Ｓ₂，Ｓ₈をオン、スイッ
チング素子Ｓ₇をオフし、電源Ｅ，キャパシタンス素子
Ｃ₁，ゲ−ト容量Ｃｇを互いに並列接続する。

【００５６】この様に構成したことにより、電源電圧Ｅ
の重畳ができるので、キャパシタンスの個数及びスイッ
チング素子の個数の削減ができる。なお、キャパシタン
ス素子は複数個用いてもよい。

【００５７】また、上記第２から第５実施例に於いて
は、ゲ−ト容量Ｃｇの電荷の一部を複数のキャパシタン
ス素子に帰還して再度活用し、電源Ｅからは動作によっ
て失われた電荷のみを供給することによって、ゲートロ
スを大幅に低減でき、システム全体の効率を向上でき
る。

【００５８】（実施例６）本発明に係る第６実施例の回
路図を図７に、動作波形図を図８に示す。

【００５９】本回路は、スイッチング素子Ｓ₁，Ｓ₂，
インダクタンス素子Ｌ₁，抵抗Ｒ₁から構成されると共
に、電源Ｅからスイッチング素子Ｓ₁，インダクタンス
素子Ｌ₁，抵抗Ｒ₁を介してゲ−ト容量Ｃｇに電荷を供
給するものである。

【００６０】次に、図８を用いて動作を説明する。時刻
ｔ₀でスイッチング素子Ｓ₁がオンすると、Ｅよりイン
ダクタンス素子Ｌ ₁を介してゲ−ト容量Ｃｇとの共振に
よって電流Ｉｇが流れ、ゲ−ト容量Ｃｇの両端電圧Ｖｇ
が上昇していく。時刻ｔ₁でゲ−ト容量Ｃｇの両端電圧
Ｖｇがスレッショルド電圧Ｖｔｈを越えて、ＭＯＳＦＥ
Ｔ（Ｑ₀）がオンする。時刻ｔ₂で電流Ｉｇがゼロとな
るので、この時にスイッチング素子Ｓ₁をオフする。ま
た、ゲ−ト容量Ｃｇの両端電圧Ｖｇは最大値となる。時
刻ｔ₃で再びスイッチング素子Ｓ₁がオンすると、今度
はゲ−ト容量Ｃｇから抵抗Ｒ₁，インダクタンス素子Ｌ
₁を介して電源Ｅ側に電流が流れて、ゲ−ト容量Ｃｇの
両端電圧Ｖｇは減少していき、時刻ｔ₄で電流Ｉｇがゼ
ロとなるので、スイッチング素子Ｓ₁をオフする。しか
し、回路内のロス（例えば抵抗Ｒ₁）によって共振が弱
まるので、ゲ−ト容量Ｃｇの両端電圧Ｖｇはゼロとはな
らず若干の電圧を持っている。時刻ｔ₅でスイッチング
素子Ｓ₂がオンすることにより、ゲ−ト容量Ｃｇに残っ
た電圧を抵抗Ｒ₁で消費させてゲ−ト容量Ｃｇの両端電
圧Ｖｇをゼロにする。時刻ｔ₆でスイッチング素子Ｓ₂
をオフにする。ここで、抵抗Ｒ₁が小さいほど動作によ
って失われる電荷は少なくなる。

【００６１】本実施例に於いては、ゲ−ト容量Ｃｇの電
荷の一部を複数のキャパシタンス素子に帰還して再度活
用し、ゲ−ト容量Ｃｇの残留電荷のみをスイッチング素
子Ｓ ₂の動作でロスとするので、電源Ｅからは動作によ
って失われた電荷のみを供給することとなり、ゲートロ
スを大幅に低減でき、システム全体の効率を向上でき
る。

【００６２】（実施例７）本発明に係る第７実施例の回
路図を図９に、動作波形図を図１０に示す。

【００６３】本回路は、スイッチング素子Ｓ₁，Ｓ₂，
Ｓ₉，インダクタンス素子Ｌ₂，キャパシタンス素子Ｃ
₀，Ｄ₁，抵抗Ｒ₁から構成されると共に、ゲ−ト容量
Ｃｇからの帰還電荷を一旦インダクタンス素子Ｌ₂に蓄
え、さらにキャパシタンス素子Ｃ₀に蓄えて再利用する
ものである。

【００６４】次に、図１０を参照して動作を簡単に説明
する。なお、定常的に動作している途中のサイクルであ
るとする。

【００６５】時刻ｔ₀でスイッチング素子Ｓ₂がオンす
ると、キャパシタンス素子Ｃ₀がインダクタンス素子Ｌ
₂，抵抗Ｒ₁を介してＭＯＳＦＥＴ（Ｑ₀）のゲート容
量Ｃｇに並列接続される。ここで、キャパシタンス素子
Ｃ₀がゲ−ト容量Ｃｇに対して十分大きいとすると、イ
ンダクタンス素子Ｌ₂とゲ−ト容量Ｃｇとの共振によっ
てキャパシタンス素子Ｃ₀の電荷の一部がゲ−ト容量Ｃ
ｇに移動する。ゲ−ト容量Ｃｇが充電されることによ
り、ゲ−ト容量Ｃｇの両端電圧Ｖｇが上昇してスレッシ
ョルド電圧Ｖｔｈに達すると、ＭＯＳＦＥＴ（Ｑ₀）が
オンする。時刻ｔ ₁までに電流Ｉｇがゼロとなるとスイ
ッチング素子Ｓ₂をオフする。時刻ｔ₁でスイッチング
素子Ｓ₁をオンすることにより、抵抗Ｒ₁を介してさら
にゲ−ト容量Ｃｇが充電され、ゲ−ト容量Ｃｇの両端電
圧Ｖｇが上昇し、時刻ｔ₂で最大値となる。時刻ｔ₃で
スイッチング素子Ｓ₁をオフ、時刻ｔ₄でスイッチング
素子Ｓ₉をオンすると、ゲ−ト容量Ｃｇの電荷はインダ
クタンス素子Ｌ₂との共振によりインダクタンス素子Ｌ
₂の磁気エネルギーに移り変わっていく。時刻ｔ₅でイ
ンダクタンス素子Ｌ₂に流れる電流Ｉ_Lが最大となると
共に、ゲ−ト容量Ｃｇの両端電圧Ｖｇがゼロとなり、時
刻ｔ₅までにＭＯＳＦＥＴ（Ｑ₀）はオフする。また、
時刻ｔ₅でスイッチング素子Ｓ₉がオフすると、ダイオ
−ドＤ₁を介してインダクタンス素子Ｌ₂に蓄えられて
いたエネルギーがキャパシタンス素子Ｃ ₀に充電されて
いく。時刻ｔ₆でダイオ−ドＤ₁の順方向の電流Ｉ_Dが
ゼロとなり、ダイオ−ドＤ₁がオフするのでインダクタ
ンス素子Ｌ₂に電流Ｉ_Lが流れなくなる。

【００６６】以上の様に動作することにより、ゲ−ト容
量Ｃｇの電荷のほぼ全部がキャパシタンス素子Ｃ₀に移
る。

【００６７】（実施例８）本発明に係る第８実施例の回
路図を図１１に示す。

【００６８】図９に示した第７実施例と異なる点は、ス
イッチング素子Ｓ₁とスイッチング素子Ｓ₂との間にイ
ンダクタンス素子Ｌ₁を直列接続したことであり、その
他の第７実施例と同一構成には同一符号を付すことによ
り説明を省略する。なお、スイッチング素子Ｓ₁，
Ｓ₂，Ｓ₉の動作は図１０に示したものとほぼ同様とな
る。

【００６９】また、スイッチング素子Ｓ₁のオフのタイ
ミングは、インダクタンス素子Ｌ₁，Ｌ₂に流れる電流
が増加し、ピークを向かえて減少してゼロとなった時と
する。この様に動作することにより、インダクタンス素
子Ｌ₁．Ｌ₂がない場合にピークの高い微分波形の電流
となっていたものが、インダクタンス素子Ｌ₁．Ｌ₂の
挿入によって共振的な滑らかな電流とすることができ、
さらにロスを低減できるものである。

【００７０】上記第７及び第８本実施例に於いては、イ
ンダクタンス素子Ｌ₂を介して共振的にゲ−ト容量Ｃｇ
の両端電圧Ｖｇ、電流Ｉｇを変化させ、一旦磁気エネル
ギーに変換してからゲ−ト容量Ｃｇの電荷のほぼ全部を
電源Ｅに帰還して再度活用し、電流ピークをインダクタ
ンス素子Ｌ₁，Ｌ₂で抑制し、抵抗Ｒ₁でのロスを低減
することによって、電源Ｅからは動作によって失われた
電荷のみを供給することとなり、ゲートロスを大幅に低
減でき、システム全体の効率を向上できる。

【００７１】（実施例９）本発明に係る第９実施例の回
路図を図１２に、動作波形図を図１３に示す。

【００７２】本回路は、第７実施例に示した図９の回路
を、トランジスタ等を用いて具体回路にしたものであ
り、スイッチング素子Ｓ₉をトランジスタＱ₁₂，ダイオ
−ドＤ ₁₃で構成し、スイッチング素子Ｓ₂をトランジス
タＱ₁₁で構成する。

【００７３】次に、図１３を参照して動作を簡単に説明
する。なお、定常的に動作している途中のサイクルであ
るとする。

【００７４】時刻ｔ₀で信号Ｓｉｇ３がＨレベルとなる
と、信号Ｓｉｇ３はＮＯＴゲ−トＩＣ₂，ＩＣ₃で反転
され、ＮＯＴゲ−トＩＣ₂，ＩＣ₃の出力電圧Ｖｄ，Ｖ
ｅはＬレベルとなる。ＮＯＴゲ−トＩＣ₃の出力電圧Ｖ
ｅは、キャパシタンス素子Ｃ ₁₂，抵抗Ｒ₃，ダイオ−ド
Ｄ₁₂，抵抗Ｒ₄を介してダイオ−ドＤ₁₂の順方向電圧降
下より小さいマイナス電圧Ｖｆとなり、トランジスタＱ
₁₂はオフしている。また、ＮＯＴゲ−トＩＣ₂の出力電
圧Ｖｄにより、抵抗Ｒ₆，ダイオ−ドＤ₁₄を介してトラ
ンジスタＱ₁₁はオンする。トランジスタＱ₁₁がオン，ト
ランジスタＱ₁₂がオフすることにより、キャパシタンス
素子Ｃ₀がトランジスタＱ₁₁，ダイオ−ドＤ₁₇，抵抗Ｒ
₁，ダイオ−ドＤ₁₃，インダクタンス素子Ｌ₂を介して
ゲート容量Ｃｇに接続される。ここで、キャパシタンス
素子Ｃ₀がゲ−ト容量Ｃｇに対して十分大きいとする
と、インダクタンス素子Ｌ₂とゲ−ト容量Ｃｇとによる
共振によって、キャパシタンス素子Ｃ₀の電荷の一部が
ゲ−ト容量Ｃｇに移動し、ゲ−ト容量Ｃｇが充電される
ことによりゲ−ト容量Ｃｇの両端電圧Ｖｇは上昇してい
く。時刻ｔ₁までに電流Ｉｇがゼロとなると、ダイオ−
ドＤ₁₇がオフすることによって、インダクタンス素子Ｌ
₂を介するキャパシタンス素子Ｃ₀の放電が停止する。

【００７５】また、時刻ｔ₀で信号Ｓｉｇ３がＨレベル
となると、抵抗Ｒ₅，ダイオ−ドＤ ₁₆，キャパシタンス
素子Ｃ₁₃，ＮＯＴゲ−トＩＣ₁から構成される遅延回路
１により、キャパシタンス素子Ｃ₁₃の両端電圧が徐々に
上昇し、時刻ｔ₁でＮＯＴゲ−トＩＣ₁のスレッショル
ド電圧を越えると、ＮＯＴゲ−トＩＣ₁の出力電圧Ｖａ
がＨレベルとなる。そして、電圧Ｖａからダイオ−ドＤ
₁₅，抵抗Ｒ₁を介してさらにゲ−ト容量Ｃｇが充電さ
れ、ゲ−ト容量Ｃｇの両端電圧Ｖｇが上昇し、時刻ｔ₂
で最大値となる。時刻ｔ₃で信号Ｓｉｇ３がＬレベルと
なると、ダイオ−ドＤ₁₆がオンすることによりキャパシ
タンス素子Ｃ₁₃が瞬時に放電するので、キャパシタンス
素子Ｃ₁₃の両端電圧が低下し、ＮＯＴゲ−トＩＣ₁のス
レッショルド電圧を下回ると、ＮＯＴゲ−トＩＣ₁の出
力電圧ＶａがＬレベルとなる。また、信号Ｓｉｇ３はＮ
ＯＴゲ−トＩＣ₂，ＩＣ₃で反転され、ＮＯＴゲ−トＩ
Ｃ₂，ＩＣ₃の出力電圧Ｖｄ，ＶｅはＨレベルとなる。
出力電圧Ｖｄによりダイオ−ドＤ₁₄はオフするので、ト
ランジスタＱ₁₁はオフすると共に、ＮＯＴゲ−トＩＣ ₃
の出力電圧Ｖｅは、キャパシタンス素子Ｃ₁₂，抵抗
Ｒ₃，Ｒ₄によりプラス電圧Ｖｆとなり、トランジスタ
Ｑ₁₂はオンする。トランジスタＱ₁₂がオンすることによ
り、ゲ−ト容量Ｃｇの電荷はインダクタンス素子Ｌ₂と
の共振によりインダクタンス素子Ｌ₂の磁気エネルギー
に移り変わっていく。

【００７６】時刻ｔ₄までに、キャパシタンス素子
Ｃ₁₂，抵抗Ｒ₃，Ｒ₄を介してキャパシタンス素子Ｃ₁₂
が徐々に充電されることにより電圧Ｖｆが次第に低下す
る。時刻ｔ₄で電流ＩＬ、Ｉｇが最大となり、ゲ−ト容
量Ｃｇの両端電圧Ｖｇがゼロとなると共に、トランジス
タＱ₁₂がオフする。トランジスタＱ₁₂がオフすることに
より、インダクタンス素子Ｌ₂に蓄えられていたエネル
ギーが、ダイオ−ドＤ₁を介してキャパシタンス素子Ｃ
₀に充電される。やがて、ダイオ−ドＤ₁の順方向の電
流がゼロとなり、ダイオ−ドＤ₁がオフすることによっ
てインダクタンス素子Ｌ₂に電流が流れなくなると、ゲ
−ト容量Ｃｇの電荷のほぼ全部がキャパシタンス素子Ｃ
₀に移ったことになる。

【００７７】（実施例１０）本発明に係る第１０実施例
の回路図を図１４に示す。

【００７８】図７に示した第６実施例と異なる点は、イ
ンダクタンス素子Ｌ₁の代りに、インダクタンス素子Ｌ
₁₁とインダクタンス素子Ｌ₁₂，スイッチング素子Ｓ₁₂か
らなる並列回路との直列回路２ａ（以下、インダクダン
ス回路２ａと呼ぶ。）を設けて、電源Ｅからインダクダ
ンス回路２ａ，スイッチング素子Ｓ₁，抵抗Ｒ₁を介し
てゲ−ト容量Ｃｇに電荷を供給するものであり、その他
の第６実施例と同一構成には同一符号を付すことにより
説明を省略する。

【００７９】次に、動作を簡単に説明する。ゲ−ト容量
Ｃｇを充電する場合、スイッチング素子Ｓ₁，Ｓ₁₂をオ
ンすると、ゲ−ト容量Ｃｇはインダクタンス素子Ｌ₁₁，
抵抗Ｒ₁を介して充電され、ゲ−ト容量Ｃｇの両端電圧
Ｖｇが上昇し、ＭＯＳＦＥＴ（Ｑ₀）のスレッショルド
電圧を越えると、ＭＯＳＦＥＴ（Ｑ₀）がスイチング動
作を行ってオンしようとする。ＭＯＳＦＥＴ（Ｑ₀）の
スイッチング動作がほぼ終わり、ＭＯＳＦＥＴ（Ｑ₀）
が完全にオンするまではスイッチング素子Ｓ₁₂はオン
し、その後はスイッチング素子Ｓ₁₂をオフしてインダク
タンス素子Ｌ₁₁，Ｌ₁₂を直列接続する。

【００８０】また、ゲ−ト容量Ｃｇを放電する場合、ス
イッチング素子Ｓ₁をオン、スイッチング素子Ｓ₁₂をオ
フすると、ゲ−ト容量Ｃｇはインダクタンス素子Ｌ₁₁，
抵抗Ｒ₁を介して放電するので、ゲ−ト容量Ｃｇの両端
電圧Ｖｇが下降し、ＭＯＳＦＥＴ（Ｑ₀）のスレッショ
ルド電圧を下回るまではスイッチング素子Ｓ₁₂はオフす
る。ゲ−ト容量Ｃｇの両端電圧ＶｇがＭＯＳＦＥＴ（Ｑ
₀）のスレッショルド電圧を下回ると、ＭＯＳＦＥＴ
（Ｑ₀）がスイチング動作を行ってオフしようとする。
ＭＯＳＦＥＴ（Ｑ₀）のスイッチング動作がほぼ終わ
り、ＭＯＳＦＥＴ（Ｑ₀）が完全にオフするまではスイ
ッチング素子Ｓ₁₂はオンする。

【００８１】この様に動作することにより、例えばイン
ダクタンス素子Ｌ₁₁とインダクタンス素子Ｌ₁₂との総イ
ンダクタ値を、図７に示したインダクタンス素子Ｌ₁と
略等しくなる様にすれば、全体の電荷移動動作を大きく
変えることなく、インダクタンス素子Ｌ₁₁のみとインダ
クタンス素子Ｌ₁₁，Ｌ₁₂の直列接続とでは電流Ｉｇの波
形の傾斜を変えることができる。つまり、インダクタン
ス素子Ｌ₁₁だけの場合は、電流Ｉｇはより急な傾斜とす
ることができるので、ＭＯＳＦＥＴ（Ｑ₀）のスイッチ
ングロスを低減できる。

【００８２】（実施例１１）本発明に係る第１１実施例
の回路図を図１５に示す。

【００８３】図１４に示した第１０実施例と異なる点
は、インダクタンス回路２ａ及びスイッチング素子Ｓ₁
の代わりに、スイッチング素子Ｓ₁，インダクタンス素
子Ｌ₁₁の直列回路及びスイッチング素子Ｓ₁₃，インダク
タンス素子Ｌ₁₂の直列回路からなる並列回路と、電源
Ｅ，スイッチング素子Ｓ₁₃からなる直列回路の両端に並
列接続されると共に、インダクタンス素子Ｌ₁₂の電流を
還流させるダイオ−ドＤ₂₀とからなるインダクタンス回
路２ｂを設けて、電源Ｅからインダクダンス回路２ｂ，
抵抗Ｒ₁を介してゲ−ト容量Ｃｇに電荷を供給するもの
であり、その他の第１０実施例と同一構成には同一符号
を付すことにより説明を省略する。

【００８４】ゲ−ト容量Ｃｇを充電する場合、スイッチ
ング素子Ｓ₁，Ｓ₁₃をオンすると、ゲ−ト容量Ｃｇはイ
ンダクタンス素子Ｌ₁₁及びインダクタンス素子Ｌ₁₂，抵
抗Ｒ ₁を介して充電されるので、ゲ−ト容量Ｃｇの両端
電圧Ｖｇが上昇し、ＭＯＳＦＥＴ（Ｑ₀）のスレッショ
ルド電圧を越えると、ＭＯＳＦＥＴ（Ｑ₀）がスイッチ
ング動作を行ってオンしようとする。ＭＯＳＦＥＴ（Ｑ
₀）のスイッチング動作がほぼ終わり、ＭＯＳＦＥＴ
（Ｑ₀）が完全にオンするまではスイッチング素子Ｓ₁₃
はオンし、その後はスイッチング素子Ｓ₁₃をオフして、
若干のダイオ−ドＤ₂₀を還流するインダクタンス素子Ｌ
₁₂の電流が流れるが、インダクタンス素子Ｌ₁₁のみをゲ
−ト容量Ｃｇに接続する。

【００８５】また、ゲ−ト容量Ｃｇを放電する場合、ス
イッチング素子Ｓ₁をオン，スイッチング素子Ｓ₁₃をオ
フすると、ゲ−ト容量Ｃｇはインダクタンス素子Ｌ₁₁，
抵抗Ｒ₁を介して放電するので、ゲ−ト容量Ｃｇの両端
電圧Ｖｇが下降し、ＭＯＳＦＥＴ（Ｑ₀）のスレッショ
ルド電圧を下回るまではスイッチング素子Ｓ₁₃がオフす
る。ゲ−ト容量Ｃｇの両端電圧ＶｇがＭＯＳＦＥＴ（Ｑ
₀）のスレッショルド電圧を下回ると、ＭＯＳＦＥＴ
（Ｑ₀）がスイッチング動作を行ってオフしようとす
る。ＭＯＳＦＥＴ（Ｑ₀）のスイッチング動作がほぼ終
わり、ＭＯＳＦＥＴ（Ｑ₀）が完全にオフするまではス
イッチング素子Ｓ₁₃はオンし、インダクタンス素子
Ｌ₁₁，Ｌ₁₂を流れる電流がゼロになればスイッチング素
子Ｓ₁，Ｓ₁₃をオフする。

【００８６】この様に動作することにより、例えばイン
ダクタンス素子Ｌ₁₁とインダクタンス素子Ｌ₁₂との総イ
ンダクタ値を、図７に示したインダクタンス素子Ｌ₁と
略等しくなる様にすれば、全体の電荷移動動作を大きく
変えることなく、インダクタンス素子Ｌ₁₁のみとインダ
クタンス素子Ｌ₁₁，Ｌ₁₂の並列接続とでは電流Ｉｇの波
形の傾斜を変えることができる。つまり、インダクタン
ス素子Ｌ₁₁，Ｌ₁₂の並列接続の場合は、電流Ｉｇはより
急な傾斜とすることができるので、ＭＯＳＦＥＴ
（Ｑ₀）のスイッチングロスを低減でき、またゲ−ト容
量Ｃｇの残留電荷のみをスイッチング素子Ｓ₂の動作で
ロスとすることができる。

【００８７】上記第７から第１１本実施例に於いては、
インダクタンス素子Ｌ₁，Ｌ₂，Ｌ ₁₁，Ｌ₁₂を介して共
振的にゲ−ト容量Ｃｇの両端電圧Ｖｇ、電流Ｉｇを変化
させ、一旦磁気エネルギーに変換してからゲ−ト容量Ｃ
ｇの電荷のほぼ全部を電源Ｅもしくは信号Ｓｉｇ３に帰
還して再度活用し、電流ピークをインダクタンス素子Ｌ
₁，Ｌ₂，Ｌ₁₁，Ｌ₁₂で減少し、抵抗Ｒ₁でのロスを低
減することによって、電源Ｅもしくは信号Ｓｉｇ３から
は動作によって失われた電荷のみを供給することとな
り、ゲートロスを大幅に低減でき、システム全体の効率
を向上できる。

【００８８】（実施例１２）本発明に係る第１２実施例
のブロック構成図を図１６に示す。

【００８９】本ブロック構成図は、電源Ｅ_Yと、電源Ｅ
_YとＭＯＳＦＥＴ（Ｑ₀）の制御端子との間に接続され
たスイッチドキャパシタ回路Ｓ．Ｃ．と、第３の電源Ｅ
_Xとから構成されると共に、ゲ−ト容量Ｃｇから電源Ｅ
_Yへ帰還していたエネルギ−を、もしくは中間的なイン
ダクタ及びキャパシタに帰還して再利用していたエネル
ギーを、他の電源Ｅ_X及び他の負荷に供給しようとする
ものである。

【００９０】つまり、電源Ｅ_Yに帰還していたエネルギ
−を、もしくは中間的なインダクタ及びキャパシタに帰
還して再利用していたエネルギーを、例えばスイッチド
キャパシタ回路Ｓ. Ｃ. で電源Ｅ_Xへ供給しやすく、且
つ電源Ｅ_Xよりも若干高い電圧に変換すれば、異なる電
源への供給が可能となる。

【００９１】なお、電源Ｅ_Xと電源Ｅ_Yとを互いに入れ
換えて、ゲ−ト容量Ｃｇから電源Ｅ _Xへエネルギ−を帰
還する様にしてもよく、この様に構成したことにより、
ゲートロスを大幅に低減することが可能となり、システ
ム全体の効率を向上ができる。

【００９２】また、上記全ての実施例に於いては、１個
の主スイッチング素子Ｑ₀について述べてきたが、主ス
イッチング素子及びその駆動回路を複数設けて、それぞ
れの主スイッチング素子及びその駆動回路に本発明によ
る構成及び動作を適用し、それぞれの主スイッチング素
子及びその駆動回路を同一の基板上に構成して、各々の
主スイッチング素子及びその駆動回路間で相互に電荷の
移動を行なってもよい。

【００９３】

【発明の効果】請求項１から請求項４及び請求項１５記
載の発明によれば、ゲートロスを大幅に低減可能で、シ
ステム全体の効率を向上可能なスイッチ駆動回路を提供
できる。

【００９４】請求項５、請求項６記載の発明によれば、
２つの電圧を２つ以上のキャパシタンス素子の直並列接
続の組みかえで得ることが可能で、耐電圧の低いキャパ
シタンス素子を使用することが可能であると共に、ゲー
トロスを大幅に低減可能で、システム全体の効率を向上
可能なスイッチ駆動回路を提供できる。

【００９５】請求項７から請求項１１記載の発明によれ
ば、電源からは動作によって失われた電荷のみを供給す
ることが可能であると共に、ゲートロスを大幅に低減可
能で、システム全体の効率を向上可能なスイッチ駆動回
路を提供できる。

【００９６】請求項１２、請求項１３記載の発明によれ
ば、充放電電流のピ−クを抑えることが可能であると共
に、ゲートロスを大幅に低減可能で、システム全体の効
率を向上可能なスイッチ駆動回路を提供できる。

【００９７】請求項１４記載の発明によれば、電源から
は動作によって失われた電荷のみを供給することが可能
であると共に、ゲートロスを大幅に低減可能で、システ
ム全体の効率を向上可能なスイッチ駆動回路を提供でき
る。

【図面の簡単な説明】

【図１】本発明に係る第１実施例の回路図を示す。

【図２】本発明に係る第２実施例の回路図を示す。

【図３】上記実施例に係る動作波形図を示す。

【図４】本発明に係る第３実施例の回路図を示す。

【図５】本発明に係る第４実施例の回路図を示す。

【図６】本発明に係る第５実施例の回路図を示す。

【図７】本発明に係る第６実施例の回路図を示す。

【図８】上記実施例に係る動作波形図を示す。

【図９】本発明に係る第７実施例の回路図を示す。

【図１０】上記実施例に係る動作波形図を示す。

【図１１】本発明に係る第８実施例の回路図を示す。

【図１２】本発明に係る第９実施例の回路図を示す。

【図１３】上記実施例に係る動作波形図を示す。

【図１４】本発明に係る第１０実施例の回路図を示す。

【図１５】本発明に係る第１１実施例の回路図を示す。

【図１６】本発明に係る第１１実施例のブロック構成図
を示す。

【図１７】本発明に係る従来例の回路図を示す。

【図１８】上記従来例に係る動作波形図を示す。

【符号の説明】

Ｃキャパシタンス素子Ｅ電源Ｉ電流Ｌインダクタンス素子Ｑスイッチング素子Ｓ．Ｃ．スイッチドキャパシタ

Claims

【特許請求の範囲】

【請求項１】主スイッチング素子をオンさせる電圧印
加を行なう第１の電源と、前記主スイッチング素子をオ
フさせる電圧印加を行なう第２の電源とを備えるスイッ
チ駆動回路に於いて、前記主スイッチング素子のオフ時に前記主スイッチング
素子の制御端子間の電荷を蓄積するエネルギー蓄積手段
を備えたことを特徴とするスイッチ駆動回路。
【請求項２】前記エネルギ−蓄積手段は、前記制御端
子間に並列接続されたキャパシタンス素子であることを
特徴とする請求項１記載のスイッチ駆動回路。
【請求項３】前記エネルギ−蓄積手段は、前記制御端
子に直列接続されたインダクタンス素子であることを特
徴とする請求項１記載のスイッチ駆動回路。
【請求項４】前記エネルギ−蓄積手段は、前記第２の
電源であると共に、前記電荷を、前記第２の電源に帰還
することを特徴とする請求項１記載のスイッチ駆動回
路。
【請求項５】複数の電力供給用キャパシタンス素子を
設け、前記第１の電源と前記複数の電力供給用キャパシ
タンス素子とを並列接続して、前記複数の電力供給用キ
ャパシタンス素子を充電し、その後に前記第１の電源と
前記複数の電力供給用キャパシタンス素子とを直列接続
したものを、前記主スイッチング素子の制御端子間に並
列接続して前記主スイッチング素子をオンさせると共
に、少なくとも前記複数の電力供給用キャパシタンス素子を
並列接続したものを、前記主スイッチング素子の制御端
子間に並列接続して前記主スイッチング素子をオフさせ
ることを特徴とする、請求項１記載のスイッチ駆動回
路。
【請求項６】複数の電力供給用キャパシタンス素子を
設け、前記第１の電源と前記複数の電力供給用キャパシ
タンス素子とを並列接続して、前記複数の電力供給用キ
ャパシタンス素子を充電し、その後に少なくとも前記複
数の電力供給用キャパシタンス素子を直列接続したもの
を、前記主スイッチング素子の制御端子間に並列接続し
て前記主スイッチング素子をオンさせると共に、前記複数の電力供給用キャパシタンス素子を並列接続し
たものを、前記主スイッチング素子の制御端子間に並列
接続して前記主スイッチング素子をオフさせることを特
徴とする、請求項１記載のスイッチ駆動回路。
【請求項７】前記第２の電源はキャパシタンス素子
で、前記エネルギー蓄積手段はインダクタンス素子であ
ると共に、前記主スイッチング素子のオフ時に、前記主スイッチン
グ素子の制御端子間の電荷を前記インダクタンス素子に
蓄えた後で前記第２の電源に供給し、前記主スイッチン
グ素子のオン時に、少なくとも第２の電源から前記主ス
イッチング素子に電荷を供給した後に第１の電源から電
荷供給することを特徴とする請求項１記載のスイッチ駆
動回路。
【請求項８】前記エネルギ−蓄積手段からの電荷供給
を帰還される第３の電源を設けたことを特徴とする請求
項１から請求項４のいずれかに記載のスイッチ駆動回
路。
【請求項９】前記第３の電源は、電力変換を行う電力
変換回路であることを特徴とする請求項８記載のスイッ
チ駆動回路。
【請求項１０】前記電力変換回路は、スイッチドキャ
パシタ回路であることを特徴とする請求項９記載のスイ
ッチ駆動回路。
【請求項１１】前記複数の電力供給用キャパシタンス
素子を直列接続したものを、前記第１の電源と並列接続
して、前記複数の電力供給用キャパシタンス素子を充電
し、その後に少なくとも前記複数の電力供給用キャパシ
タンス素子を直列接続したものを、前記主スイッチング
素子の制御端子間に並列接続して前記主スイッチング素
子をオンさせると共に、前記複数の電力供給用キャパシタンス素子を並列接続し
たものを、前記主スイッチング素子の制御端子間に並列
接続して前記主スイッチング素子をオフさせることを特
徴とする請求項１記載のスイッチ駆動回路。
【請求項１２】前記複数の電力供給用キャパシタンス
素子の充放電経路に、電流ピ−ク抑制インダクタンス素
子を設けたことを特徴とする請求項５から請求項７のい
ずれかに記載のスイッチ駆動回路。
【請求項１３】前記電流ピ−ク抑制インダクタンス素
子は、前記主スイッチング素子のオン状態とオフ状態と
が切り換わる過渡状態のときに、インダクタンス値が小
さくなるものであることを特徴とする請求項１２記載の
スイッチ駆動回路。
【請求項１４】制御端子間に容量成分を有する前記主
スイッチング素子を、外部電源より電圧供給されて駆動
するスイッチ駆動回路であって、前記外部電源に直列接続された、第１のスイッチング素
子及び第１のインダクタンス素子からなる直列回路と、
前記主スイッチング素子の制御端子間に並列接続された
第２のスイッチング素子とを備え、前記第１のスイッチング素子がオンすることにより、前
記第１のインダクタンス素子と前記容量成分とを共振動
作させ、前記第１のインダクタンス素子に流れる電流が
零になると、前記第１のスイッチング素子をオフするこ
とにより、前記容量成分を充電して前記主スイッチング
素子をオンすることと、前記容量成分の電荷を前記外部電源に帰還しながら放電
して前記主スイッチング素子をオフし、且つ前記主スイ
ッチング素子のオフ後に前記第２のスイッチング素子を
オンして前記容量成分の残留電荷を放電することとを特
徴とするスイッチ駆動回路。
【請求項１５】複数の前記スイッチ駆動回路を同一基
板上に設けると共に、複数の前記スイッチ駆動回路の相
互間で電荷移動を行うことを特徴とする請求項１から請
求項１４のいずれかに記載のスイッチ駆動回路。