JPH0818009A - Semiconductor device - Google Patents
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- JPH0818009A JPH0818009A JP15236594A JP15236594A JPH0818009A JP H0818009 A JPH0818009 A JP H0818009A JP 15236594 A JP15236594 A JP 15236594A JP 15236594 A JP15236594 A JP 15236594A JP H0818009 A JPH0818009 A JP H0818009A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体装置に係り、特
にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造を採用したＭＯＳＦＥＴを有する半導体装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to SOI (Silicon On Insulator).
r) The present invention relates to a semiconductor device having a MOSFET adopting the structure.
【０００２】[0002]
【従来の技術】従来より半導体装置の高速化・高集積化
が進められる中で絶縁体上の単結晶シリコン層（ＳＯＩ
層）に形成したＭＯＳＦＥＴの研究が行われている。特
に、ＳＯＩ層の厚さがＭＯＳＦＥＴのチャネル領域の最
大空乏層幅よりも薄くチャネル形成時にＳＯＩ層が完全
に空乏化するような場合（以下、これを薄膜ＳＯＩＭＯ
ＳＦＥＴという）には、バルクシリコン基板上に形成し
たＭＯＳＦＥＴに比べショートチャネル効果が制御でき
るとかチャネル中の垂直方向の電界が緩和されるため実
効移動度が向上する等の優れた特性を示すことが知られ
ている。2. Description of the Related Art In the past, as semiconductor devices have been speeded up and highly integrated, a single crystal silicon layer (SOI) on an insulator has been developed.
Research on MOSFETs formed in layers) is being conducted. Particularly, when the thickness of the SOI layer is smaller than the maximum depletion layer width of the channel region of the MOSFET and the SOI layer is completely depleted during channel formation (hereinafter, this will be referred to as thin film SOIMO).
SFET) has excellent characteristics such as that the short channel effect can be controlled as compared with a MOSFET formed on a bulk silicon substrate and the vertical direction electric field in the channel is relaxed so that the effective mobility is improved. Are known.
【０００３】ＭＯＳＦＥＴを相補型ＭＯＳ回路に適用す
る場合、ＭＯＳＦＥＴはノーマリーオフ（ＮチャネルＭ
ＯＳＦＥＴのしきい値電圧が、正）状態にあることが必
要である。しかしながら、前記のような薄膜ＳＯＩＭＯ
ＳＦＥＴで従来用いられているＮ+ ポリシリコンゲート
を用いたＮチャネル薄膜ＳＯＩＭＯＳＦＥＴは、しきい
値電圧が負となりやすく、エンハンスメント型（ノーマ
リーオフ型）のＭＯＳＦＥＴを形成することが難しかっ
た。そこで、外部電源により基板に所定の電圧を印加
し、しきい値電圧を制御していた。例えば、特開平２−
２９４０７６号公報ではＮ型基板（Ｐ型基板）に形成し
たＮチャネルＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）
毎に絶縁体層を介して不純物拡散層からなる電極を設
け、負電圧（正電圧）を印加してＭＯＳＦＥＴのしきい
値電圧を制御している。When the MOSFET is applied to a complementary MOS circuit, the MOSFET is normally off (N channel M
The threshold voltage of the OSFET must be in the positive) state. However, the thin film SOIMO as described above
An N-channel thin film SOI MOSFET using an N + polysilicon gate, which has been conventionally used in SFET, tends to have a negative threshold voltage, and it is difficult to form an enhancement type (normally off type) MOSFET. Therefore, a threshold voltage is controlled by applying a predetermined voltage to the substrate with an external power source. For example, Japanese Unexamined Patent Publication
In Japanese Patent No. 294076, an N-channel MOSFET (P-channel MOSFET) formed on an N-type substrate (P-type substrate)
An electrode made of an impurity diffusion layer is provided for each of the insulating layers, and a negative voltage (positive voltage) is applied to control the threshold voltage of the MOSFET.
【０００４】[0004]
【発明が解決しようとする課題】ところが、この方法で
は外部電源に数ボルト程度の負電圧が必要となり、単電
源ＩＣが構成できなかった。However, with this method, a negative voltage of about several volts is required for the external power supply, and a single power supply IC cannot be constructed.
【０００５】そこで、この発明の目的は、単一電源にて
ＭＯＳＦＥＴに電圧を印加するとともに同ＭＯＳＦＥＴ
のしきい値電圧を制御することが可能となる半導体装置
を提供することにある。Therefore, an object of the present invention is to apply a voltage to a MOSFET with a single power source and
It is an object of the present invention to provide a semiconductor device capable of controlling the threshold voltage of.
【０００６】[0006]
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板上に絶縁体層を介して単結晶半導体層か
らなるＭＯＳＦＥＴが配置され、少なくとも当該ＭＯＳ
ＦＥＴのチャネル領域に対向した前記絶縁体層内あるい
は前記半導体基板に電極を配置し、当該電極にバイアス
電圧を印加するようにした半導体装置において、前記半
導体基板上に絶縁体層を介して単結晶半導体層からなる
バイアス電圧回路を形成し、当該バイアス電圧回路によ
り前記バイアス電圧を生成するようにした半導体装置を
その要旨とする。According to a first aspect of the present invention, a MOSFET composed of a single crystal semiconductor layer is arranged on a semiconductor substrate with an insulator layer interposed therebetween, and at least the MOS transistor.
In a semiconductor device in which an electrode is arranged in the insulating layer facing the channel region of an FET or on the semiconductor substrate and a bias voltage is applied to the electrode, a single crystal is formed on the semiconductor substrate via the insulating layer. A gist of a semiconductor device is one in which a bias voltage circuit including a semiconductor layer is formed and the bias voltage is generated by the bias voltage circuit.
【０００７】請求項２に記載の発明は、請求項１に記載
の半導体装置において、バイアス電圧回路は発振回路と
当該発振回路の出力信号により駆動されるチャージポン
プ回路を有する半導体装置をその要旨とする。According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the bias voltage circuit is a semiconductor device having an oscillation circuit and a charge pump circuit driven by an output signal of the oscillation circuit. To do.
【０００８】請求項３に記載の発明は、請求項１に記載
の半導体装置において、前記電極と対向する位置での単
結晶半導体層にモニタ用半導体素子を形成し、当該モニ
タ用半導体素子により前記バイアス電圧回路の出力電圧
を制御するようした半導体装置をその要旨とする。According to a third aspect of the present invention, in the semiconductor device according to the first aspect, a monitor semiconductor element is formed in the single crystal semiconductor layer at a position facing the electrode, and the monitor semiconductor element is used to form the monitor semiconductor element. The gist is a semiconductor device in which the output voltage of a bias voltage circuit is controlled.
【０００９】請求項４に記載の発明は、請求項１に記載
の半導体装置において、前記バイアス電圧回路をＭＯＳ
ＦＥＴにて構成し、当該ＭＯＳＦＥＴの少なくともチャ
ネル領域に対向した前記絶縁体層内あるいは前記半導体
基板に、前記バイアス電圧回路によりバイアス電圧が印
加される電極と電気的に分離した第２の電極を配置し、
当該第２の電極を所定電位にした半導体装置をその要旨
とする。According to a fourth aspect of the present invention, in the semiconductor device according to the first aspect, the bias voltage circuit is a MOS.
A second electrode, which is composed of an FET and is electrically separated from an electrode to which a bias voltage is applied by the bias voltage circuit, is arranged in the insulator layer facing at least the channel region of the MOSFET or in the semiconductor substrate. Then
The gist is a semiconductor device in which the second electrode is set to a predetermined potential.
【００１０】請求項５に記載の発明は、請求項４に記載
の半導体装置において、前記バイアス電圧回路によりバ
イアス電圧が印加される電極と対向する位置での単結晶
半導体層にモニタ用半導体素子を形成し、当該モニタ用
半導体素子により前記バイアス電圧回路の出力電圧を制
御するようした半導体装置をその要旨とする。According to a fifth aspect of the present invention, in the semiconductor device according to the fourth aspect, a monitoring semiconductor element is provided in the single crystal semiconductor layer at a position facing the electrode to which the bias voltage is applied by the bias voltage circuit. The gist is a semiconductor device which is formed and whose output voltage of the bias voltage circuit is controlled by the monitoring semiconductor element.
【００１１】[0011]
【作用】請求項１に記載の発明によれば、半導体基板上
に絶縁体層を介して単結晶半導体層からなるバイアス電
圧回路が形成される。そして、このバイアス電圧回路に
よりバイアス電圧が生成され、少なくともＭＯＳＦＥＴ
のチャネル領域に対向した絶縁体層内あるいは半導体基
板に配置された電極にバイアス電圧が印加される。その
結果、ＭＯＳＦＥＴのチャネル領域のポテンシャル分布
が変化して、しきい値電圧を所望の値に制御性よくシフ
トさせることができる。According to the first aspect of the invention, the bias voltage circuit formed of the single crystal semiconductor layer is formed on the semiconductor substrate with the insulator layer interposed therebetween. A bias voltage is generated by this bias voltage circuit, and at least the MOSFET is
A bias voltage is applied to the electrode disposed in the insulating layer or on the semiconductor substrate facing the channel region. As a result, the potential distribution in the channel region of the MOSFET changes, and the threshold voltage can be shifted to a desired value with good controllability.
【００１２】このように、同一の半導体基板上に絶縁体
層を介してＭＯＳＦＥＴとバイアス電圧回路とが形成さ
れるので、単一電源を用いてＭＯＳＦＥＴに電圧を印加
するとともに同ＭＯＳＦＥＴのしきい値電圧を制御する
ことが可能となる。As described above, since the MOSFET and the bias voltage circuit are formed on the same semiconductor substrate via the insulator layer, a voltage is applied to the MOSFET by using a single power source and the threshold value of the MOSFET is also applied. It becomes possible to control the voltage.
【００１３】請求項２に記載の発明によれば、請求項１
に記載の発明の作用に加え、バイアス電圧回路の発振回
路から発振信号が出力され、この信号によりチャージポ
ンプ回路が駆動されて所望のバイアス電圧が生成され
る。このような簡単な回路にて昇圧回路が構成される。According to the invention of claim 2, claim 1
In addition to the operation of the invention described in (1), an oscillation signal is output from the oscillation circuit of the bias voltage circuit, and the charge pump circuit is driven by this signal to generate a desired bias voltage. A booster circuit is configured with such a simple circuit.
【００１４】請求項３に記載の発明によれば、請求項１
に記載の発明の作用に加え、モニタ用半導体素子により
バイアス電圧回路の出力電圧が制御される。請求項４に
記載の発明によれば、請求項１に記載の発明の作用に加
え、バイアス電圧回路がＭＯＳＦＥＴにて構成され、当
該ＭＯＳＦＥＴの少なくともチャネル領域に対向した絶
縁体層内あるいは半導体基板に、バイアス電圧回路によ
りバイアス電圧が印加される電極と電気的に分離した第
２の電極が配置され、当該第２の電極が所定電位にされ
る。よって、バイアス電圧回路のＭＯＳＦＥＴが安定し
て動作する。According to the invention of claim 3, claim 1
In addition to the effect of the invention described in (1), the output voltage of the bias voltage circuit is controlled by the monitoring semiconductor element. According to the invention as set forth in claim 4, in addition to the function of the invention as set forth in claim 1, the bias voltage circuit is constituted by a MOSFET, and the bias voltage circuit is provided in the insulator layer facing at least the channel region of the MOSFET or in the semiconductor substrate. A second electrode electrically separated from the electrode to which the bias voltage is applied by the bias voltage circuit is arranged, and the second electrode is set to a predetermined potential. Therefore, the MOSFET of the bias voltage circuit operates stably.
【００１５】請求項５に記載の発明によれば、請求項４
に記載の発明の作用に加え、バイアス電圧回路によりバ
イアス電圧が印加される電極と対向する位置での単結晶
半導体層にモニタ用半導体素子が形成され、当該モニタ
用半導体素子によりバイアス電圧回路の出力電圧が制御
される。According to the invention of claim 5, claim 4
In addition to the function of the invention described in (1), a monitor semiconductor element is formed in the single crystal semiconductor layer at a position facing the electrode to which the bias voltage is applied by the bias voltage circuit, and the monitor semiconductor element outputs the output of the bias voltage circuit. The voltage is controlled.
【００１６】[0016]
（第１実施例）以下、この発明を具体化した第１実施例
を図面に従って説明する。(First Embodiment) A first embodiment of the present invention will be described below with reference to the drawings.
【００１７】図１に半導体装置の断面構造図を示す。半
導体基板としての単結晶シリコン基板１上にＳｉＯ2 か
らなる埋め込み絶縁体層２が配置され、その埋め込み絶
縁体層２の上に単結晶半導体層としての薄膜の単結晶シ
リコン層（以下、ＳＯＩ層という）３，４が設置されて
いる。ＳＯＩ層３にはゲート酸化膜５を介してＮ+ ポリ
シリコンゲート電極６を有するＮチャネルＭＯＳＦＥＴ
７が形成されている。又、ＳＯＩ層４にはゲート酸化膜
８を介してＮ+ ポリシリコンゲート電極９を有するＰチ
ャネルＭＯＳＦＥＴ１０が形成されている。ＳＯＩ層
３，４の膜厚は、ＭＯＳＦＥＴ７，１０のチャネル領域
の最大空乏層幅よりも薄く設定されており、チャネル形
成時には完全に空乏化する厚さになっている。又、Ｎチ
ャネルＭＯＳＦＥＴ７とＰチャネルＭＯＳＦＥＴ１０と
からなるＣ−ＭＯＳ回路１１において、ＰチャネルＭＯ
ＳＦＥＴ１０のソース電極Ｓには外部から電源電圧ＶDD
（例えば、３ボルト）が供給されるようになっている。FIG. 1 shows a sectional structural view of a semiconductor device. A buried insulator layer 2 made of SiO 2 is arranged on a single crystal silicon substrate 1 serving as a semiconductor substrate, and a thin single crystal silicon layer serving as a single crystal semiconductor layer (hereinafter referred to as an SOI layer) is disposed on the buried insulator layer 2. 3) and 4 are installed. N-channel MOSFET having an N + polysilicon gate electrode 6 in the SOI layer 3 via a gate oxide film 5.
7 are formed. Further, a P-channel MOSFET 10 having an N + polysilicon gate electrode 9 is formed on the SOI layer 4 via a gate oxide film 8. The film thickness of the SOI layers 3 and 4 is set to be thinner than the maximum depletion layer width of the channel regions of the MOSFETs 7 and 10, and is a thickness that is completely depleted when the channel is formed. In the C-MOS circuit 11 including the N-channel MOSFET 7 and the P-channel MOSFET 10, the P-channel MO
The source electrode S of the SFET 10 is externally supplied with a power supply voltage V DD
(For example, 3 volts) is supplied.
【００１８】又、同一シリコン基板１上に同一埋め込み
絶縁体層２を介してＳＯＩ層３，４と同様に複数の単結
晶半導体層としての薄膜の単結晶シリコン層（以下、Ｓ
ＯＩ層という）１２，１３が形成されている。ＳＯＩ層
１２，１３には半導体素子が形成され、これらの素子は
Ｃ−ＭＯＳ回路１１と共通の電源電圧ＶDDから所望のバ
イアス電圧を発生させるバイアス電圧回路２１の一部を
なしている。例えば、図１においては、ＳＯＩ層１３に
はゲート酸化膜１７を介してＮ+ ポリシリコンゲート電
極１８を有するＮチャネルＭＯＳＦＥＴ１９が形成され
ている。ＳＯＩ層１２には酸化膜１４を介して対向電極
であるポリシリコン電極１５を有するコンデンサ１６が
形成されている。ＭＯＳＦＥＴ１９は通常ＭＯＳＦＥＴ
７，１０と同時に形成されるため、ＳＯＩ層１３の膜厚
は、ＭＯＳＦＥＴ１９のチャネル領域の最大空乏層幅よ
りも薄く設定されており、チャネル形成時には完全に空
乏化する厚さとなるが、必ずしもＳＯＩ層１３の膜厚は
完全空乏化条件を満足する必要はなく、必要であればチ
ャネル領域の最大空乏層幅よりも厚く設定してもよい。
又、コンデンサ１６を形成するＳＯＩ層１２のポリシリ
コン電極１５と対向する領域には、ポリシリコン電極１
５に電圧が印加された際にもＳＯＩ層に空乏層が形成さ
れないよう十分高濃度に不純物をドーピングしておく
と、コンデンサの容量を一定値に維持させておくことが
できる。このようにして、単結晶シリコン基板１上に絶
縁体層２を介して薄膜の単結晶シリコン層からなるバイ
アス電圧回路２１が形成されている。Also, a thin single crystal silicon layer (hereinafter referred to as S) as a plurality of single crystal semiconductor layers is formed on the same silicon substrate 1 with the same buried insulator layer 2 interposed therebetween as in the case of the SOI layers 3 and 4.
OI layers 12 and 13 are formed. Semiconductor elements are formed on the SOI layers 12 and 13, and these elements form a part of a bias voltage circuit 21 that generates a desired bias voltage from a power supply voltage V DD common to the C-MOS circuit 11. For example, in FIG. 1, an N-channel MOSFET 19 having an N + polysilicon gate electrode 18 is formed in the SOI layer 13 via a gate oxide film 17. A capacitor 16 having a polysilicon electrode 15 which is a counter electrode is formed on the SOI layer 12 via an oxide film 14. MOSFET 19 is a normal MOSFET
Since the SOI layer 13 is formed at the same time as 7 and 10, the film thickness of the SOI layer 13 is set to be thinner than the maximum depletion layer width of the channel region of the MOSFET 19, and the thickness is completely depleted when the channel is formed. The film thickness of the layer 13 does not need to satisfy the complete depletion condition, and may be set larger than the maximum depletion layer width of the channel region if necessary.
Further, in the region of the SOI layer 12 forming the capacitor 16 facing the polysilicon electrode 15, the polysilicon electrode 1 is formed.
The capacitance of the capacitor can be maintained at a constant value by doping the SOI layer with a sufficiently high concentration so that a depletion layer is not formed even when a voltage is applied to the capacitor. In this way, the bias voltage circuit 21 made of a thin single crystal silicon layer is formed on the single crystal silicon substrate 1 with the insulator layer 2 interposed therebetween.
【００１９】ＳＯＩ層３，４，１２，１３上を含む埋め
込み絶縁体層２上には層間絶縁膜２２が形成されてい
る。層間絶縁膜２２にはバイアス電圧印加用開口部（コ
ンタクトホール）２３が形成されている。又、埋め込み
絶縁体層２にはバイアス電圧印加用開口部（コンタクト
ホール）２４が形成され、バイアス電圧印加用開口部２
３，２４は連通している。バイアス電圧回路２１と単結
晶シリコン基板１とは、バイアス電圧印加用開口部２
３，２４内を延びる配線２５にて電気的に接続されてい
る。An interlayer insulating film 22 is formed on the buried insulator layer 2 including the SOI layers 3, 4, 12, and 13. A bias voltage applying opening (contact hole) 23 is formed in the interlayer insulating film 22. A bias voltage applying opening (contact hole) 24 is formed in the buried insulator layer 2, and the bias voltage applying opening 2 is formed.
3, 24 are in communication. The bias voltage circuit 21 and the single crystal silicon substrate 1 have a bias voltage applying opening 2
It is electrically connected by a wiring 25 extending in the insides of the wirings 3 and 24.
【００２０】バイアス電圧回路２１には、前述のＣ−Ｍ
ＯＳ回路１１と共通の電源電圧ＶDD（例えば、３ボル
ト）が外部から供給されるようになっており、バイアス
電圧回路２１とＣ−ＭＯＳ回路１１とは共通電源（単一
電源）が用いられている。The bias voltage circuit 21 includes the above-mentioned CM.
A power supply voltage V DD (for example, 3 V) common to the OS circuit 11 is supplied from the outside, and a common power supply (single power supply) is used for the bias voltage circuit 21 and the C-MOS circuit 11. ing.
【００２１】そして、バイアス電圧回路２１にて負の極
性をもつバイアス電圧ＶB が生成され、そのバイアス電
圧ＶB は配線２５を通して電極として機能する単結晶シ
リコン基板１に印加される。このようにして、バイアス
電圧回路２１により負の極性をもつ基板バイアス電圧Ｖ
B が印加される。尚、本実施例では、配線２５が単結晶
シリコン基板１と接触する領域に、シリコン基板１と同
一導電型の高濃度不純物拡散領域２６が形成され、高濃
度不純物拡散領域２６にてオーミックコンタクトがとら
れている。Then, a bias voltage V B having a negative polarity is generated in the bias voltage circuit 21, and the bias voltage V B is applied to the single crystal silicon substrate 1 functioning as an electrode through the wiring 25. In this way, the bias voltage circuit 21 causes the substrate bias voltage V having a negative polarity.
B is applied. In this embodiment, a high-concentration impurity diffusion region 26 of the same conductivity type as that of the silicon substrate 1 is formed in a region where the wiring 25 contacts the single crystal silicon substrate 1, and ohmic contact is made in the high-concentration impurity diffusion region 26. It is taken.
【００２２】ここで、単結晶シリコン基板１に負の電圧
を印加する理由について説明する。図２には、Ｎチャネ
ル，Ｐチャネル各ＭＯＳＦＥＴ７，１０のしきい値電圧
Ｖ T と基板バイアス電圧ＶB との関係、即ち、しきい値
電圧ＶT の基板バイアス電圧ＶB による依存性の一例を
示す。ここで、ＮチャネルＭＯＳＦＥＴ７に関してはチ
ャネル領域の不純物濃度を変化させて基板バイアス電圧
ＶB が０ボルトの時のしきい値電圧ＶT を変えた４種類
のＭＯＳＦＥＴそれぞれの特性が示してある。又、基板
バイアス電圧ＶB に対するしきい値電圧ＶT の変化の割
合は、埋め込み絶縁体層２，ＳＯＩ層３，４，ゲート酸
化膜５，８の膜厚等に依存するが、図２においては一例
としてそれぞれの膜厚が３７０ｎｍ，８５ｎｍ，１６ｎ
ｍの場合について示した。ＶB ＝０ボルトの時のしきい
値電圧ＶT はチャネル領域での不純物濃度により変化さ
せることも可能であるので、特性との兼ね合いで適当な
不純物濃度とバイアス電圧との組み合わせから所望のＶ
T 値を選択すればよい。例えば、バイアス電圧ＶB が０
ボルトの時にＶT ＝０．０５ボルトのＮチャネルＭＯＳ
ＦＥＴとＶT ＝−０．８９ボルトのＰチャネルＭＯＳＦ
ＥＴの両方に−６ボルトのバイアス電圧を印加すると、
それぞれＶT ＝０．３７ボルト，ＶT ＝−０．４３ボル
トとなり、ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶT
を大きくし、ＰチャネルＭＯＳＦＥＴのしきい値電圧Ｖ
T の絶対値を下げることができる。その結果、通常では
使用できないしきい値電圧が「０」ボルト以下のＮチャ
ネルＭＯＳＦＥＴあるいは正の小さな値（０．３ボルト
程度以下）のＮチャネルＭＯＳＦＥＴを用いることがで
きる。Here, a negative voltage is applied to the single crystal silicon substrate 1.
The reason for applying the voltage will be described. In Figure 2, N channel
Threshold voltage of MOSFET 7 and 10
V TAnd substrate bias voltage VBRelationship with the threshold
Voltage VTSubstrate bias voltage VBAn example of dependency by
Show. Here, regarding the N-channel MOSFET 7,
The substrate bias voltage is changed by changing the impurity concentration in the channel region.
VBThreshold voltage V when is 0 VT4 types that changed
The characteristics of each MOSFET are shown. Also, the substrate
Bias voltage VBThreshold voltage VTChange of
Embedded insulator layer 2, SOI layer 3, 4, gate acid
Although it depends on the film thickness of the oxide films 5 and 8 etc., an example in FIG.
As film thicknesses of 370 nm, 85 nm, 16 n
The case of m is shown. VBThreshold at = 0 volt
Value voltage VTVaries depending on the impurity concentration in the channel region.
It is also possible to give it an appropriate balance with the characteristics.
The desired V is obtained from the combination of the impurity concentration and the bias voltage.
TYou can select the value. For example, the bias voltage VBIs 0
V when boltedT= 0.05V N-channel MOS
FET and VT= -0.89 volt P-channel MOSF
When a bias voltage of -6V is applied to both ET,
V in eachT= 0.37 V, VT= -0.43 Vol
And the threshold voltage V of the N-channel MOSFETT
The threshold voltage V of the P-channel MOSFET
TThe absolute value of can be lowered. As a result, normally
N char with unusable threshold voltage of "0" volt or less
Nel MOSFET or small positive value (0.3 volt
It is possible to use N-channel MOSFET
Wear.
【００２３】尚、Ｃ−ＭＯＳ構成にしたＰチャネルＭＯ
ＳＦＥＴについては、実際にチャネル領域に印加される
バイアス電位ＶB は電源電圧をＶDDとすると、ＶB −Ｖ
DDとなることを考慮しておく必要がある。A P-channel MO having a C-MOS structure
Regarding the SFET, the bias potential V B actually applied to the channel region is V B −V when the power supply voltage is V DD.
It is necessary to consider that it will be a DD .
【００２４】ここで、単結晶シリコン基板１に印加する
負電圧がある値を越えるとＳＯＩ層内での埋め込み絶縁
体層側にチャネルが形成されＭＯＳＦＥＴがノーマリー
オン状態になってしまうため、バイアス電圧には下限が
あることになる。この値はいわゆるバックゲートのＶT
値であり、埋め込み絶縁体層，ＳＯＩ層，ゲート酸化膜
の膜厚やチャネル領域での不純物濃度等に依存するが、
図２に示した場合には−１０ボルト程度以下の値とな
る。又、バイアス電圧ＶB はその電圧を印加しない場合
に比べ電圧印加による効果を発揮させるべく−２ボルト
以上必要である。これらの結果、バイアス電圧ＶB とし
ては望ましくは−２〜−１０ボルト程度の値に設定され
る。このとき、外部に負電圧を印加するための別電源を
設置することは全体の構成が複雑になり好ましくない
が、ここで必要となる程度の負電圧はＭＯＳＦＥＴを用
いた昇圧回路により生成可能であることから、ＳＯＩ型
ＭＯＳＦＥＴ７，１０を形成した同一基板１上に同様の
ＳＯＩ型ＭＯＳＦＥＴ１６，１９から構成されたバイア
ス電圧回路２１を配置することにより、外部から印加す
る電圧としては単一電源にて動作させることが可能とな
る。Here, when the negative voltage applied to the single crystal silicon substrate 1 exceeds a certain value, a channel is formed on the buried insulator layer side in the SOI layer and the MOSFET is in a normally-on state. There will be a lower limit on the voltage. This value is the so-called back gate V T
The value depends on the film thickness of the buried insulator layer, the SOI layer, the gate oxide film, the impurity concentration in the channel region, etc.
In the case shown in FIG. 2, the value is about −10 V or less. Further, the bias voltage V B needs to be −2 V or more in order to exert the effect by the voltage application as compared with the case where the voltage is not applied. These results, as the bias voltage V B desirably set to a value of about -2 to 10 volts. At this time, it is not preferable to install another power supply for applying a negative voltage to the outside, since the entire configuration becomes complicated, but the negative voltage required here can be generated by the booster circuit using the MOSFET. Therefore, by arranging the bias voltage circuit 21 composed of the similar SOI type MOSFETs 16 and 19 on the same substrate 1 on which the SOI type MOSFETs 7 and 10 are formed, a single power supply is used as the voltage applied from the outside. It becomes possible to operate.
【００２５】バイアス電圧回路２１の具体的構成を、図
３に示す。バイアス電圧回路２１は、インバータを用い
たＣＲ発振回路２７とチャージポンプ回路２８からな
る。ＣＲ発振回路２７は、ＣＲ発振器２９とバッファ用
インバータ３０，３１とスイッチ３２と周波数可変用抵
抗３３とスイッチ用インバータ３４からなる。ＣＲ発振
器２９は通常のＣＲ発振器であって、インバータ３５，
３６，３７とコンデンサ３８と抵抗３９，４０から構成
されている。スイッチ３２は制御電圧端子Ｐconからの
制御電圧によりオン・オフする。制御電圧端子Ｐcon か
らの制御電圧は、論理ＨｉあるいはＬｏｗレベルの２値
信号である。又、チャージポンプ回路２８はダイオード
４１，４２，４３，４４とコンデンサ４５，４６，４
７，４８で構成され、負電圧出力端子Ｐout から負の電
圧を出力するようになっている。負電圧出力端子Ｐout
は図１に示す配線２５と接続され、負電圧出力端子Ｐou
t の負電圧は単結晶シリコン基板１へのバイアス電圧Ｖ
B となる。A concrete structure of the bias voltage circuit 21 is shown in FIG. The bias voltage circuit 21 includes a CR oscillation circuit 27 using an inverter and a charge pump circuit 28. The CR oscillator circuit 27 includes a CR oscillator 29, buffer inverters 30 and 31, a switch 32, a frequency variable resistor 33, and a switch inverter 34. The CR oscillator 29 is a normal CR oscillator, and the inverter 35,
36, 37, a capacitor 38, and resistors 39, 40. The switch 32 is turned on / off by the control voltage from the control voltage terminal Pcon. The control voltage from the control voltage terminal Pcon is a binary signal of logic Hi or Low level. Further, the charge pump circuit 28 includes diodes 41, 42, 43, 44 and capacitors 45, 46, 4
7 and 48, a negative voltage is output from the negative voltage output terminal Pout. Negative voltage output terminal Pout
Is connected to the wiring 25 shown in FIG. 1, and the negative voltage output terminal Pou
The negative voltage of t is the bias voltage V to the single crystal silicon substrate 1.
It becomes B.
【００２６】次に、このように構成したバイアス電圧回
路２１の動作を説明する。電源投入する以前において
は、単結晶シリコン基板１の電位がグランド電位になっ
ている。この状態から電源が投入されると（ＩＣのスイ
ッチがオンされると）、外部システムから制御電圧端子
Ｐcon にＨｉレベル信号が入力される。すると、ＣＲ発
振回路２７のスイッチ３２は導通状態になり、ＣＲ発振
回路２７は抵抗４０と３３との並列抵抗と、コンデンサ
３８との時定数で決定される周波数で高速に発振する。
これにより、チャージポンプ回路２８が高速に動作する
ため、負電圧出力端子Ｐout からの負電圧出力は、グラ
ンドレベルから急速に負電圧に変化する。Next, the operation of the bias voltage circuit 21 thus constructed will be described. Before the power is turned on, the electric potential of the single crystal silicon substrate 1 is the ground electric potential. When the power is turned on in this state (when the switch of the IC is turned on), a Hi level signal is input from the external system to the control voltage terminal Pcon. Then, the switch 32 of the CR oscillation circuit 27 becomes conductive, and the CR oscillation circuit 27 oscillates at a high speed at a frequency determined by the parallel resistance of the resistors 40 and 33 and the time constant of the capacitor 38.
As a result, the charge pump circuit 28 operates at high speed, and the negative voltage output from the negative voltage output terminal Pout changes rapidly from the ground level to the negative voltage.
【００２７】そして、負電圧出力端子Ｐout からの負電
圧出力が所定の電位になると、その時点で外部システム
から制御電圧端子Ｐcon にＬｏｗレベル信号が入力され
る。その結果、スイッチ３２は非導通状態になり、ＣＲ
発振回路２７は抵抗４０とコンデンサ３８との時定数で
決定される低い周波数で発振する。これにより、チャー
ジポンプ回路２８の負電圧出力端子Ｐout からの負電圧
出力は維持されたまま発振周波数だけが低くなる。この
ように、負電圧出力端子Ｐout からの負電圧出力が所定
の電位になると、制御電圧端子Ｐcon にＬｏｗレベル信
号が入力されるので、バイアス電圧回路２１における発
振による消費電流が増大することがない。つまり、チャ
ージポンプ回路２８の負電圧出力が維持されたまま発振
周波数だけが低くなるので、発振による消費電力の低減
が図れる。When the negative voltage output from the negative voltage output terminal Pout reaches a predetermined potential, a Low level signal is input from the external system to the control voltage terminal Pcon at that time. As a result, the switch 32 becomes non-conductive, and CR
The oscillation circuit 27 oscillates at a low frequency determined by the time constant of the resistor 40 and the capacitor 38. As a result, only the oscillation frequency is lowered while the negative voltage output from the negative voltage output terminal Pout of the charge pump circuit 28 is maintained. As described above, when the negative voltage output from the negative voltage output terminal Pout reaches a predetermined potential, the low level signal is input to the control voltage terminal Pcon, so that the consumption current due to the oscillation in the bias voltage circuit 21 does not increase. . That is, only the oscillation frequency is lowered while the negative voltage output of the charge pump circuit 28 is maintained, so that the power consumption due to the oscillation can be reduced.
【００２８】このように本実施例では、単結晶シリコン
基板１上に埋め込み絶縁体層２を介してＳＯＩ層３，４
からなるＭＯＳＦＥＴ７，１０が配置され、少なくとも
ＭＯＳＦＥＴ７，１０のチャネル領域に対向した単結晶
シリコン基板１を電極として単結晶シリコン基板１にバ
イアス電圧ＶB を印加するようにした半導体装置におい
て、単結晶シリコン基板１上に埋め込み絶縁体層２を介
してＳＯＩ層１２，１３からなるバイアス電圧回路２１
を形成し、バイアス電圧回路２１によりバイアス電圧Ｖ
B を生成するようにした。よって、ＭＯＳＦＥＴ７，１
０のチャネル領域のポテンシャル分布が変化して、しき
い値電圧ＶT を所望の値に制御性よくシフトさせること
ができる。このように、同一の単結晶シリコン基板１上
に同一の埋め込み絶縁体層２を介してＭＯＳＦＥＴ７，
１０とバイアス電圧回路２１とが形成されるので、単一
電源を用いてＭＯＳＦＥＴ７，１０に電圧を印加すると
ともに同ＭＯＳＦＥＴ７，１０のしきい値電圧を制御す
ることが可能となる。As described above, in this embodiment, the SOI layers 3 and 4 are formed on the single crystal silicon substrate 1 with the buried insulator layer 2 interposed therebetween.
In which a bias voltage V B is applied to the single crystal silicon substrate 1 using the single crystal silicon substrate 1 facing at least the channel regions of the MOSFETs 7 and 10 as an electrode. A bias voltage circuit 21 composed of SOI layers 12 and 13 on a substrate 1 with a buried insulator layer 2 interposed therebetween.
And a bias voltage V is generated by the bias voltage circuit 21.
B is generated. Therefore, MOSFET7,1
The potential distribution in the 0 channel region changes, and the threshold voltage V T can be shifted to a desired value with good controllability. In this way, the MOSFETs 7, 7 are formed on the same single crystal silicon substrate 1 via the same buried insulator layer 2.
Since 10 and the bias voltage circuit 21 are formed, it is possible to apply a voltage to the MOSFETs 7 and 10 and control the threshold voltage of the MOSFETs 7 and 10 using a single power source.
【００２９】又、バイアス電圧回路２１は、ＣＲ発振回
路２７とＣＲ発振回路２７の出力信号により駆動される
チャージポンプ回路２８を有するものとした。よって、
簡単な回路にて昇圧回路を構成できる。The bias voltage circuit 21 has a CR oscillation circuit 27 and a charge pump circuit 28 driven by the output signal of the CR oscillation circuit 27. Therefore,
The booster circuit can be configured with a simple circuit.
【００３０】さらに、ＮチャネルＭＯＳＦＥＴ７とＰチ
ャネルＭＯＳＦＥＴ１０に同じバイアス電圧ＶB を印加
すればよいので、特開平２−２９４０７６号公報のよう
に各ＭＯＳＦＥＴのチャネル部に独立した電極を設ける
必要がなくなる。より詳細には、Ｎ+ ポリシリコンゲー
ト電極を用いた完全空乏型のＳＯＩ−ＭＯＳＦＥＴにお
いて、ＮチャネルＭＯＳＦＥＴ７においてはエンハンス
メント型すなわちＶTの値を正にするためにはチャネル
領域の不純物濃度を高くする必要があり、このことはチ
ャネル移動度（キャリア移動度）の低下をもたらす。さ
らに、不純物濃度が高くなるに伴ってＶT のＳＯＩ層膜
厚依存性が大きくなる。即ち、ＳＯＩ層の膜厚ばらつき
によるＶT 値のばらつきが顕在化することになり、この
ことは種々の性能のばらつきにつながる。又、Ｐチャネ
ルＭＯＳＦＥＴ１０においてＶTの絶対値を小さくする
ためにはチャネル領域にＰ型の不純物を添加していわゆ
るアキュミュレーションモードにする必要があるが、そ
の結果ショートチャネル効果の増大等の悪影響を招く。
これに対し、本実施例では、単結晶シリコン基板１に負
のバイアス電圧ＶB を印加することで、チャネル領域の
不純物濃度を低く保ちつつ、ＮチャネルＭＯＳＦＥＴ７
に対してはしきい値電圧ＶT を高くし、ＰチャネルＭＯ
ＳＦＥＴ１０に対してはしきい値電圧ＶT の絶対値を低
くできる。即ち、Ｎチャネル、Ｐチャネル各ＭＯＳＦＥ
Ｔに共通な電圧を印加することにより、簡単な構造でＶ
T 値の制御が可能となる。Further, since the same bias voltage V B may be applied to the N-channel MOSFET 7 and the P-channel MOSFET 10, it is not necessary to provide an independent electrode in the channel portion of each MOSFET as in JP-A-2-294076. More specifically, in the fully depleted SOI-MOSFET using the N + polysilicon gate electrode, in the N-channel MOSFET 7, the enhancement type, that is, the impurity concentration of the channel region is increased in order to make the value of V T positive. There is a need for this, which results in a decrease in channel mobility (carrier mobility). Furthermore, the dependency of V T on the SOI layer film thickness increases as the impurity concentration increases. That is, variations in the V T value due to variations in the thickness of the SOI layer become apparent, which leads to various variations in performance. Further, in order to reduce the absolute value of V T in the P-channel MOSFET 10, it is necessary to add P-type impurities to the channel region so that the so-called accumulation mode is set. Invite.
On the other hand, in the present embodiment, by applying the negative bias voltage V B to the single crystal silicon substrate 1, the N channel MOSFET 7 is maintained while keeping the impurity concentration of the channel region low.
, The threshold voltage V T is increased and the P channel MO
The absolute value of the threshold voltage V T can be reduced for the SFET 10. That is, N channel and P channel MOSFE
By applying a common voltage to T, V with a simple structure
The T value can be controlled.
【００３１】尚、この実施例の応用として、次のような
態様にて具体化してもよい。即ち、前記実施例ではＣ−
ＭＯＳ回路１１（ＮチャネルＭＯＳＦＥＴ７とＰチャネ
ルＭＯＳＦＥＴ１０）にバイアス電圧ＶB を印加する場
合について説明したが、Ｃ−ＭＯＳ回路１１ではなく、
ＮチャネルＭＯＳＦＥＴのみ、あるいは、ＰチャネルＭ
ＯＳＦＥＴのみにバイアス電圧ＶB を印加する場合に具
体化してもよい。The application of this embodiment may be embodied in the following manner. That is, in the above embodiment, C-
The case where the bias voltage V B is applied to the MOS circuit 11 (N-channel MOSFET 7 and P-channel MOSFET 10) has been described, but not the C-MOS circuit 11,
N-channel MOSFET only or P-channel M
It may be embodied in the case where the bias voltage V B is applied only to the OSFET.
【００３２】さらに、ＭＯＳＦＥＴ７，１０の下方全体
にバイアス電圧を印加する必要はなく、ＭＯＳＦＥＴの
少なくともチャネル領域に対向した領域における単結晶
シリコン基板１にバイアス電圧を印加すればよい。Further, it is not necessary to apply the bias voltage to the entire lower portion of the MOSFETs 7 and 10, and the bias voltage may be applied to the single crystal silicon substrate 1 in at least the region facing the channel region of the MOSFETs.
【００３３】又、バイアス電圧回路２１はＭＯＳＦＥＴ
によらずバイポーラトランジスタ等により構成してもよ
い。又、図１においてバイアス電極となる単結晶シリコ
ン基板１の上の単結晶半導体層としての薄膜の単結晶シ
リコン層（ＳＯＩ層）にバイアス電圧ＶB の変化をモニ
タするためのモニタ用ＭＯＳＦＥＴ（モニタ用半導体素
子）を形成する。そして、このモニタ用ＭＯＳＦＥＴを
有する制御電圧発生回路５４をバイアス電圧回路２１と
同様に同一単結晶シリコン基板１上に設け、図３に示す
ように制御電圧発生回路５４の出力信号を制御電圧端子
Ｐcon に接続し、モニタ用ＭＯＳＦＥＴ５５のしきい値
電圧に対応した信号により制御電圧をＨｉ，Ｌｏｗレベ
ルに切り替えてバイアス電圧回路２１の発振周波数を制
御してもよい。その結果、外部システムからの制御電圧
信号は不要となる。The bias voltage circuit 21 is a MOSFET.
Alternatively, a bipolar transistor or the like may be used. Further, in FIG. 1, a monitoring MOSFET (monitor) for monitoring a change in the bias voltage V B is applied to a thin single crystal silicon layer (SOI layer) as a single crystal semiconductor layer on the single crystal silicon substrate 1 serving as a bias electrode. Forming a semiconductor device for use. Then, the control voltage generation circuit 54 having this monitoring MOSFET is provided on the same single crystal silicon substrate 1 as the bias voltage circuit 21, and the output signal of the control voltage generation circuit 54 is supplied to the control voltage terminal Pcon as shown in FIG. It is also possible to control the oscillation frequency of the bias voltage circuit 21 by switching the control voltage to the Hi or Low level by a signal corresponding to the threshold voltage of the monitor MOSFET 55. As a result, the control voltage signal from the external system is unnecessary.
【００３４】さらには、図７に示すように、モニタ用Ｍ
ＯＳＦＥＴ５５のしきい値電圧に対応してＨｉ，Ｌｏｗ
レベルに切り替えた制御電圧をＡＮＤゲート５６に印加
することにより、バイアス電圧回路の出力電圧を制御し
てもよい。その結果、バイアス電圧回路の出力電圧によ
って変化したモニタ用ＭＯＳＦＥＴ５５のしきい値電圧
によりバイアス電圧回路の出力電圧をフィードバック制
御できる。即ち、同一基板上に形成した制御電圧発生回
路５４によりバイアス電圧を確実に所定値に設定しＣ−
ＭＯＳ回路１１を構成するＭＯＳＦＥＴのしきい値電圧
を所望の値に制御することができることになる。尚、バ
イアス電圧回路２１は、モニタ用ＭＯＳＦＥＴ５５のし
きい値電圧に応じてその出力電圧を制御可能な回路構成
であれば、本実施例に示した回路構成以外の構成であっ
てもよいことはいうまでもない。さらに、モニタ用半導
体素子はＭＯＳＦＥＴの他にもバイポーラトランジスタ
等でもよい。Further, as shown in FIG.
Hi, Low corresponding to the threshold voltage of the OSFET 55
The output voltage of the bias voltage circuit may be controlled by applying the control voltage switched to the level to the AND gate 56. As a result, the output voltage of the bias voltage circuit can be feedback-controlled by the threshold voltage of the monitor MOSFET 55 that changes according to the output voltage of the bias voltage circuit. That is, the bias voltage is surely set to a predetermined value by the control voltage generation circuit 54 formed on the same substrate, and C-
It is possible to control the threshold voltage of the MOSFET forming the MOS circuit 11 to a desired value. The bias voltage circuit 21 may have a configuration other than the circuit configuration shown in this embodiment as long as the output voltage can be controlled according to the threshold voltage of the monitor MOSFET 55. Needless to say. Further, the monitor semiconductor element may be a bipolar transistor or the like other than the MOSFET.
【００３５】本実施例においては、バイアス電圧回路２
１は制御電圧信号により制御される構成としたが、特に
必要がなければ本回路構成において発振周波数あるいは
出力電圧を制御する機能を除いて、単に一定のバイアス
電圧を発生させる回路構成としてもよいことはいうまで
もない。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。In this embodiment, the bias voltage circuit 2
1 is configured to be controlled by the control voltage signal, but if not particularly necessary, the circuit configuration for generating a constant bias voltage may be used except for the function of controlling the oscillation frequency or the output voltage in this circuit configuration. Needless to say. (Second Embodiment) Next, the second embodiment will be described focusing on the differences from the first embodiment.
【００３６】図４に第２実施例を示す。本実施例では、
Ｃ−ＭＯＳ回路１１に対応する位置に電極４９を設ける
とともに、バイアス電圧回路２１に対応する位置に電極
５０を設けている。FIG. 4 shows a second embodiment. In this embodiment,
An electrode 49 is provided at a position corresponding to the C-MOS circuit 11, and an electrode 50 is provided at a position corresponding to the bias voltage circuit 21.
【００３７】具体的に説明していくと、絶縁体層２内に
おけるＣ−ＭＯＳ回路１１の下方には第１のバイアス電
極４９が埋設されているとともに、バイアス電圧回路２
１の下方には第２のバイアス電極５０が前記第１のバイ
アス電極４９とは電気的に絶縁された状態で埋設されて
いる。つまり、絶縁体層２内でのバイアス電圧回路２１
と対向した領域に配置された第２のバイアス電極５０
が、同一基板上のＳＯＩ型ＭＯＳＦＥＴからなるその他
の半導体集積回路に対向した領域に配置された第１のバ
イアス電極４９と電気的に絶縁されている。本構造は、
例えば公知のウエハ貼り合わせ法を用いたＳＯＩ基板の
製造技術により、貼り合わせ前に例えばポリシリコンか
らなるバイアス電極４９，５０を形成しておくことによ
り実現することができる。More specifically, the first bias electrode 49 is buried below the C-MOS circuit 11 in the insulator layer 2 and the bias voltage circuit 2 is provided.
A second bias electrode 50 is buried below the first bias electrode 1 so as to be electrically insulated from the first bias electrode 49. That is, the bias voltage circuit 21 in the insulator layer 2
Second bias electrode 50 arranged in a region facing
Are electrically insulated from the first bias electrode 49 arranged in a region facing the other semiconductor integrated circuit formed of the SOI type MOSFET on the same substrate. This structure is
For example, it can be realized by forming the bias electrodes 49 and 50 made of, for example, polysilicon before the bonding by a manufacturing technique of an SOI substrate using a known wafer bonding method.
【００３８】又、第１のバイアス電極４９にバイアス電
圧回路２１によって発生された電圧が印加され、第２の
バイアス電極５０にはこれと異なる電圧、例えば接地電
位（ＧＮＤ）に設定されている。この結果、バイアス電
圧回路２１に用いられるＭＯＳＦＥＴ１６，１９のＶT
値はバイアス電圧回路２１の出力であるバイアス電圧Ｖ
B の値にかかわらず一定の値に設定することができる。
よって、バイアス電圧回路２１のＭＯＳＦＥＴ１６，１
９のしきい値電圧ＶT を固定できる。The voltage generated by the bias voltage circuit 21 is applied to the first bias electrode 49, and the second bias electrode 50 is set to a different voltage, for example, the ground potential (GND). As a result, V T of the MOSFETs 16 and 19 used in the bias voltage circuit 21
The value is the bias voltage V output from the bias voltage circuit 21.
It can be set to a constant value regardless of the value of B.
Therefore, the MOSFETs 16 and 1 of the bias voltage circuit 21
The threshold voltage V T of 9 can be fixed.
【００３９】又、第１のバイアス電極４９と対向する位
置での単結晶半導体層としての薄膜の単結晶シリコン層
（ＳＯＩ層）にバイアス電圧ＶB の変化をモニタするた
めのモニタ用ＭＯＳＦＥＴ（モニタ用半導体素子）が形
成されている。そして、このモニタ用ＭＯＳＦＥＴを有
する制御電圧発生回路５４を図３にて一点鎖線で示すよ
うに制御電圧ラインに設け、モニタ用ＭＯＳＦＥＴ５５
のしきい値電圧に対応した信号により制御電圧をＨｉ，
Ｌｏｗレベルに切り換えてバイアス電圧回路２１の出力
電圧を制御している。尚、モニタ用半導体素子はＭＯＳ
ＦＥＴの他にもバイポーラトランジスタ等でもよい。Further, a monitoring MOSFET (monitor MOSFET) for monitoring a change in the bias voltage V B is applied to a thin single crystal silicon layer (SOI layer) as a single crystal semiconductor layer at a position facing the first bias electrode 49. Semiconductor device) is formed. Then, the control voltage generation circuit 54 having this monitor MOSFET is provided in the control voltage line as shown by the alternate long and short dash line in FIG.
The control voltage is set to Hi, by the signal corresponding to the threshold voltage of
The output voltage of the bias voltage circuit 21 is controlled by switching to the Low level. The semiconductor element for monitoring is a MOS
A bipolar transistor or the like may be used instead of the FET.
【００４０】このように本実施例では、単結晶シリコン
基板１上に埋め込み絶縁体層２を介してＳＯＩ層１２，
１３からなるバイアス電圧回路２１を形成し、バイアス
電圧回路２１によりバイアス電圧ＶB を生成し、埋め込
み絶縁体層２内の第１のバイアス電極４９にバイアス電
圧ＶB を印加するようにした。その結果、単一電源を用
いてＭＯＳＦＥＴ７，１０に電圧を印加するとともにＭ
ＯＳＦＥＴ７，１０のしきい値電圧を制御することが可
能となる。As described above, in this embodiment, the SOI layer 12 is formed on the single crystal silicon substrate 1 with the buried insulator layer 2 interposed therebetween.
The bias voltage circuit 21 composed of 13 is formed, the bias voltage V B is generated by the bias voltage circuit 21, and the bias voltage V B is applied to the first bias electrode 49 in the buried insulator layer 2. As a result, a voltage is applied to the MOSFETs 7 and 10 by using a single power source and M
It is possible to control the threshold voltage of the OSFETs 7 and 10.
【００４１】又、バイアス電圧回路２１のＭＯＳＦＥＴ
１６，１９の少なくともチャネル領域に対向した埋め込
み絶縁体層２内に、バイアス電圧回路２１によりバイア
ス電圧ＶB が印加される第１のバイアス電極４９と電気
的に分離した第２のバイアス電極５０を配置し、第２の
バイアス電極５０を所定電位にした。よって、バイアス
電圧回路２１のＭＯＳＦＥＴ１６，１９が安定して動作
し、バイアス電圧回路２１をバイアス電圧ＶB の影響を
受けずに動作させることができる。Further, the MOSFET of the bias voltage circuit 21
A second bias electrode 50 electrically separated from the first bias electrode 49 to which the bias voltage V B is applied by the bias voltage circuit 21 is provided in the buried insulator layer 2 facing at least the channel regions of 16 and 19. Then, the second bias electrode 50 was set to a predetermined potential. Therefore, the MOSFETs 16 and 19 of the bias voltage circuit 21 operate stably, and the bias voltage circuit 21 can be operated without being affected by the bias voltage V B.
【００４２】さらに、バイアス電圧回路２１によりバイ
アス電圧ＶB が印加される第１のバイアス電極４９と対
向する位置でのＳＯＩ層にモニタ用ＭＯＳＦＥＴを形成
し、モニタ用ＭＯＳＦＥＴによりバイアス電圧回路２１
の出力電圧を制御するようした。よって、バイアス電圧
ＶB を確実に所定値にできる。Further, a monitor MOSFET is formed in the SOI layer at a position facing the first bias electrode 49 to which the bias voltage V B is applied by the bias voltage circuit 21, and the bias voltage circuit 21 is formed by the monitor MOSFET.
The output voltage of is controlled. Therefore, the bias voltage V B can be reliably set to the predetermined value.
【００４３】尚、本実施例の応用として、以下のような
態様にて具体化してもよい。 （イ）図５に示すように、実施してもよい。つまり、図
４に示すようにＣ−ＭＯＳ回路１１とバイアス電圧回路
２１のそれぞれに対向する領域にシリコン基板１とは異
なるバイアス電極４９，５０を配置するのではなく、図
５に示すようにどちらか一方のバイアス電極として単結
晶シリコン基板１をそのまま用いる。図５では、バイア
ス電圧回路２１のためのバイアス電極として単結晶シリ
コン基板１を用いている。この場合、配線５１が単結晶
シリコン基板１と接触する領域にはオーミックコンタク
ト形成のため、シリコン基板１と同一導電型の高濃度不
純物拡散領域５２が形成されている。 （ロ）図６に示すように、単結晶シリコン基板１内に異
なる導電型の領域を設けてＰＮ接合により２つの電極を
分離してもよい。図６に示した場合には、バイアス電圧
回路２１によって発生された負電圧がＣ−ＭＯＳ回路１
１に対向した位置に形成されたＰ型不純物拡散領域５３
に印加される。又、単結晶シリコン基板１としてＮ型基
板を用いることによりバイアス電圧回路２１に対向した
位置はＮ型領域となる。このように、ＰＮ接合によりＣ
−ＭＯＳ回路１１とバイアス電圧回路２１に対向した各
領域を電気的に分離することができる。尚、本実施例に
おいてはＮ型基板を用いた例について示したが、同様に
Ｐ型基板を用いることも可能である。この場合には、バ
イアス電圧回路２１に対向した位置にＮ型不純物拡散領
域を設けておく。基板すなわちＰ型領域であるＣ−ＭＯ
Ｓ回路１１に対向した位置に負電位を印加し、バイアス
電圧回路２１に対向したＮ型領域には接地電位である０
ボルトを印加する。Ｃ−ＭＯＳ回路１１領域よりもバイ
アス電圧回路２１領域の方が面積が小さい場合には、Ｐ
型基板を用いた場合の方がＰＮ接合面積が小さくなるの
でＰＮ接合の逆方向リーク電流を低減できる。尚、バイ
アス電圧が正の場合には、図６に示した領域５３、及び
単結晶シリコン基板１の導電型をそれぞれ図６と逆の導
電型にすればよい。 （ハ）図４においてＣ−ＭＯＳ回路１１（ＮチャネルＭ
ＯＳＦＥＴ７とＰチャネルＭＯＳＦＥＴ１０）にバイア
ス電圧ＶB を印加する場合について説明したが、Ｃ−Ｍ
ＯＳ回路１１ではなく、ＮチャネルＭＯＳＦＥＴのみ、
あるいは、ＰチャネルＭＯＳＦＥＴのみにバイアス電圧
ＶB を印加する場合に具体化してもよい。 （ニ）図４においてＭＯＳＦＥＴ７，１０の下方全体に
バイアス電圧を印加する必要はなく、ＭＯＳＦＥＴの少
なくともチャネル領域に対向した領域に第１のバイアス
電極４９を配置し、同電極４９にバイアス電圧を印加す
ればよい。 （ホ）バイアス電圧回路２１はＭＯＳＦＥＴによらずバ
イポーラトランジスタ等により構成してもよい。 （ヘ）図４，５，６においてはバイアス電圧回路２１の
下方全体にバイアス電極（５０，１）を配置したが、バ
イアス電圧回路２１のＭＯＳＦＥＴ１６，１９の少なく
ともチャネル領域に対向した領域にバイアス電極（５
０，１）を配置すればよい。The application of this embodiment may be embodied in the following modes. (A) As shown in FIG. 5, you may implement. That is, instead of disposing the bias electrodes 49 and 50 different from the silicon substrate 1 in the regions facing the C-MOS circuit 11 and the bias voltage circuit 21, respectively, as shown in FIG. The single crystal silicon substrate 1 is used as it is as one of the bias electrodes. In FIG. 5, the single crystal silicon substrate 1 is used as a bias electrode for the bias voltage circuit 21. In this case, a high-concentration impurity diffusion region 52 of the same conductivity type as that of the silicon substrate 1 is formed for ohmic contact formation in the region where the wiring 51 contacts the single crystal silicon substrate 1. (B) As shown in FIG. 6, regions of different conductivity types may be provided in the single crystal silicon substrate 1 to separate the two electrodes by a PN junction. In the case shown in FIG. 6, the negative voltage generated by the bias voltage circuit 21 is the C-MOS circuit 1.
P-type impurity diffusion region 53 formed at a position facing 1
Is applied to Further, by using the N type substrate as the single crystal silicon substrate 1, the position facing the bias voltage circuit 21 becomes the N type region. In this way, C is formed by the PN junction.
-Each region facing the MOS circuit 11 and the bias voltage circuit 21 can be electrically separated. In addition, although an example using an N-type substrate is shown in the present embodiment, a P-type substrate can be used similarly. In this case, an N-type impurity diffusion region is provided at a position facing the bias voltage circuit 21. Substrate or P-type region C-MO
A negative potential is applied to a position facing the S circuit 11, and a ground potential of 0 is applied to the N-type region facing the bias voltage circuit 21.
Apply a volt. If the bias voltage circuit 21 region is smaller in area than the C-MOS circuit 11 region, P
Since the PN junction area is smaller when the mold substrate is used, the reverse leak current of the PN junction can be reduced. When the bias voltage is positive, the conductivity types of the region 53 and the single crystal silicon substrate 1 shown in FIG. 6 may be opposite to those of FIG. (C) In FIG. 4, the C-MOS circuit 11 (N channel M
The case where the bias voltage V B is applied to the OSFET 7 and the P-channel MOSFET 10) has been described.
Only the N-channel MOSFET, not the OS circuit 11,
Alternatively, it may be embodied when the bias voltage V B is applied only to the P-channel MOSFET. (D) In FIG. 4, it is not necessary to apply a bias voltage to the entire lower portion of the MOSFETs 7 and 10, and the first bias electrode 49 is arranged in at least a region facing the channel region of the MOSFET, and the bias voltage is applied to the electrode 49. do it. (E) The bias voltage circuit 21 may be composed of a bipolar transistor or the like instead of the MOSFET. (F) Although the bias electrodes (50, 1) are arranged under the bias voltage circuit 21 in FIGS. (5
0, 1) may be arranged.
【００４４】[0044]
【発明の効果】以上詳述したように請求項１に記載の発
明によれば、単一電源にてＭＯＳＦＥＴに電圧を印加す
るとともに同ＭＯＳＦＥＴのしきい値電圧を制御するこ
とが可能となる優れた効果を発揮する。As described in detail above, according to the invention described in claim 1, it is possible to apply a voltage to the MOSFET and control the threshold voltage of the MOSFET with a single power source. Exert the effect.
【００４５】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加え、簡単な回路構成することが
できる。請求項３に記載の発明によれば、請求項１に記
載の発明の効果に加え、バイアス電圧を確実に所定値に
することができる。According to the invention of claim 2, claim 1
In addition to the effect of the invention described in (1), a simple circuit configuration can be realized. According to the invention described in claim 3, in addition to the effect of the invention described in claim 1, the bias voltage can be reliably set to a predetermined value.
【００４６】請求項４に記載の発明によれば、請求項１
に記載の発明の効果に加え、バイアス電圧回路のＭＯＳ
ＦＥＴを安定して動作させることができる。請求項５に
記載の発明によれば、請求項４に記載の発明の効果に加
え、バイアス電圧を確実に所定値にすることができる。According to the invention of claim 4, claim 1
In addition to the effects of the invention described in 1.,
The FET can be operated stably. According to the invention described in claim 5, in addition to the effect of the invention described in claim 4, the bias voltage can be reliably set to a predetermined value.
【図１】第１実施例の断面構造図である。FIG. 1 is a sectional structural view of a first embodiment.
【図２】バイアス電圧としきい値電圧との関係を示す特
性図である。FIG. 2 is a characteristic diagram showing a relationship between a bias voltage and a threshold voltage.
【図３】バイアス電圧回路のブロック図である。FIG. 3 is a block diagram of a bias voltage circuit.
【図４】第２実施例の断面構造図である。FIG. 4 is a sectional structural view of a second embodiment.
【図５】第２実施例の応用例の断面構造図である。FIG. 5 is a sectional structural view of an application example of the second embodiment.
【図６】第２実施例の他の応用例の断面構造図である。FIG. 6 is a sectional structural view of another application example of the second embodiment.
【図７】バイアス電圧回路のブロック図である。FIG. 7 is a block diagram of a bias voltage circuit.
１…単結晶シリコン基板、２…埋め込み絶縁体層、３…
ＳＯＩ層、４…ＳＯＩ層、７…ＮチャネルＭＯＳＦＥ
Ｔ、１０…ＰチャネルＭＯＳＦＥＴ、１２…ＳＯＩ層、
１３…ＳＯＩ層、１６…ＮチャネルＭＯＳＦＥＴ、１９
…ＰチャネルＭＯＳＦＥＴ、ＰチャネルＭＯＳＦＥＴ、
２１…バイアス電圧回路、２７…ＣＲ発振回路、２８…
チャージポンプ回路、４９…第１のバイアス電極、５０
…第２のバイアス電極、５５…モニタ用ＭＯＳＦＥＴ1 ... Single crystal silicon substrate, 2 ... Buried insulator layer, 3 ...
SOI layer, 4 ... SOI layer, 7 ... N-channel MOSFE
T, 10 ... P-channel MOSFET, 12 ... SOI layer,
13 ... SOI layer, 16 ... N-channel MOSFET, 19
... P-channel MOSFET, P-channel MOSFET,
21 ... Bias voltage circuit, 27 ... CR oscillation circuit, 28 ...
Charge pump circuit, 49 ... First bias electrode, 50
... second bias electrode, 55 ... monitoring MOSFET
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 宗昭 愛知県刈谷市昭和町１丁目１番地 日本電 装 株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Muneaki Matsumoto 1-1-1, Showa-cho, Kariya city, Aichi prefecture Nihon Denso Co., Ltd.
Claims (5)
半導体層からなるＭＯＳＦＥＴが配置され、少なくとも
当該ＭＯＳＦＥＴのチャネル領域に対向した前記絶縁体
層内あるいは前記半導体基板に電極を配置し、当該電極
にバイアス電圧を印加するようにした半導体装置におい
て、 前記半導体基板上に絶縁体層を介して単結晶半導体層か
らなるバイアス電圧回路を形成し、当該バイアス電圧回
路により前記バイアス電圧を生成するようにしたことを
特徴とする半導体装置。1. A MOSFET comprising a single crystal semiconductor layer is arranged on a semiconductor substrate with an insulator layer interposed therebetween, and an electrode is arranged at least in the insulator layer facing the channel region of the MOSFET or on the semiconductor substrate, In a semiconductor device configured to apply a bias voltage to the electrode, a bias voltage circuit including a single crystal semiconductor layer is formed on the semiconductor substrate with an insulator layer interposed therebetween, and the bias voltage circuit generates the bias voltage. A semiconductor device characterized by the above.
バイアス電圧回路は発振回路と当該発振回路の出力信号
により駆動されるチャージポンプ回路を有することを特
徴とする半導体装置。2. The semiconductor device according to claim 1, wherein
A semiconductor device, wherein the bias voltage circuit has an oscillation circuit and a charge pump circuit driven by an output signal of the oscillation circuit.
前記電極と対向する位置での単結晶半導体層にモニタ用
半導体素子を形成し、当該モニタ用半導体素子により前
記バイアス電圧回路の出力電圧を制御するようしたこと
を特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein
A semiconductor device, wherein a monitoring semiconductor element is formed in a single crystal semiconductor layer at a position facing the electrode, and the output voltage of the bias voltage circuit is controlled by the monitoring semiconductor element.
前記バイアス電圧回路をＭＯＳＦＥＴにて構成し、当該
ＭＯＳＦＥＴの少なくともチャネル領域に対向した前記
絶縁体層内あるいは前記半導体基板に、前記バイアス電
圧回路によりバイアス電圧が印加される電極と電気的に
分離した第２の電極を配置し、当該第２の電極を所定電
位にしたことを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein
The bias voltage circuit is formed of a MOSFET, and an electrode to which a bias voltage is applied by the bias voltage circuit is electrically separated from the electrode in the insulator layer facing at least the channel region of the MOSFET or in the semiconductor substrate. A semiconductor device in which two electrodes are arranged and the second electrode is set to a predetermined potential.
前記バイアス電圧回路によりバイアス電圧が印加される
電極と対向する位置での単結晶半導体層にモニタ用半導
体素子を形成し、当該モニタ用半導体素子により前記バ
イアス電圧回路の出力電圧を制御するようしたことを特
徴とする半導体装置。5. The semiconductor device according to claim 4,
A monitor semiconductor element is formed on a single crystal semiconductor layer at a position facing an electrode to which a bias voltage is applied by the bias voltage circuit, and the output voltage of the bias voltage circuit is controlled by the monitor semiconductor element. A semiconductor device characterized by:
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