JPH0817157B2 - A method of manufacturing a thin film transistor - Google Patents

A method of manufacturing a thin film transistor

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JPH0817157B2
JPH0817157B2 JP25288284A JP25288284A JPH0817157B2 JP H0817157 B2 JPH0817157 B2 JP H0817157B2 JP 25288284 A JP25288284 A JP 25288284A JP 25288284 A JP25288284 A JP 25288284A JP H0817157 B2 JPH0817157 B2 JP H0817157B2
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semiconductor thin
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健文 大嶋
久雄 林
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ソニー株式会社
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、チャネルが形成される活性層が所定の基板上に形成された多結晶半導体薄膜によって構成された薄膜トランジスタを製造する方法に関するものである。 DETAILED DESCRIPTION OF THE INVENTION INDUSTRIAL FIELD The present invention relates to a method of manufacturing a thin film transistor active layer in which a channel is formed is constituted by the polycrystalline semiconductor thin film formed on a predetermined substrate.

従来の技術 従来、多結晶シリコン膜を形成するためには、LPCVD Description of the Related Art Conventionally, in order to form a polycrystalline silicon film, LPCVD
法またはAPCVD法が用いられているが、これらのCVD法では通常600℃以上の高温で膜形成を行うため、低融点のガラス基板上に多結晶シリコン膜を形成するのは困難であった。 Have been used law or APCVD method, for performing film formation at normal 600 ° C. or more high temperature in these CVD method, to form a polycrystalline silicon film on the low melting point glass substrate it is difficult. またCVD法により形成される多結晶シリコン膜は、膜厚が1000Å程度以下であると結晶粒の粒径が小さくしかもトラップ密度が大きいために一般に電子移動度μやライフタイムτが小さいのみならず、電気伝導度σ The polycrystalline silicon film formed by a CVD method, not thickness because large Moreover trap density particles are small crystal grains to be less than about 1000Å generally the electron mobility μ and only lifetime τ is small , electrical conductivity σ
は室温付近においてσ≠σ 0 exp(−E a /kT)(E a :活性化エネルギー)であって活性化型伝導を示さず、 σ=σ 0 exp(−AT −1/4 ) で表されるいわゆる広範囲ホッピング(variable range Table with a: (activation energy E a) showed no activation type conduction, σ = σ 0 exp (-AT -1/4) at near room temperature σ ≠ σ 0 exp (-E a / kT) is the so-called wide range hopping is (variable range
hopping)則に従うので、電気的特性が良好でないと欠点がある。 Since according to the hopping) law, there is a drawback when electrical properties are not satisfactory.

一方、上述とは異なる多結晶シリコン膜の形成方法として、まず蒸着等により基板上にアモルファシスシリコン膜を形成し、次いでこのアモルファスシリコン膜をレーザービーム照射等によってアニールすることにより結晶粒を成長させる方法が知られている。 On the other hand, as a method of forming different polysilicon film to the above, to form a amorphadiene cis silicon film on a substrate by first vapor deposition or the like, and then growing the crystal grains by annealing the amorphous silicon film by laser beam irradiation or the like methods are known. しかしながら、 However,
この方法で得られる多結晶シリコン膜は、この多結晶シリコン膜を用いて例えば薄膜トランジスタ(TFT)を作製した場合にはリーク電流が大きいなどの問題があって電気的特性が良好でないのみならず、基板上に大面積の多結晶シリコン膜を均一に形式することは困難である。 Polycrystalline silicon film obtained by this method, not only the electrical properties polycrystalline when silicon film by using, for example, to prepare a thin film transistor (TFT) is a problem, such as a large leakage current is not good, it is difficult to uniformly form a polysilicon film having a large area on the substrate.
なおTFTに関する先行文献としては、日本応用物理学会第45回学術講演会予稿集、14p−A−4〜14p−A−6 It should be noted that as the prior literature on TFT, Japan Society of Applied Physics 45th academic lecture Proceedings, 14p-A-4~14p-A-6
(1984)が挙げられる。 (1984), and the like.

発明が解決しようとする問題点 本発明は、上述の問題にかんがみ、従来の多結晶シリコンTFT等のTFTの製造方法が有する上述のような欠点を是正したTFTの製造方法を提供することを目的とする。 INVENTION AND SUMMARY Problems The present invention aims to provide a manufacturing method of a TFT view of the above problems, and remedy the drawbacks described above that the conventional method of manufacturing a polycrystalline silicon TFT or the like of the TFT has to.

問題点を解決するための手段 本発明は、チャネルが形成される活性層が所定の基板上に形成された多結晶半導体薄膜によって構成された薄膜トランジスタを製造する方法において、グロー放電分解法により水素を含む半導体薄膜(例えば水素化アモルファスシリコン膜3)を上記基板(例えばガラス基板1)上に形成する工程と、電気的に不活性なイオン(例えばSi + )を上記半導体薄膜にイオン注入することによりこの半導体薄膜を非晶質化する工程と、この非晶質化された半導体薄膜を炉中で600℃以下の温度で熱処理して固相成長を行うことにより得られる多結晶半導体薄膜(例えば多結晶シリコン膜4)によって上記活性層を構成する工程とをそれぞれ具備している。 Means the present invention for solving the problem, a method of the active layer where a channel is formed to produce a thin film transistor is constituted by a polycrystalline semiconductor thin film formed on a predetermined substrate, the hydrogen by glow discharge decomposition a step of the semiconductor thin film (such as hydrogenated amorphous silicon film 3) is formed on the substrate (e.g., glass substrate 1) comprising, an electrically inactive ions (e.g. Si +) by ion implantation into the semiconductor thin film a step of amorphizing the semiconductor thin film, the amorphous polycrystalline semiconductor thin film obtained by the semiconductor thin film in a furnace performing solid-phase growth by heat treatment at 600 ° C. below the temperature (e.g., multi the crystal silicon film 4) are provided respectively and the step of forming the active layer.

なお、この場合、上記活性層を構成する工程は、上記非晶質化された半導体薄膜を炉中で600℃以下の温度で熱処理して固相成長を行うことにより多結晶半導体薄膜を得ると共に、上記半導体薄膜上にプラズマCVD法により窒化ケイ素膜を形成してからアニールすることから成っていてもよい。 In this case, the step of forming the active layer, as well as to obtain a polycrystalline semiconductor thin film by heat treatment and solid phase growth of a semiconductor thin film which is the amorphous in an oven at 600 ° C. below the temperature it may be consisted of annealing after forming a silicon nitride film by a plasma CVD method on the semiconductor thin film.

実施例 以下本発明に係る薄膜トランジスタの製造方法を多結晶シリコンTFTの製造に適用した一実施例を図面に基づいて説明する。 An embodiment applied to the manufacture of polycrystalline silicon TFT manufacturing method of a thin film transistor according to the present invention the following examples will be described with reference to the drawings.

第1A図に示すように、まずテンパックス、パイレックス、NA−40(いずれも商品名)等の低融点のガラス基板1上にSiO 2膜2を被着形成し、次いでこのSiO 2膜2上に例えばArガスで希釈されたSiH 4ガス(SiH 4濃度は10%) As shown in Figure 1A, first Tempax, Pyrex, NA-40 (both trade names) the SiO 2 film 2 is deposited and formed on a glass substrate 1 having a low melting point, such as, then the SiO 2 film 2 above to be diluted with for example, Ar gas was SiH 4 gas (SiH 4 concentration 10%)
と13.56MHzの高周波電圧とを用いたグロー放電分解法により基板温度180℃で例えば膜厚が800Åの水素化アモルファスシリコン膜3を被着形成する。 For example the film thickness at the substrate temperature of 180 ° C. by glow discharge decomposition is deposited and formed a hydrogenated amorphous silicon film 3 of 800Å using a 13.56MHz RF voltage.

次にこの水素化アモルファスシリコン膜3にSi + ,F +等の電気的に不活性なイオンを加速エネルギー40KeV(R P Then Si in the hydrogenated amorphous silicon film 3 +, accelerate electrically inactive ions F + such energy 40 KeV (R P
550Å)、ドーズ量1.5×10 15 cm -2の条件でイオン注入することによりこの水素化アモルファスシリコン膜3をほぼ完全なアモルファス状態にする。 550 Å), to the hydrogenated amorphous silicon film 3 almost completely amorphous state by ion implantation at a dose of 1.5 × 10 15 cm -2.

次に例えばアニール炉を用いてN 2雰囲気中において例えば600℃で15時間程度アニールを行う。 Then perform about 15 hours annealing at for example 600 ° C. in a N 2 atmosphere using, for example, annealing furnace. このアニールにより水素化アモルファスシリコン膜3が固相成長し、 Solid phase growth is hydrogenated amorphous silicon film 3 by this annealing,
その結果、第1B図に示すように、多結晶シリコン膜4が形成される。 As a result, as shown in Figure 1B, a polycrystalline silicon film 4 is formed.

次に第1C図に示すように、上記多結晶シリコン膜4の所定部分をエッチング除去することにより所定形状とした後、LPCVD法により全面にSiO 2膜5を被着形成し、次いでスパッタ法によりMo膜6を被着形成する。 Next, as shown in Figure 1C, after a predetermined shape by etching away predetermined portions of the polycrystalline silicon film 4, the SiO 2 film 5 is deposited and formed on the entire surface by LPCVD, followed by sputtering the Mo film 6 deposited form.

次に上記Mo膜6及びSiO 2膜5の所定部分を順次エッチング除去して、第1D図に示すように所定形状のMo膜から成るゲート電極7及び所定形状のSiO 2膜から成るゲート絶縁膜8を形成する。 Next it is sequentially etched removing a predetermined portion of the Mo film 6 and the SiO 2 film 5, a gate insulating film made of SiO 2 film of the gate electrode 7 and a predetermined shape made of Mo film having a predetermined shape as shown in 1D view 8 to the formation. この後、これらのゲート電極7及びゲート絶縁膜8をマスクとして多結晶シリコン膜4に Thereafter, the polycrystalline silicon film 4 of these gate electrodes 7 and the gate insulating film 8 as a mask
P +をインオン注入する(多結晶シリコン膜4中のPをo The P + to sign-on injection (the P in the polycrystalline silicon film 4 o
で表す)。 Represented by).

次に第1E図に示すように、例えば600℃程度の温度でアニールを行うことにより、注入された上記Pを電気的に活性化させて、n +型のソース領域9及びドレイン領域 Next, as shown in 1E view, for example, by performing annealing at a temperature of about 600 ° C., the injected above P by electrically activated, n + -type source region 9 and drain region of the
10を形成する。 10 to form a. この結果、これらのソース領域9とドレイン領域10との間に存在する多結晶シリコン膜4によって、従来から周知のように、チャネルが形成される活性層が構成される。 As a result, a polycrystalline silicon film 4 which exists between these source region 9 and drain region 10, as is known from the prior art, the active layer is composed of a channel is formed.

この後、第1F図に示すように、パッシベーション膜としてのSiO 2膜11を被着形成し、次いでこのSiO 2膜11の所定部分をエッチング除去して開口11a,11bを形成した後、これらの開口11a,11bを通じてAlから成る電極12,13 Thereafter, as shown in 1F view, the SiO 2 film 11 as a passivation film is deposited formed, then after forming the opening 11a, 11b is removed by etching a predetermined portion of the SiO 2 film 11, these electrodes 12 and 13 made of Al opening 11a, through 11b
を形成して、目的とする多結晶シリコン膜TFTを完成させる。 To form, to complete a polycrystalline silicon film TFT of interest.

第2図に上述の実施例における被着直後の水素化アモルファスシリコン膜3(曲線A)、Si +のイオン注入直後の水素化アモルファスシリコン膜3(曲線B)、600 Figure 2 of the above embodiment immediately after deposition in the example hydrogenated amorphous silicon film 3 (Curve A), Si immediately after ion implantation + hydrogenated amorphous silicon film 3 (Curve B), 600
℃で15時間アニール後の水素化アモルファスシリコン膜3(すなわち多結晶シリコン膜4)(曲線D)のそれぞれについて測定した反射スペクトルを示す。 ℃ for 15 h hydrogenated amorphous silicon film 3 after annealing (i.e. polycrystalline silicon film 4) shows the reflection spectrum of the respective (curve D). またこの第2図には、水素化アモルファスシリコン膜3を形成後に Also this second figure, after the formation of the hydrogenated amorphous silicon film 3
Si +のイオン注入を行うことなく直ちに600℃で15時間アニールした場合の反射スペクトル(曲線C)を併せて示した。 It is also shown the reflection spectrum (curve C) in the case of 15 hours annealing at immediately 600 ° C. without performing ion implantation of Si +.

この第2図から明らかなように、シリコンのX 1 −X 4バンド遷移に起因するλ=280nmにおける反射率のピーク状に盛り上がった変化は、曲線Dにのみ存在していて、 The second as FIG from clear, changes raised the peak-like reflectance in lambda = 280 nm due to the X 1 -X 4 band transition of the silicon is present only in the curve D,
曲線A、B、Cには存在していない。 Curve A, B, does not exist in C. なお、シリコンの It should be noted, of silicon
X 1 −X 4バンド遷移に起因するλ=280nmにおける反射率のピーク状に盛り上がった変化が大きれば大きい程、シリコンの結晶化が良好であることを表しているので、第2図において、曲線A〜Dのうちで曲線Dのみにこのような反射率のピーク状に盛り上がった変化が存在していることから、上述の実施例のように水素化アモルファスシリコン膜3を形成後にSi +等のイオン注入を行い、次いでアニールを行った場合にのみ多結晶シリコン膜が得られることがわかる。 As changes raised the peak-like reflectance in lambda = 280 nm due to the X 1 -X 4 band transition is large if Re large, the crystallization of silicon indicates that a good, in Figure 2, since the change only to the raised to such a reflectivity peak shape curve D among the curves A~D is present, Si + or the like after forming the hydrogenated amorphous silicon film 3 as described above in example the ion implantation is performed, then annealed it can be seen that only the polycrystalline silicon film is obtained when performing.

またE−gunを用いた蒸着法により基板温度150℃で形成されたアモルファスシリコン膜に対する第2図と同様な反射スペクトルを第3図に示す。 Also it shows a similar reflection spectrum and FIG. 2 for amorphous silicon film formed at a substrate temperature of 0.99 ° C. by an evaporation method using E-gun in Figure 3. この第3図から明らかなように、曲線E〜HのいずれにおいてもX 1 −X 4バンド遷移に起因するλ=280nmにおける反射率のピーク状に盛り上がった変化は存在していない。 The third As can be seen, the change was raised to the peak-like reflectance in lambda = 280 nm due to the X 1 -X 4 band transitions in any of the curves E~H does not exist. 従って、上述の蒸着法により形成されるアモルファスシリコン膜においては、結晶粒の成長効果が殆ど現れないことがわかる。 Accordingly, in the amorphous silicon film formed by a vapor deposition method described above, it can be seen that the growth effect of the crystal grains is hardly appear.

また上述の実施例により形成された多結晶シリコン膜4について測定した電気伝導度σの温度依存性を第4図にグラフIとして示す。 Also shown as a graph I the temperature dependence of the electrical conductivity σ measured for polycrystalline silicon film 4 formed by the above-described embodiment in Figure 4. この第4図から明らかなように、多結晶シリコン膜4の電気伝導度σの温度依存性を示すグラフIに折点Jが生じる。 As apparent from FIG. 4, breakpoint J occurs graph I showing the temperature dependence of the electrical conductivity σ of the polycrystalline silicon film 4. なお、第4図において、点線はグラフIの右半分を左側に延長した仮想線であり、また、一点鎖線はグラフIの左半分を右側に延長した仮想線であるから、これら一対の仮想線の交点がグラフIの折点Jとなっている。 Note that in Figure 4, the dotted line is a virtual line obtained by extending the right half of the graph I the left, also, since the dashed line is a virtual line extending the left half of the graph I the right, the pair of imaginary lines intersection of becomes the break point J in the graph I. さらに、第4図には、第3図において曲線Hとして示したシリコン膜の電気伝導度σがグラフKとして示されている。 Furthermore, the Figure 4, the electrical conductivity of the silicon film shown as curve H in FIG. 3 σ is shown as a graph K.

第4図のグラフIから明らかなように、上述の実施例により形成された多結晶シリコン膜4の電気伝導度σは室温以上では、 σ=1.505e 4 exp〔(−q/kT)・0.592〕 で表され、また室温以下では、 σ=2.818e 3 exp〔(−q/kT)・0.548〕 で表される。 As apparent from the graph I of FIG. 4, the electrical conductivity sigma of the polycrystalline silicon film 4 formed by the above-described embodiment at room temperature or higher, σ = 1.505e 4 exp [(- q / kT) · 0.592 expressed in], also less at room temperature, σ = 2.818e 3 exp [- represented by (q / kT) · 0.548]. このことから、温度範囲によって異なる温度依存性(活性化エネルギーが異なる)を示すものの、 Therefore, while indicating different temperature dependency (the activation energy varies) depending on the temperature range,
いずれの温度においても活性化型の電気伝導を示すことがわかる。 It can be seen that the electrical conductivity of the activated form at any temperature. そして、この第4図から、上述の実施例により形成された多結晶シリコン膜4(すなわち、グロー放電分解法により成膜した後にSi +のイオン注入をしてから600℃で15時間アニールにしたもの)の電気伝導度σ From this Figure 4, the polycrystalline silicon film 4 formed by the above-described embodiment (i.e., was 15 hours annealing at 600 ° C. after the ion implantation of Si + after forming by glow discharge decomposition electrical conductivity of things) σ
を示すグラフIの傾きが第3図において曲線Hとして示したシリコン膜(すなわち、E−gunを用いて成膜した後にSi +のイオン注入をしてから600℃で15時間アニールしたもの)の電気伝導度σを示すグラフKの傾きに比べて急であり、このために、上述の実施例により形成された多結晶シリコン膜4の電気伝導度σが第3図において曲線Hとして示したシリコン膜の電気伝導度σに比べて極めて良好であって、真性半導体である単結晶シリコンの電気伝導度に近づいていること(すなわち、膜質が改善されていること)が判る。 Silicon film gradient of the graph I is shown as curve H in Figure 3 showing a (i.e., those 15 hours annealing at 600 ° C. after the ion implantation of Si + after forming using E-gun) a steep than the slope of the graph K showing the electrical conductivity sigma, for this, silicon electrical conductivity of polycrystalline silicon film 4 formed by the above-described embodiment sigma showed as curve H in Figure 3 a very good compared to the electrical conductivity σ of the film, that are close to the electric conductivity of the single-crystal silicon, which is an intrinsic semiconductor (i.e., the film quality is improved) is seen.

このように、上述の実施例によれば、電気的特性の良好な多結晶シリコン膜4を低融点のガラス基板1上に形成することができる。 Thus, according to the embodiment described above, it is possible to form a favorable polycrystalline silicon film 4 of the electrical characteristics on the glass substrate 1 having a low melting point. しかも最初にまず水素化アモルファスシリコン膜3を形成し、次いでSi +等のイオン注入を行った後、アニールを行うことにより固相成長による結晶化を行っているので、大面積に亘って均一な多結晶シリコン膜4を形成することができる。 Moreover First to form a hydrogenated amorphous silicon film 3, and then after ion implantation of Si +, etc., since crystallization is carried out by solid phase growth by annealing, uniform over a large area it is possible to form a polycrystalline silicon film 4. 従って、この多結晶シリコン膜4を用いて作製された実施例によるTFT Therefore, TFT according to an embodiment which is manufactured using the polycrystalline silicon film 4
は、移動度μが大きくしかもリーク電流が小さくて特性が従来に比べて良好であり、また同一基板上にTFTアレイを形成する場合に各TFTの特性を同一とすることが可能である。 Is better than the mobility μ is large yet small leakage current characteristics in the prior art, also can be the same the characteristics of each TFT in the case of forming a TFT array on the same substrate.

なお上述のような特性が良好な多結晶シリコン膜4が得られる理由は未だ十分に明らかではないが、例えば次のような理由によると考えられる。 Incidentally reason why the above-described characteristics are obtained good polycrystalline silicon film 4 is not yet sufficiently clear, is believed to be due to reasons such as the following. すなわち、グロー放電分解法により形成された水素化アモルファスシリコン膜3は多量の水素を含有している。 In other words, a hydrogenated amorphous silicon film 3 formed by glow discharge decomposition method contains a large amount of hydrogen. そして、この水素化アモルファスシリコン膜3にSi +等のイオン注入を行うこと、この水素化アモルファスシリコン膜3中のシリコン原子のネットワーク構造が変化して膜形成直後とは異なるアモルファス状態が実現されるので、上記水素化アモルファスシリコン膜3の多結晶化に要する活性化エネルギーが低下して、アニールによる固相成長時において均一で有利な核成長条件が得られる。 Then, by performing ion implantation of Si +, etc. The hydrogenated amorphous silicon film 3, different amorphous state is achieved immediately after film forming network structure of silicon atoms in the hydrogenated amorphous silicon film 3 is changed because, reduced activation energy required for polycrystallization of the hydrogenated amorphous silicon film 3, uniform and favorable nucleation conditions at the time of solid-phase growth by annealing can be obtained. したがって、上記水素化アモルファスシリコン膜3は600℃以下の低温でアニールするだけで良好に固相成長し、しかも、この水素化アモルファスシリコン膜3は多量の水素を含有しているので、水素化アモルファスシリコン膜3の結晶中に生じているダングリングボンドは上記イオン注入およびこれに続く上記アニールの過程において上記水素で終端され、このために、固相成長による結晶化によって得られる多結晶シリコン膜4の欠陥が効果的に補償され、この結果、その結晶粒が十分に大きくて電気的特性が良好な多結晶シリコン膜4を得ることができると考えられる。 Therefore, the hydrogenated amorphous silicon film 3 is good solid-phase growth by only annealing at a low temperature of 600 ° C. or less, moreover, since the hydrogenated amorphous silicon film 3 contains a large amount of hydrogen, hydrogenated amorphous dangling bonds occurring in the crystal silicon film 3 is terminated in the course of the ion implantation and subsequent said annealing above hydrogen, for the polycrystalline silicon film 4 obtained by the crystallization by solid phase growth defects are effectively compensated for, as a result, the electrical properties the crystal grains is sufficiently large it is considered that it is possible to obtain a good polycrystalline silicon film 4.

以上本発明を実施例につき説明したが、本発明は上述の実施例に限定されるものではなく、本発明の技術的思想に基づく種々の変形が可能である。 The present invention was explained in embodiment above, this invention is not limited to the embodiments described above, but can be variously modified based on the technical idea of ​​the present invention. 例えば、上述の実施例においては、SiH 4ガスを用いたグロー放電分解方法によりアモルファスシリコン膜を形成したが、必要に応じてSiH 4ガスにPH 3またはB 2 H 6ガスを添加することによってアモルファスシリコン膜中に不純物をドープするようにしてもよい。 For example, in the embodiment described above, an amorphous by but an amorphous silicon film was formed by glow discharge decomposition method using a SiH 4 gas, the addition of PH 3 or B 2 H 6 gas as required to SiH 4 gas it may be doped with an impurity in the silicon film. なおアモルファスシリコン膜中にPまたはBの不純物が含まれていれば、固相成長による結晶化が容易になるという利点がある。 Note if it contains impurities P or B to the amorphous silicon film, there is an advantage that crystallization by solid phase growth becomes easy.

またアニールにより水素化アモルファスシリコン膜3 The hydrogenated amorphous silicon film 3 by annealing
を固相成長させて多結晶シリコン膜4を形成した後、この多結晶シリコン膜4上にプラズマCVD法により例えば膜厚5000ÅのSi 3 N 4膜(すなわち、窒化ケイ素膜)を基板温度260℃程度で形成し、この状態で例えば400℃で1 The after forming a polycrystalline silicon film 4 by solid phase growth, the the Si 3 N 4 film of polycrystalline silicon film 4, for example a thickness of 5000Å by plasma CVD on (i.e., a silicon nitride film) and the substrate temperature 260 ° C. formed in degree, 1 in this state for example 400 ° C.
時間程度アニールを行えば、上記Si 3 N 4膜中に含まれている水素が多結晶シリコン膜4に注入されて結晶粒界に存在するトラップを埋める結果結晶粒界のトラップ密度がさらに減少するので、電気的特性がより優れた多結晶シリコン膜を得ることが可能である。 By performing the time about annealing, the Si 3 N trap density results grain boundaries is hydrogen contained are implanted into the polycrystalline silicon film 4 to fill the trap existing in grain boundaries 4 film is further reduced since, it is possible to electrical characteristics get better polycrystalline silicon film.

さらに上述の実施例においては、固相成長のためのアニールを炉中アニールで行ったが、さらに、例えば450 Further in the above embodiment, the annealing was performed for the solid phase growth furnace annealing, further, for example, 450
℃程度で数時間水素プラズマアニールを行えば、水素が十分に含まれていて特性が良好な多結晶シリコン膜4を得ることができる。 By performing several hours hydrogen plasma annealing at about ° C., can be hydrogen characteristics contain enough obtain good polycrystalline silicon film 4. また、これらの炉中アニールおよび水素プラズマアニールの温度は使用する基板等に応じて種々に変更することができるが、アニール中に水素が膜外に放出されるのを防止ししかも低温プロセスを可能とするために、上記アニール温度は600℃以下でなければならない。 Further, the temperature of the furnace during annealing and the hydrogen plasma annealing may be variously changed depending on the substrate or the like to be used, to prevent the hydrogen annealing is discharged to the outside of the film yet allow low temperature process in order to, the annealing temperature must be 600 ° C. or less.

またアモルファス化のために行うSi +等のイオン注入は、上述の実施例で用いた条件とは異なる条件で行うことも可能である。 The ion implantation of Si +, etc. do for amorphization, the conditions used in the examples above it is also possible to perform under different conditions. さらに基板としては、ガラス基板の他に石英基板等の他の種類の基板を用いることができる。 Still substrate, it is possible to use other types of substrate such as a quartz substrate to a glass substrate.

発明の効果 本発明に係る薄膜トランジスタの製造方法によれば、 According to the method of manufacturing the thin film transistor according to the present invention,
グロー放電分解法により所定の基板上に形成された水素を含む半導体薄膜に電気的に不活性なイオンを注入することにより非晶質化させて非晶質半導体薄膜を形成してから、この非晶質半導体薄膜を炉中で600℃以下の温度で熱処理して固相成長を行うことにより得られる多結晶半導体薄膜によってチャネル形成用の活性層を構成した。 After forming an amorphous semiconductor thin film is amorphous by injecting an electrically inactive ions into the semiconductor thin film containing hydrogen formed on a predetermined substrate by glow discharge decomposition method, this non amorphous semiconductor thin film to the active layer for forming the channel by a polycrystalline semiconductor thin film obtained by performing solid-phase growth by heat treatment at 600 ° C. temperature below at oven. 従って、この水素を含む半導体薄膜はグロー放電分解法により形成されるから多量の水素を含有し、このために、チャネル形成用活性層を構成する多結晶半導体薄膜は、従来に比べて、その結晶粒が十分に大きくて電気的特性が良好であり、また、大面積に亘り均一な特性を有している。 Accordingly, the semiconductor thin film containing hydrogen contains a large amount of hydrogen from being formed by glow discharge decomposition method, for this purpose, the polycrystalline semiconductor thin film constituting the channel forming the active layer, as compared with the conventional, the crystal particle is sufficiently large electrical characteristics are excellent, also has uniform properties over a large area.

しかも、非晶質半導体薄膜を炉中で600℃以下の温度で熱処理して固相成長を行うことによりチャネル形成用活性層を構成する多結晶半導体薄膜を得るようにしたから、高温処理を必要とせず、このために、所定の基板として、ガラス基板などの低融点の基板を用いることができる。 Moreover, it is so arranged to obtain a polycrystalline semiconductor thin film constituting the channel forming an active layer by heat treatment to solid phase growth of the amorphous semiconductor thin film in an oven 600 ° C. at a temperature below, require high temperature processing without, for this, as the predetermined substrate, a low melting point substrates such as glass substrates.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1A図〜第1F図は本発明に係る薄膜上トランジスタの製造方法を多結晶シリコンTFTの製造に適用した一実施例を工程順に示す断面図、第2図は本発明の実施例により形成された水素化アモルファスシリコン膜に種々の処理を施した場合についての反射スペクトルを示すグラフ、 Figures 1A, second 1F view is a cross-sectional view showing an example of applying the method of manufacturing a thin film on a transistor according to the present invention for the production of polycrystalline silicon TFT in the order of steps, Fig. 2 is formed in accordance with an embodiment of the present invention graph showing the reflection spectra for the case where subjected to various treatments to the hydrogenated amorphous silicon film,
第3図は蒸着法により形成されたアモルファスシリコン膜に種々の処理を施した場合についての反射スペクトルを示す第2図と同様なグラフ、第4図は本発明の実施例により形成された多結晶シリコン膜の電気伝導度の温度依存性を示すグラフである。 Figure 3 is graph similar to the second diagram showing the reflection spectra for the case where subjected to various treatments in the amorphous silicon film formed by vapor deposition, Figure 4 is polycrystalline, which is formed by an embodiment of the present invention is a graph showing the temperature dependence of the electrical conductivity of the silicon film. なお図面に用いられた符号において、 1……ガラス基板 3……水素化アモルファスシリコン膜 4……多結晶シリコン膜 7……ゲート電極 8……ゲート絶縁膜 9……ソース領域 10……ドレイン領域 である。 In still code used in the drawings, 1 ...... glass substrate 3 ...... hydrogenated amorphous silicon film 4 ...... polycrystalline silicon film 7 ...... gate electrode 8 ...... gate insulating film 9 ...... source region 10 ...... drain region it is.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 久雄 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 (56)参考文献 特開 昭59−27522(JP,A) 特開 昭59−143063(JP,A) 特開 昭59−182521(JP,A) 特開 昭57−34331(JP,A) 特開 昭59−54217(JP,A) 特開 昭58−37913(JP,A) 特開 昭56−80126(JP,A) 特開 昭57−159013(JP,A) 特開 昭59−193022(JP,A) 第45回応物学会予稿集(1984年秋季), P. ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Hisao Hayashi Shinagawa-ku, Tokyo Kita 6-chome No. 7 No. 35 Sony over within Co., Ltd. (56) reference Patent Sho 59-27522 (JP, a) JP Akira 59-143063 (JP, A) JP Akira 59-182521 (JP, A) JP Akira 57-34331 (JP, A) JP Akira 59-54217 (JP, A) JP Akira 58-37913 (JP, a) Patent Akira 56-80126 (JP, a) JP Akira 57-159013 (JP, a) JP Akira 59-193022 (JP, a) 45th Applied Physics Society Proceedings (autumn 1984), P. 407,14p−A−4,14p−A−5 407,14p-A-4,14p-A-5

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】チャネルが形成される活性層が所定の基板上に形成された多結晶半導体薄膜によって構成された薄膜トランジスタを製造する方法において、 グロー放電分解法により水素を含む半導体薄膜を上記基板上に形成する工程と、 電気的に不活性なイオンを上記半導体薄膜にイオン注入することによりこの半導体薄膜を非晶質化する工程と、 この非晶質化された半導体薄膜を炉中で600℃以下の温度で熱処理して固相成長を行うことにより得られる多結晶半導体薄膜によって上記活性層を構成する工程とをそれぞれ具備することを特徴とする薄膜トランジスタの製造方法。 1. A method for the active layer in which a channel is formed to produce a thin film transistor is constituted by a polycrystalline semiconductor thin film formed on a predetermined substrate, the substrate of a semiconductor thin film containing hydrogen by glow discharge decomposition forming the electrically a step of amorphizing the semiconductor thin film by the inert ions are implanted into the semiconductor thin film, 600 ° C. the amorphous semiconductor thin film in a furnace a method of manufacturing the thin film transistor characterized by comprising the step of forming the active layer including a polycrystalline semiconductor thin film obtained by performing solid-phase growth by heat treatment at a temperature below, respectively.
  2. 【請求項2】上記活性層を構成する工程は、上記非晶質化された半導体薄膜を炉中で600℃以下の温度で熱処理して固相成長を行うことにより多結晶半導体薄膜を得ると共に、上記半導体薄膜上にプラズマCVD法により窒化ケイ素膜を形成してからアニールすることから成る特許請求の範囲第1項に記載の薄膜トランジスタの製造方法。 Wherein the step of forming the active layer, as well as to obtain a polycrystalline semiconductor thin film by heat treatment and solid phase growth of a semiconductor thin film which is the amorphous in an oven at 600 ° C. below the temperature method for fabricating the thin film transistor according to claims first preceding claims which consists of annealing after forming a silicon nitride film by a plasma CVD method on the semiconductor thin film.
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