JPH08167716A - Semiconductor device and manufacture thereof - Google Patents
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- JPH08167716A JPH08167716A JP6333001A JP33300194A JPH08167716A JP H08167716 A JPH08167716 A JP H08167716A JP 6333001 A JP6333001 A JP 6333001A JP 33300194 A JP33300194 A JP 33300194A JP H08167716 A JPH08167716 A JP H08167716A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係り、と
くに、トレンチゲート構造を有する高耐圧系の縦型絶縁
ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated
Gate BipolarTransistor)の構造及びその製造方法に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a high breakdown voltage type vertical insulated gate bipolar transistor (IGBT: Insulated) having a trench gate structure.
Gate Bipolar Transistor) structure and manufacturing method thereof.
【０００２】[0002]
【従来の技術】ＩＧＢＴは、図１０に代表されるユニッ
トセル断面構造を有するトランジスタであり、上部にＭ
ＯＳＦＥＴ構造、下部にバイポーラトランジスタ構造部
を有する複合構造ととらえることができる。シリコンウ
ェーハに形成されたＮチャネルＩＧＢＴを例にしてその
構造及び動作を説明する。このウェーハを構成するシリ
コン半導体基板２０は、厚さ約１５０μｍ、不純物濃度
約１０20ｃｍ-3のＰ型アノード領域８からなり、その第
１の主面上にＮ−ドレイン領域２が形成されたシリコン
半導体層がエピタキシャル成長により積層されている。
このＮ−ドレイン領域２中には、Ｐ型ベース領域３が、
さらに、このＰ型ベース領域３中には、Ｎ＋ソース領域
４が通常の不純物拡散により形成されている。このドレ
イン領域２が形成されている半導体層の表面には、薄い
ゲ−ト酸化膜６を介してポリシリコンゲ−ト電極７が設
けられている。ソース領域４とベース領域３とをこの半
導体層２の表面で短絡するような形でソース金属電極１
０が設けられている。またポリシリコンゲ−ト電極７に
接続してゲ−ト金属電極１１が形成され、さらにＰ型ア
ノード領域８に接続して、半導体基板２０の第２の主面
上にアノード金属電極１２が設けられている。図１０の
ＩＧＢＴは、空乏層がアノード領域まで達することがな
いので、ノンパンチスルー型という。2. Description of the Related Art An IGBT is a transistor having a unit cell sectional structure represented by FIG.
It can be regarded as an OSFET structure and a composite structure having a bipolar transistor structure portion below. The structure and operation of an N-channel IGBT formed on a silicon wafer will be described as an example. A silicon semiconductor substrate 20 constituting this wafer is composed of a P-type anode region 8 having a thickness of about 150 μm and an impurity concentration of about 10 20 cm −3 , and an N − drain region 2 is formed on the first main surface thereof. Silicon semiconductor layers are stacked by epitaxial growth.
In the N − drain region 2, the P-type base region 3 is
Further, in the P-type base region 3, an N + source region 4 is formed by ordinary impurity diffusion. On the surface of the semiconductor layer in which the drain region 2 is formed, a polysilicon gate electrode 7 is provided via a thin gate oxide film 6. The source metal electrode 1 is formed so that the source region 4 and the base region 3 are short-circuited on the surface of the semiconductor layer 2.
0 is provided. Further, a gate metal electrode 11 is formed so as to be connected to the polysilicon gate electrode 7, and further, an anode metal electrode 12 is provided on the second main surface of the semiconductor substrate 20 so as to be connected to the P-type anode region 8. There is. The IGBT of FIG. 10 is called a non-punch through type because the depletion layer does not reach the anode region.
【０００３】このような半導体装置は、ソース金属電極
１０を接地し、アノード金属電極１２に正電圧が印加さ
れた状態でゲ−ト電極７を負電位に保てば、半導体装置
は、阻止状態になる。ゲ−ト電極７に正電圧を印加すれ
ば、一般のＭＯＳＦＥＴと同様にＰ型ベース領域３の表
面に反転チャネル領域が形成され、ソース領域４からチ
ャネルを通してドレイン領域２の表面部分に電子が流入
し、電子の蓄積層が形成される。電子はさらにソース−
アノード間に印加されている電圧によってドレイン領域
２中をアノード金属電極１２側へ走行し、Ｐ型アノード
領域８とＮ−ドレイン領域２の間を順バイアス状態に至
らしめる。これによりＰ型アノード領域８からＮ−ドレ
イン領域２へ正孔の注入が生じ、Ｎ−ドレイン領域２中
の伝導度が変調されると共に素子は通電状態となる。こ
の状態でゲ−ト電極７を零もしくは負電位に戻せばチャ
ネルが閉じ、該素子は再び阻止状態に戻る。一般のＭＯ
ＳＦＥＴではドレイン領域に電子しか注入されないた
め、このドレイン領域の濃度が低い場合や、ドレイン領
域が厚い場合には、ドレイン領域が電子の流れにとっ
て、極めて大きい抵抗となり、これがＭＯＳＦＥＴのオ
ン抵抗の最大成分であった。一方、ＩＧＢＴでは、前記
ドレイン領域が伝導度変調を受けるのでその抵抗成分は
極めて小さくなり、このドレイン領域の濃度が低くかつ
この領域が厚い場合でもオン抵抗の小さい半導体装置と
なる。In such a semiconductor device, if the source metal electrode 10 is grounded and the gate electrode 7 is kept at a negative potential while a positive voltage is applied to the anode metal electrode 12, the semiconductor device is in a blocking state. become. When a positive voltage is applied to the gate electrode 7, an inversion channel region is formed on the surface of the P-type base region 3 like a general MOSFET, and electrons flow from the source region 4 to the surface of the drain region 2 through the channel. Then, an electron storage layer is formed. The electron is the source-
The voltage applied between the anodes causes the drain region 2 to travel to the side of the anode metal electrode 12 to reach a forward bias state between the P-type anode region 8 and the N − drain region 2. Thereby the P-type anode region 8 N - hole injection occurs into the drain region 2, N - element with conductivity in the drain region 2 is modulated becomes energized. When the gate electrode 7 is returned to zero or a negative potential in this state, the channel is closed and the device returns to the blocking state again. General MO
Since only electrons are injected into the drain region in the SFET, when the concentration of the drain region is low or the drain region is thick, the drain region has an extremely large resistance to the flow of electrons, and this is the maximum component of the on-resistance of the MOSFET. Met. On the other hand, in the IGBT, since the drain region undergoes conductivity modulation, its resistance component becomes extremely small, and even if the concentration of this drain region is low and this region is thick, the semiconductor device has a small on-resistance.
【０００４】この様なＩＧＢＴはアノード領域からドレ
イン領域中に注入した少数キャリア（正孔）の一部が過
剰少数キャリアとしてドレイン領域中に蓄積されてしま
う。従って、このＩＧＢＴをオフするためにゲート電圧
を零にしてチャネルを閉じて電子の流れを止めても蓄積
された少数キャリア（正孔）が排出されるまで、このＩ
ＧＢＴはオフ状態にならない。さらに、このＩＧＢＴで
は、オフ時にドレイン領域に存在する電子がアノード領
域を通過する際にアノード領域から新たな正孔の注入を
誘起し、結果的にはターンオフ時間が極めて長くなる。
そのため、ＩＧＢＴでは一般的なＭＯＳＦＥＴと比べて
約１０倍の電流を流すことができるが、ターンオフ時間
は逆に１０倍以上長くなる。In such an IGBT, some of the minority carriers (holes) injected from the anode region into the drain region are accumulated in the drain region as excess minority carriers. Therefore, even if the gate voltage is set to zero in order to turn off the IGBT and the channel is closed to stop the electron flow, the accumulated minority carriers (holes) are discharged until the I
The GBT does not go off. Further, in this IGBT, when the electrons existing in the drain region pass through the anode region when turned off, new holes are induced from the anode region, resulting in an extremely long turn-off time.
Therefore, the IGBT can pass about 10 times as much current as a general MOSFET, but the turn-off time is 10 times or more longer.
【０００５】一方、ＩＧＢＴのＭＯＳＦＥＴ構造部分と
同じ構成を有する電力用縦型ＭＯＳＦＥＴはオン電圧を
改善するためにゲート長を縮小することのできるトレン
チゲート構造が採用されている。図１１は従来の縦型Ｍ
ＯＳＦＥＴの断面図である。シリコン半導体基板の第１
の主面にはＮ−ドレイン領域（Ｎ型ドレイン領域）２が
形成され、第２の主面（裏面）には、Ｎ＋ドレイン領域
（Ｎ型ドレイン領域）１が形成されている。Ｎ＋ドレイ
ン領域２内には第１の主面に露出するＰ型ベース領域３
が形成されており、このＰ型ベース領域３内に第１の主
面に露出してＮ型ソース領域４が複数領域形成されてい
る。このＮ型ソース領域４及びＰ型ベース領域３を貫通
してＮ型ドレイン領域２に達するトレンチ５がＮ型ソー
ス領域３の各領域毎に形成されており、その内壁には、
ＳｉＯ2 などのゲート絶縁膜６が形成されている。ゲー
ト絶縁膜６が形成されたトレンチ５の内部にはポリシリ
コンゲート電極７が埋め込まれている。ポリシリコンゲ
ート電極７は、ＳｉＯ2 などの絶縁膜１５に被覆されて
いる。このドレイン領域２が形成されている第１の主面
にはソース領域４とベース領域３とを第１の主面で短絡
するような形でソース金属電極（Ｓ）１０が設けられて
いる。On the other hand, the vertical power MOSFET having the same structure as the MOSFET structure of the IGBT employs a trench gate structure capable of reducing the gate length in order to improve the on-voltage. FIG. 11 shows a conventional vertical M
It is sectional drawing of OSFET. First silicon semiconductor substrate
An N − drain region (N-type drain region) 2 is formed on the main surface of, and an N + drain region (N-type drain region) 1 is formed on the second main surface (back surface). In the N + drain region 2, the P-type base region 3 exposed on the first main surface is formed.
In the P-type base region 3, a plurality of N-type source regions 4 are formed so as to be exposed on the first main surface. A trench 5 penetrating the N-type source region 4 and the P-type base region 3 to reach the N-type drain region 2 is formed in each region of the N-type source region 3, and the inner wall thereof has
A gate insulating film 6 such as SiO 2 is formed. A polysilicon gate electrode 7 is embedded inside the trench 5 in which the gate insulating film 6 is formed. The polysilicon gate electrode 7 is covered with an insulating film 15 such as SiO 2 . A source metal electrode (S) 10 is provided on the first main surface on which the drain region 2 is formed so that the source region 4 and the base region 3 are short-circuited on the first main surface.
【０００６】また、ポリシリコンのゲ−ト電極７に接続
してゲ−ト金属電極（Ｇ）１１が形成され、さらにＮ型
ドレイン領域１に接続して第２の主面上にドレイン金属
電極（Ｄ）１３が設けられている。各トレンチ毎にユニ
ットセルが形成されている。この電力用ＭＯＳＦＥＴ
は、図１１に示すように、ソース領域、ベース領域を貫
通して掘られたトレンチにゲートを形成するため、Ｎチ
ャネル型の場合オン状態でのキャリア（エレクトロン）
はソースからゲートに沿って形成されたチャネルを通
り、ドレインへと縦に流れていく。そのため、プレーナ
型のようにベース領域間でのキャリアの蓄積は起こりに
くい。ＩＧＢＴは、縦型ＭＯＳＦＥＴとサイリスタの複
合構造となっているため、ＭＯＳＦＥＴの特性改善にな
ると考えられ、図１２に示すように縦型ＭＯＳＦＥＴと
同様に微細化されたトレンチゲート構造が採用されてい
る。Further, a gate metal electrode (G) 11 is formed so as to be connected to the gate electrode 7 of polysilicon, and further connected to the N-type drain region 1 so that a drain metal electrode is formed on the second main surface. (D) 13 is provided. A unit cell is formed for each trench. This power MOSFET
As shown in FIG. 11, since the gate is formed in the trench dug through the source region and the base region, carriers (electrons) in the ON state in the N-channel type are formed.
Flows vertically from the source through the channel formed along the gate to the drain. Therefore, unlike the planar type, carriers are unlikely to be accumulated between the base regions. Since the IGBT has a composite structure of a vertical MOSFET and a thyristor, it is considered to improve the characteristics of the MOSFET. As shown in FIG. 12, a miniaturized trench gate structure is adopted like the vertical MOSFET. .
【０００７】図１２は、従来のシリコンウェーハに形成
されたＮチャネル型ＩＧＢＴの断面図である。このウェ
ーハを構成するシリコン半導体基板２０は、厚さ約１５
０μｍ、不純物濃度約１０20ｃｍ-3のＰ型アノード領域
８からなり、その表面にＮ−ドレイン領域２が形成され
たシリコン半導体層がエピタキシャル成長により積層さ
れている。このＮ−ドレイン領域２中には、Ｐ型ベース
領域３が、さらに、このＰ型ベース領域３中には、Ｎ＋
ソース領域４が通常の不純物拡散により複数領域形成さ
れている。このＮ型ソース領域４及びＰ型ベース領域３
を貫通してＮ型ドレイン領域２に達するトレンチ５がＮ
型ソース領域３の各領域毎に形成されており、その内壁
には、ＳｉＯ2 などのゲート絶縁膜６が形成されてい
る。ゲート絶縁膜６が形成されたトレンチ５の内部に
は、ポリシリコンゲート電極７が埋め込まれている。ポ
リシリコンゲート電極７は、ＳｉＯ2 などの絶縁膜１５
に被覆されている。このドレイン領域２が露出している
ウェーハの第１の主面には、ソース領域４とベース領域
３とをこの第１の主面で短絡するような形でソース金属
電極（Ｓ）１０が設けられている。また、ポリシリコン
ゲ−ト電極７に接続してゲ−ト金属電極（Ｇ）１１が形
成され、さらにＰ型アノード領域８に接続して、ウェー
ハの第２の主面（裏面）上にアノード金属電極（Ａ）１
２が設けられている。また、各トレンチ毎にユニットセ
ルが形成されている。FIG. 12 is a sectional view of an N-channel type IGBT formed on a conventional silicon wafer. The silicon semiconductor substrate 20 constituting this wafer has a thickness of about 15
A silicon semiconductor layer having a P-type anode region 8 of 0 μm and an impurity concentration of about 10 20 cm −3 and having an N − drain region 2 formed on the surface thereof is laminated by epitaxial growth. In the N − drain region 2, a P-type base region 3 is further provided, and in the P-type base region 3, N +.
A plurality of source regions 4 are formed by ordinary impurity diffusion. The N-type source region 4 and the P-type base region 3
The trench 5 penetrating through and reaching the N-type drain region 2 is N
It is formed in each region of the mold source region 3, and a gate insulating film 6 such as SiO 2 is formed on the inner wall thereof. A polysilicon gate electrode 7 is embedded inside the trench 5 in which the gate insulating film 6 is formed. The polysilicon gate electrode 7 is formed of an insulating film 15 such as SiO 2.
Is covered with. A source metal electrode (S) 10 is provided on the first main surface of the wafer where the drain region 2 is exposed so that the source region 4 and the base region 3 are short-circuited on the first main surface. Has been. Further, a gate metal electrode (G) 11 is formed so as to be connected to the polysilicon gate electrode 7 and further connected to the P-type anode region 8 so that an anode metal electrode is formed on the second main surface (back surface) of the wafer. (A) 1
2 are provided. In addition, a unit cell is formed for each trench.
【０００８】[0008]
【発明が解決しようとする課題】前述したようにＭＯＳ
ＦＥＴではオン電圧に関係するキャリアが１つのため、
そのキャリアに対する抵抗を低減するとオン電圧が低減
できるため、トレンチゲート化によってゲート面積を縮
小し、チャネル幅を増やすことでオン電圧は低減でき
る。しかし、ＩＧＢＴはバイポーラ素子であり、２つの
キャリアの分布を適正化する必要がある。微細化したト
レンチゲート構造ではプレーナ型において存在したベー
ス領域間での第１導電型キャリアの蓄積が少ないため、
当然第２導電型キャリアの蓄積も少なくなる。このこと
はベース領域近傍での伝導度変調効果の減少につなが
り、特に高速化のためキャリアライフタイムを短くした
場合にオン電圧の上昇をまねく。この問題を改善するに
はトレンチゲート幅を広げる、ベース領域からのトレン
チゲート突出量を増やすなどが考えられるが、両者とも
耐圧の低下及び電極埋込みが困難であるなどの問題があ
る。また、ソース電極との接続でユニットセル全体での
ソース領域への接続する比率をベース領域に対して増や
し過ぎると多数キャリアに対する抵抗分が大きくなりす
ぎて寄生サイリスタが動作してしまい、ＩＧＢＴが破壊
されるという問題がある。本発明は、この様な事情によ
りなされたもので、トレンチゲート構造を有するＩＧＢ
Ｔにおいて、オン電圧を低減でき、高い量産性を得られ
る、新規な構造を提供することを目的にしている。As described above, the MOS
Since there is only one carrier related to ON voltage in FET,
Since the on-voltage can be reduced by reducing the resistance to the carriers, the on-voltage can be reduced by reducing the gate area and increasing the channel width by forming a trench gate. However, the IGBT is a bipolar element, and it is necessary to optimize the distribution of two carriers. In the miniaturized trench gate structure, the accumulation of the first-conductivity type carriers between the base regions existing in the planar type is small.
Naturally, the accumulation of the second conductivity type carriers also decreases. This leads to a decrease in the conductivity modulation effect in the vicinity of the base region, and especially when the carrier lifetime is shortened for speeding up, the on-voltage rises. To solve this problem, the width of the trench gate may be widened and the amount of protrusion of the trench gate from the base region may be increased. However, both of them have problems such as reduction in breakdown voltage and difficulty in burying electrodes. In addition, if the ratio of connection to the source region in the unit cell as a whole connected to the source electrode is increased too much with respect to the base region, the resistance to majority carriers becomes too large and the parasitic thyristor operates, destroying the IGBT. There is a problem that is. The present invention has been made under such circumstances, and an IGB having a trench gate structure is provided.
It is an object of the present invention to provide a novel structure in which the ON voltage can be reduced and high mass productivity can be obtained at T.
【０００９】[0009]
【問題を解決するための手段】本発明は、複数のユニッ
トセルからなり、ソース金属電極が第１導電型ソース領
域に第２導電型ベース領域と短絡するように接続された
トレンチゲート構造を有するＩＧＢＴにおいて、一部の
ユニットセルの第２導電型ベース領域がソース金属電極
と接続されていないで第１導電型ソース領域とのみ接続
されていることに特徴がある。すなわち、本発明の半導
体装置は、半導体基板と、前記半導体基板に形成された
第１導電型ドレイン領域と、前記ドレイン領域内に形成
され、前記半導体基板の第１の主面に露出している第２
導電型のベ−ス領域と、前記ベ−ス領域内に選択的に形
成され、前記半導体基板の前記第１の主面に露出してい
る第１導電型のソ−ス領域と、前記ソース領域と前記ベ
ース領域とを貫通して前記ドレイン領域まで形成された
トレンチと、前記トレンチの内壁に形成されたゲ−ト絶
縁膜と、前記ゲ−ト絶縁膜に接するように前記トレンチ
に埋め込まれたゲ−ト電極と、前記第１の主面上に前記
ソ−ス領域及び前記ベ−ス領域を短絡するように形成さ
れたソ−ス金属電極と、前記ゲート電極に接続されるゲ
ート金属電極と、前記半導体基板の第２の主面に形成さ
れ、前記ドレイン領域と接している第２導電型のアノ−
ド領域と、前記アノード領域上に形成されたアノード電
極とを備え、前記トレンチの所定の隣接する１対のトレ
ンチ間の前記ソ−ス金属電極が接続された前記第１の主
面にはソ−ス領域のみが形成されていることを特徴とす
る。前記ドレイン領域と前記アノ−ド領域との間にはこ
のドレイン領域より不純物濃度の高い第１導電型高濃度
バッファ領域が形成されるようにしても良い。The present invention comprises a trench gate structure comprising a plurality of unit cells, wherein a source metal electrode is connected to a source region of a first conductivity type to short-circuit a base region of a second conductivity type. In the IGBT, the second conductivity type base region of some of the unit cells is not connected to the source metal electrode, but is connected only to the first conductivity type source region. That is, the semiconductor device of the present invention is formed in the semiconductor substrate, the first conductivity type drain region formed in the semiconductor substrate, and the drain region, and is exposed at the first main surface of the semiconductor substrate. Second
A conductive type base region, a first conductive type source region selectively formed in the base region and exposed to the first main surface of the semiconductor substrate, and the source. A trench formed through the region and the base region to the drain region, a gate insulating film formed on the inner wall of the trench, and buried in the trench so as to be in contact with the gate insulating film. A gate electrode, a source metal electrode formed on the first main surface so as to short-circuit the source region and the base region, and a gate metal connected to the gate electrode. An electrode of the second conductivity type formed on the second main surface of the semiconductor substrate and in contact with the drain region.
A source region and an anode electrode formed on the anode region, and the source metal electrode is connected to the first main surface between a predetermined pair of adjacent trenches of the trench. -It is characterized in that only the transparent region is formed. A first conductivity type high concentration buffer region having an impurity concentration higher than that of the drain region may be formed between the drain region and the anode region.
【００１０】前記半導体装置は複数のユニットセルから
なり、ソース金属電極がソ−ス領域のみに接続するユニ
ットセルの半導体基板表面に占める割合はこの複数のユ
ニットセルの全面積の１／２以下であるようにしても良
い。また、本発明の半導体装置の製造方法は、第２導電
型の半導体基板表面上に第１導電型のドレイン領域とな
る半導体層を形成する工程と、前記ドレイン領域表面に
選択的に複数の第２導電型ベース領域を形成する工程
と、前記ソ−ス領域及び前記ベース領域を貫通して前記
ドレイン領域に達するトレンチを形成する工程と、前記
トレンチ側壁上にゲ−ト絶縁膜を形成する工程と、前記
トレンチ内部に前記ゲ−ト絶縁膜に接するようにゲ−ト
電極を形成する工程と、前記半導体基板の裏面にアノ−
ド金属電極を形成する工程とを備え、前記ベース領域に
は１つ又は２つの前記トレンチが形成されていることを
特徴とする。The semiconductor device comprises a plurality of unit cells, and the ratio of the unit cell in which the source metal electrode is connected only to the source region to the surface of the semiconductor substrate is 1/2 or less of the total area of the plurality of unit cells. There may be. In addition, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a semiconductor layer to be a drain region of a first conductivity type on a surface of a semiconductor substrate of a second conductivity type, and a plurality of selectively forming a plurality of semiconductor layers on the surface of the drain region. 2. Forming a two-conductivity type base region, forming a trench penetrating the source region and the base region to reach the drain region, and forming a gate insulating film on the side wall of the trench. A step of forming a gate electrode inside the trench so as to contact the gate insulating film, and an anode on the back surface of the semiconductor substrate.
Forming a metal electrode, wherein one or two trenches are formed in the base region.
【００１１】[0011]
【作用】一部のユニットセルの第２導電型ベース領域が
ソース金属電極と接続されていないで第１導電型ソース
領域とのみ接続されていることにより、ホールに対する
抵抗分を大きくし、その結果この領域がキャリア蓄積領
域となり、ベース領域近傍での伝導度変調効果を増大さ
せる。In some of the unit cells, the second conductivity type base region is not connected to the source metal electrode but is connected only to the first conductivity type source region, so that the resistance to holes is increased. This region serves as a carrier accumulation region and enhances the conductivity modulation effect near the base region.
【００１２】[0012]
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１を用いて第１の実施例を説明する。図
は、シリコンウェーハに形成されたＮチャネル型ＩＧＢ
Ｔの断面図である。このウェーハを構成するシリコン半
導体基板２０は厚さ約１５０μｍ、不純物濃度約１０20
ｃｍ-3のＰ型アノード領域８からなり、その表面にＮ−
ドレイン領域２が形成されたシリコン半導体層がエピタ
キシャル成長により堆積されている。このＮ−ドレイン
領域２中には、Ｐ型ベース領域３がウェーハの第１の主
面に露出するように形成されている。さらに、このＰ型
ベース領域３中には、Ｎ＋ソース領域４がウェーハの第
１の主面に露出するように通常の不純物拡散法により複
数領域形成されている。このＮ型ソース領域４及びＰ型
ベース領域３を貫通してＮ型ドレイン領域２に達するト
レンチ５がＮ型ソース領域３の各領域毎に形成されてい
る。このトレンチ内壁には、ＳｉＯ2 などのゲート絶縁
膜６が形成されている。ゲート絶縁膜６が形成されたト
レンチ５の内部には、ポリシリコンゲート電極７が埋め
込まれている。Embodiments of the present invention will be described below with reference to the drawings. First, a first embodiment will be described with reference to FIG. The figure shows an N-channel type IGB formed on a silicon wafer.
It is sectional drawing of T. The silicon semiconductor substrate 20 forming this wafer has a thickness of about 150 μm and an impurity concentration of about 10 20.
cm −3 of the P-type anode region 8 and N − on its surface.
The silicon semiconductor layer in which the drain region 2 is formed is deposited by epitaxial growth. In the N − drain region 2, a P type base region 3 is formed so as to be exposed at the first main surface of the wafer. Further, in the P-type base region 3, a plurality of N + source regions 4 are formed by a normal impurity diffusion method so as to be exposed on the first main surface of the wafer. A trench 5 penetrating the N-type source region 4 and the P-type base region 3 to reach the N-type drain region 2 is formed in each region of the N-type source region 3. A gate insulating film 6 such as SiO 2 is formed on the inner wall of the trench. A polysilicon gate electrode 7 is embedded inside the trench 5 in which the gate insulating film 6 is formed.
【００１３】ポリシリコンゲート電極７は、ＳｉＯ2 な
どの絶縁膜１５に被覆されている。このドレイン領域２
が露出しているウェーハの第１の主面には、ソース領域
４とベース領域３とをこの第１の主面で短絡するような
形でソース金属電極（Ｓ）１０が設けられている。また
ポリシリコンゲ−ト電極７に接続してゲ−ト金属電極
（Ｇ）１１が真空蒸着法により形成され、さらに、Ｐ型
アノード領域８に接続して、ウェーハの第２の主面（裏
面）、即ち、半導体基板２０の裏面上にアノード金属電
極（Ａ）１２が真空蒸着法により設けられている。ま
た、各トレンチ毎にユニットセルは、各トレンチ毎に形
成されている。ベース領域３の底部からトレンチ５の底
部までの距離ｈは、１〜３μｍ程度が適当である。この
距離ｈが小さいと耐圧が大きくなるが、この距離を大き
くトレンチ５を深くすると、耐圧が小さくなって好まし
くない。The polysilicon gate electrode 7 is covered with an insulating film 15 such as SiO 2 . This drain region 2
A source metal electrode (S) 10 is provided on the first main surface of the wafer where the source metal 4 is exposed, in such a manner that the source region 4 and the base region 3 are short-circuited on the first main surface. Further, a gate metal electrode (G) 11 is formed by a vacuum evaporation method in connection with the polysilicon gate electrode 7, and further connected in a P-type anode region 8 to a second main surface (back surface) of the wafer, That is, the anode metal electrode (A) 12 is provided on the back surface of the semiconductor substrate 20 by the vacuum deposition method. A unit cell is formed for each trench. A suitable distance h from the bottom of the base region 3 to the bottom of the trench 5 is about 1 to 3 μm. If the distance h is small, the breakdown voltage becomes large, but if the distance h is made large and the trench 5 is deepened, the breakdown voltage becomes small, which is not preferable.
【００１４】複数のユニットセルからなるトレンチゲー
ト構造を有するＩＧＢＴは、以上のような構成を有して
いるが、本発明では、本来ユニットセルは、ソース金属
電極がＮ型ソース領域とＰ型ベース領域とを短絡するよ
うに形成されるべきところ、一部のユニットセルは、ソ
ース金属電極がＮ型ソース領域とのみ接続されるように
形成されていることに特徴がある。この一部のユニット
セルのソース領域金属電極１０の接続部分はＮ型ソース
領域４１のみからなっている。つまり、半導体ウェーハ
の第１の主面のソース金属電極接続領域１４は、従来の
ユニットセルではＮ型ソース領域とＰ型ベース領域とか
ら構成されているが、本発明の一部のユニットセルで
は、Ｎ型ソース領域のみから構成されている。この実施
例では、Ｎ型ソース領域のみが露出しているユニットセ
ル（Ａセル）は、ソース領域とベース領域とがソース金
属電極に接続している通常構造のユニットセル（Ｂセ
ル）に対して１対４の面積比率になっている。ここで、
１ユニットセルとは、図に示すように、トレンチ間の領
域をいうものとする（以下、同様である）。The IGBT having a trench gate structure composed of a plurality of unit cells has the above-mentioned structure. However, in the present invention, the unit cell is originally a source metal electrode of an N type source region and a P type base. Whereas the unit cell is formed so as to short-circuit the region, some of the unit cells are characterized in that the source metal electrode is formed so as to be connected only to the N-type source region. The connection portion of the source region metal electrode 10 of this part of the unit cells is composed of only the N-type source region 41. That is, the source metal electrode connection region 14 on the first main surface of the semiconductor wafer is composed of the N-type source region and the P-type base region in the conventional unit cell, but in some unit cells of the present invention. , N-type source region only. In this embodiment, a unit cell (A cell) in which only the N-type source region is exposed is compared with a unit cell (B cell) having a normal structure in which the source region and the base region are connected to the source metal electrode. The area ratio is 1: 4. here,
As shown in the figure, one unit cell means a region between trenches (the same applies hereinafter).
【００１５】次に、図２を参照して第２の実施例を説明
する。図は、シリコンウェーハに形成されたＮチャネル
型ＩＧＢＴの断面図である。このウェーハを構成するシ
リコン半導体基板２０は、厚さ約１５０μｍ、不純物濃
度約１０20ｃｍ-3のＰ型アノード領域８からなり、その
表面にＮ＋半導体バッファ層９及びこのバッファ層９よ
り不純物濃度の低いＮ−ドレイン領域２が形成されたシ
リコン半導体層がエピタキシャル成長により堆積されて
いる。このＮ−ドレイン領域２中には、Ｐ型ベース領域
３がウェーハの第１の主面に露出するように形成されて
いる。さらにこのＰ型ベース領域３中には、Ｎ＋ソース
領域４がウェーハの第１の主面に露出するように通常の
不純物拡散法により複数領域形成されている。このＮ型
ソース領域４及びＰ型ベース領域３を貫通してＮ型ドレ
イン領域２に達するトレンチ５がＮ型ソース領域３の各
領域毎に形成されている。このトレンチ内壁には、Ｓｉ
Ｏ2 などのゲート絶縁膜６が形成されている。ゲート絶
縁膜６が形成されたトレンチ５の内部には、ポリシリコ
ンゲート電極７が埋め込まれている。Next, a second embodiment will be described with reference to FIG. The figure is a cross-sectional view of an N-channel IGBT formed on a silicon wafer. A silicon semiconductor substrate 20 constituting this wafer is composed of a P-type anode region 8 having a thickness of about 150 μm and an impurity concentration of about 10 20 cm −3 , and an N + semiconductor buffer layer 9 and an impurity concentration of the buffer layer 9 on its surface. Of low N − drain region 2 is formed by epitaxial growth. In the N − drain region 2, a P type base region 3 is formed so as to be exposed at the first main surface of the wafer. Further, in the P-type base region 3, a plurality of N + source regions 4 are formed by a normal impurity diffusion method so as to be exposed on the first main surface of the wafer. A trench 5 penetrating the N-type source region 4 and the P-type base region 3 to reach the N-type drain region 2 is formed in each region of the N-type source region 3. On the inner wall of this trench, Si
A gate insulating film 6 such as O 2 is formed. A polysilicon gate electrode 7 is embedded inside the trench 5 in which the gate insulating film 6 is formed.
【００１６】ポリシリコンゲート電極７は、ＳｉＯ2 な
どの絶縁膜１５に被覆されている。このドレイン領域２
が露出しているウェーハの第１の主面には、ソース領域
４とベース領域３とをこの第１の主面で短絡するような
形でソース金属電極（Ｓ）１０が設けられている。また
ポリシリコンゲ−ト電極７に接続してゲ−ト金属電極
（Ｇ）１１が真空蒸着法により形成され、さらに、Ｐ型
アノード領域８に接続して、ウェーハの第２の主面（裏
面）、即ち、半導体基板２０の裏面上にアノード金属電
極（Ａ）１２が真空蒸着法により設けられている。ま
た、各トレンチ毎にユニットセルは、各トレンチ毎に形
成されている。The polysilicon gate electrode 7 is covered with an insulating film 15 such as SiO 2 . This drain region 2
A source metal electrode (S) 10 is provided on the first main surface of the wafer where the source metal 4 is exposed, in such a manner that the source region 4 and the base region 3 are short-circuited on the first main surface. Further, a gate metal electrode (G) 11 is formed by a vacuum evaporation method in connection with the polysilicon gate electrode 7, and further connected in a P-type anode region 8 to a second main surface (back surface) of the wafer, That is, the anode metal electrode (A) 12 is provided on the back surface of the semiconductor substrate 20 by the vacuum deposition method. A unit cell is formed for each trench.
【００１７】この実施例においても本来のものとは異な
る一部のユニットセルは、ソース金属電極がＮ型ソース
領域とのみ接続されるように形成されている。この一部
のユニットセルのソース領域金属電極１０の接続部分は
Ｎ型ソース領域４１のみからなっている。Ｎ＋バッファ
層９は、アノ−ド領域からの正孔の流入を抑えると共に
Ｎ−ドレイン領域２の表面から拡がる空乏層を抑えるこ
とができるので、Ｎ−ドレイン領域２を薄くする事がで
き、タ−ンオフ時間が改善される。また、アノード領域
８の不純物濃度を多少上げても素子の特性には格別の変
化は認められないので、製造上でも有利になる。このＮ
＋バッファ層２０は、この実施例では、気相成長法を用
いたが、他の方法でも形成することができる。例えば、
Ｎ−シリコン半導体基板１のＰ型ベ−ス領域やＮ型ソ−
ス領域が形成されていない他方の主面に不純物をイオン
注入し、その後、熱処理を行ってＮ＋バッファ層を形成
することもできる。Also in this embodiment, some unit cells different from the original ones are formed such that the source metal electrode is connected only to the N-type source region. The connection portion of the source region metal electrode 10 of this part of the unit cells is composed of only the N-type source region 41. N + buffer layer 9, anode - it is possible to suppress the depletion layer that spreads from the surface of the drain region 2, N - - suppresses the flow of holes from de region N can be thinned drain region 2, The turn-off time is improved. Further, even if the impurity concentration in the anode region 8 is increased to some extent, no particular change is observed in the characteristics of the device, which is advantageous in manufacturing. This N
The + buffer layer 20 is formed by the vapor phase growth method in this embodiment, but can be formed by another method. For example,
N - silicon semiconductor substrate 1 of the P-type base - source region and N-type source -
It is also possible to ion-implant impurities into the other main surface in which the impurity region is not formed and then perform heat treatment to form the N + buffer layer.
【００１８】次に、図３を参照して第３の実施例を説明
する。図は、シリコンウェーハに形成されたＮチャネル
型ＩＧＢＴの断面図である。このウェーハを構成するシ
リコン半導体基板２０は、厚さ約１５０μｍ、不純物濃
度約１０20ｃｍ-3のＰ型アノード領域８からなり、その
表面にＮ＋半導体バッファ層９及びこのバッファ層９よ
り不純物濃度の低いＮ−ドレイン領域２が形成されたシ
リコン半導体層がエピタキシャル成長により堆積されて
いる。このＮ−ドレイン領域２中には、Ｐ型ベース領域
３がウェーハの第１の主面に露出するように形成されて
いる。さらにこのＰ型ベース領域３中には、Ｎ＋ソース
領域４がウェーハの第１の主面に露出するように通常の
不純物拡散法により複数領域形成されている。このＮ型
ソース領域４及びＰ型ベース領域３を貫通してＮ型ドレ
イン領域２に達するトレンチ５がＮ型ソース領域３の各
領域毎に形成されている。このトレンチ内壁には、Ｓｉ
Ｏ2 などのゲート絶縁膜６が形成されている。ゲート絶
縁膜６が形成されたトレンチ５の内部には、ポリシリコ
ンゲート電極７が埋め込まれている。Next, a third embodiment will be described with reference to FIG. The figure is a cross-sectional view of an N-channel IGBT formed on a silicon wafer. A silicon semiconductor substrate 20 constituting this wafer is composed of a P-type anode region 8 having a thickness of about 150 μm and an impurity concentration of about 10 20 cm −3 , and an N + semiconductor buffer layer 9 and an impurity concentration of the buffer layer 9 on its surface. Of low N − drain region 2 is formed by epitaxial growth. In the N − drain region 2, a P type base region 3 is formed so as to be exposed at the first main surface of the wafer. Further, in the P-type base region 3, a plurality of N + source regions 4 are formed by a normal impurity diffusion method so as to be exposed on the first main surface of the wafer. A trench 5 penetrating the N-type source region 4 and the P-type base region 3 to reach the N-type drain region 2 is formed in each region of the N-type source region 3. On the inner wall of this trench, Si
A gate insulating film 6 such as O 2 is formed. A polysilicon gate electrode 7 is embedded inside the trench 5 in which the gate insulating film 6 is formed.
【００１９】ポリシリコンゲート電極７は、ＳｉＯ2 な
どの絶縁膜１５に被覆されている。このドレイン領域２
が露出しているウェーハの第１の主面には、ソース領域
４とベース領域３とをこの第１の主面で短絡するような
形でソース金属電極（Ｓ）１０が設けられている。また
ポリシリコンゲ−ト電極７に接続してゲ−ト金属電極
（Ｇ）１１が真空蒸着法により形成され、さらに、Ｐ型
アノード領域８に接続して、ウェーハの第２の主面（裏
面）、すなわち、半導体基板２０の裏面上にアノード金
属電極（Ａ）１２が真空蒸着法により設けられている。
また、ユニットセルは、各トレンチ毎に形成されてい
る。この実施例においても本来のものとは異なる一部の
ユニットセルは、ソース金属電極がＮ型ソース領域との
み接続されるように形成されている。この一部のユニッ
トセルのソース領域金属電極１０の接続部分はＮ型ソー
ス領域４１のみからなっている。The polysilicon gate electrode 7 is covered with an insulating film 15 such as SiO 2 . This drain region 2
A source metal electrode (S) 10 is provided on the first main surface of the wafer where the source metal 4 is exposed, in such a manner that the source region 4 and the base region 3 are short-circuited on the first main surface. Further, a gate metal electrode (G) 11 is formed by a vacuum evaporation method in connection with the polysilicon gate electrode 7, and further connected in a P-type anode region 8 to a second main surface (back surface) of the wafer, That is, the anode metal electrode (A) 12 is provided on the back surface of the semiconductor substrate 20 by the vacuum deposition method.
The unit cell is formed for each trench. Also in this embodiment, some unit cells different from the original ones are formed such that the source metal electrode is connected only to the N-type source region. The connection portion of the source region metal electrode 10 of this part of the unit cells is composed of only the N-type source region 41.
【００２０】図３に示すように、ユニットセルの幅を変
えることで、Ｎ型ソース領域のみが露出しているユニッ
トセル（Ａセル）と通常構造のＮ型ソース領域とＰ型ベ
ース領域が露出しているユニットセル（Ｂセル）の面積
比率を変化させることも可能である。例えば、図に示す
ように、Ａセルのセル幅ｗ１をＢセルのセル幅ｗ２より
小さくするとその面積比率が変えられる。例えば、図の
ＩＧＢＴではＡセルと通常構造のＢセルとが交互に配置
されているのでユニットセルの個数比（Ａセル／Ｂセ
ル）は１／１であるが、Ａセルの幅ｗ１がＢセルの幅ｗ
２の１／２なのでＩＧＢＴにおけるＡセルとＢセルの面
積比は１／２になっている。このように比率を変化させ
ることで耐圧系に応じた設計にすることが容易にでき
る。また、ユニットセルのセル幅を変えることをＰ型ア
ノード電極とＮ型ドレイン領域の間にＮ型高濃度バッフ
ァ層を形成しない第１の実施例の半導体装置にも適用す
ることができる。As shown in FIG. 3, by changing the width of the unit cell, the unit cell (A cell) in which only the N-type source region is exposed and the N-type source region and P-type base region of the normal structure are exposed. It is also possible to change the area ratio of the unit cells (B cells) that are operating. For example, as shown in the figure, when the cell width w1 of the A cell is made smaller than the cell width w2 of the B cell, the area ratio can be changed. For example, in the IGBT shown in the figure, A cells and B cells having a normal structure are alternately arranged, so the number ratio of unit cells (A cells / B cells) is 1/1, but the width w1 of A cells is B. Cell width w
Since it is 1/2 of 2, the area ratio of A cell and B cell in the IGBT is 1/2. By changing the ratio in this way, it is possible to easily design according to the breakdown voltage system. Also, changing the cell width of the unit cell can be applied to the semiconductor device of the first embodiment in which the N-type high concentration buffer layer is not formed between the P-type anode electrode and the N-type drain region.
【００２１】次に図４乃至図６を参照して図３の半導体
装置の製造工程を説明する。図は、いづれも半導体装置
の製造工程断面図である。アノード領域８となるＰ型シ
リコン半導体基板２０上にＮ型高濃度（Ｎ＋）バッファ
層９及び耐圧系に応じた濃度と厚さのＮ型低濃度ドレイ
ン領域２となる半導体層を順次気相成長させることによ
って半導体ウェーハを形成する（図４（ａ））。次に、
半導体ウエーハのＮ型ドレイン領域２表面に選択的にイ
オン注入法などにより、ボロン等の不純物を拡散し、Ｐ
型ベース領域３を形成する。次に、ベース領域３中に選
択的にイオン注入法などにより、砒素などの不純物を拡
散して複数領域のＮ型ソース領域４を形成する（図４
（ｂ））。次に、酸化膜などをマスク材にして選択的に
ＲＩＥ（Reactive Ion Etching) 等の等方性エッチング
によりＮ型ソース領域４及びＰ型ベース領域３を貫通し
てＮ型ドレイン領域に達するトレンチ５を形成する（図
５（ａ））。次に、厚さ１００ｎｍ程度のゲート酸化膜
６を形成し、ゲート電極７となるポリシリコンをトレン
チ内を埋め込む（図５（ｂ））。Next, the manufacturing process of the semiconductor device of FIG. 3 will be described with reference to FIGS. Each of the figures is a sectional view of a semiconductor device manufacturing process. An N-type high-concentration (N + ) buffer layer 9 and a semiconductor layer to be the N-type low-concentration drain region 2 having a concentration and a thickness according to the breakdown voltage system are sequentially vapor-phased on the P-type silicon semiconductor substrate 20 to be the anode region 8. A semiconductor wafer is formed by growing it (FIG. 4A). next,
Impurities such as boron are diffused into the surface of the N-type drain region 2 of the semiconductor wafer selectively by an ion implantation method or the like, and P
The mold base region 3 is formed. Next, an impurity such as arsenic is diffused into the base region 3 selectively by an ion implantation method or the like to form a plurality of regions of the N-type source region 4 (FIG. 4).
(B)). Next, using an oxide film or the like as a mask, isotropic etching such as RIE (Reactive Ion Etching) is selectively performed to penetrate the N-type source region 4 and the P-type base region 3 to reach the N-type drain region. Are formed (FIG. 5A). Next, the gate oxide film 6 having a thickness of about 100 nm is formed, and the polysilicon to be the gate electrode 7 is filled in the trench (FIG. 5B).
【００２２】その後、半導体ウェーハの全面にＳｉＯ2
などの絶縁膜１５を形成する。そして、この絶縁膜１５
のソース金属電極及びゲート金属電極と接続する部分を
選択的に除去する（図６（ａ））。次に、Ａｌ等の金属
をスパッタ等で形成し、パターニングして、ソース金属
電極１０、ゲート金属電極１１及びその他ドレイン金属
電極などの電極配線を形成する。次に、Ａｕ等の金属を
Ｐ型アノード領域８表面にスパッタ等で形成し、アノー
ド金属電極１２を形成する（図６（ｂ））。このウエー
ハを所定の大きさにカットしてＩＧＢＴチップが完成す
る。After that, SiO 2 is deposited on the entire surface of the semiconductor wafer.
The insulating film 15 is formed. Then, this insulating film 15
Portions connected to the source metal electrode and the gate metal electrode of are selectively removed (FIG. 6A). Next, a metal such as Al is formed by sputtering or the like and patterned to form electrode wirings such as the source metal electrode 10, the gate metal electrode 11 and other drain metal electrodes. Next, a metal such as Au is formed on the surface of the P-type anode region 8 by sputtering or the like to form the anode metal electrode 12 (FIG. 6B). This wafer is cut into a predetermined size to complete an IGBT chip.
【００２３】図７及び図８を参照して第４の実施例を説
明する。図はいづれもＩＧＢＴの平面図であり、Ｎ型ソ
ース領域のみが露出しているユニットセルと通常構造の
Ｎ型ソース領域とＰ型ベース領域とが露出しているユニ
ットセルの面積比率は、セルの数やセルの幅を変えるこ
とで変化させている。図７の例ではソース領域のみと接
続されているユニットセル（Ａセル）とＮ型ソース領域
とＰ型ベース領域とが露出している通常構造のユニット
セル（Ｂセル）の個数比を１対２にした場合（Ａセルの
両側にＢセルを配置する構造）を示し、図８の例ではＡ
セルとＢセルの個数比は、１／１にしている。したがっ
て、図７のＩＧＢＴのＡセルとＢセルの面積比は１／２
であり、図８のＡセルとＢセルの面積比は、セル幅の比
率（ｗ１／ｗ２）が１／２なので、１／２になる。図８
においてＡセルとＢセルの個数比を１／２にすればその
面積比は、１／４になる。ユニットセルのセル幅は任意
の大きさに変えることができる。これらの図に示すよう
に半導体ウェーハの第１の主面のソース金属電極接続領
域１４は、従来構造のユニットセル（Ｂセル）では、Ｎ
型ソース領域とＰ型ベース領域とから構成されているが
本発明の特徴であるユニットセル（Ａセル）では、Ｎ型
ソース領域のみから構成されている。A fourth embodiment will be described with reference to FIGS. 7 and 8. Each of the figures is a plan view of the IGBT, and the area ratio of the unit cell in which only the N-type source region is exposed and the unit cell in which the N-type source region and the P-type base region of the normal structure are exposed is It is changed by changing the number of cells and the width of the cell. In the example of FIG. 7, the number ratio of the unit cell (A cell) connected only to the source region to the unit cell (B cell) of the normal structure in which the N-type source region and the P-type base region are exposed is 1 pair. 2 (the structure in which the B cells are arranged on both sides of the A cell) is shown, and in the example of FIG.
The number ratio of cells to B cells is 1/1. Therefore, the area ratio of the A cell and the B cell of the IGBT in FIG.
Therefore, the area ratio between the A cell and the B cell in FIG. 8 is 1/2 because the cell width ratio (w1 / w2) is 1/2. FIG.
If the number ratio of A cells to B cells is halved, the area ratio will be ¼. The cell width of the unit cell can be changed to any size. As shown in these figures, the source metal electrode connection region 14 on the first main surface of the semiconductor wafer is N in the unit cell (B cell) of the conventional structure.
The unit cell (A cell), which is a feature of the present invention, is composed of only the N-type source region, though it is composed of the type source region and the P-type base region.
【００２４】また、この実施例ではＮチャネル型ＩＧＢ
Ｔについて述べたが、導電型を逆にすることでＰチャネ
ル型ＩＧＢＴにも適用することができるのは勿論であ
る。本発明では、多数の並列接続されたユニットセルの
一部をＮ型ソース領域のみがソース電極と接続されるよ
うに形成することで、アノード電極から供給される少数
キャリアに対する抵抗分を増大させ、ベース領域近傍で
のキャリアの蓄積効果が増大する。その結果伝導度変調
効果が増大しオン電圧が低減できる。図９を参照して本
発明と従来品とのオン電圧の比較を示す。図は本発明及
び従来のＩＧＢＴのターンオフ特性を示す電流−電圧特
性図である。横軸にオン電圧（Ｖ）、縦軸にアノード電
流の電流密度（Ａ／ｃｍ2 ) を示す。本発明の第１の実
施例の半導体装置の電流−電圧特性を曲線Ａに示し、従
来のＩＧＢＴの電流−電圧特性を曲線Ｂに示す。ＩＧＢ
Ｔの正孔のキャリアライフタイムτｐは０．２μｓであ
り、素子耐圧は、９００Ｖである。図に示すようにター
ンオン電圧は、従来より著しく低下していることが分か
る。Further, in this embodiment, an N channel type IGB is used.
Although T has been described, it is needless to say that it can be applied to a P-channel IGBT by reversing the conductivity type. In the present invention, by forming a part of a large number of unit cells connected in parallel so that only the N-type source region is connected to the source electrode, the resistance component for minority carriers supplied from the anode electrode is increased, The effect of accumulating carriers near the base region is increased. As a result, the conductivity modulation effect is increased and the on-voltage can be reduced. FIG. 9 shows a comparison of the on-voltage between the present invention and the conventional product. The figure is a current-voltage characteristic diagram showing turn-off characteristics of the present invention and the conventional IGBT. The horizontal axis represents the on-voltage (V), and the vertical axis represents the current density (A / cm 2 ) of the anode current. A current-voltage characteristic of the semiconductor device of the first embodiment of the present invention is shown by a curve A, and a current-voltage characteristic of the conventional IGBT is shown by a curve B. IGB
The carrier lifetime τp of holes of T is 0.2 μs, and the device breakdown voltage is 900V. As shown in the figure, it can be seen that the turn-on voltage is significantly lower than in the conventional case.
【００２５】第１の実施例ではＩＧＢＴのユニットセル
のＡセル／Ｂセルの面積比率は１／４であるが、第３や
第４の実施例のようにその面積比率が１／２になるとこ
の曲線Ａは矢印のように左へ移動する。また、本発明で
は、トレンチゲート幅及び深さなどは従来通りでバター
ンのみの変更で対応可能であるため、現状の製造工程や
設備で安定して製造することが可能である。In the first embodiment, the area ratio of the A cell / B cell of the IGBT unit cell is 1/4, but when the area ratio becomes 1/2 as in the third and fourth embodiments. This curve A moves to the left as indicated by the arrow. Further, according to the present invention, the trench gate width and depth can be dealt with by changing only the pattern as in the conventional case, so that stable manufacturing can be performed with the current manufacturing process and equipment.
【００２６】[0026]
【発明の効果】本発明は、以上のような構造により、ア
ノード電極から供給される少数キャリアに対する抵抗分
を増大させ、ベース領域近傍でのキャリアの蓄積効果が
増大する。その結果伝導度変調効果が増大しオン電圧が
低減する。According to the present invention, due to the above structure, the resistance component for minority carriers supplied from the anode electrode is increased, and the carrier accumulation effect in the vicinity of the base region is increased. As a result, the conductivity modulation effect is increased and the on-voltage is reduced.
【図１】本発明の第１の実施例のトレンチゲート縦型Ｉ
ＧＢＴの断面図。FIG. 1 is a trench gate vertical type I according to a first embodiment of the present invention.
Sectional drawing of GBT.
【図２】第２の実施例のトレンチゲート縦型ＩＧＢＴの
断面図。FIG. 2 is a sectional view of a vertical trench gate IGBT according to a second embodiment.
【図３】第３の実施例のトレンチゲート縦型ＩＧＢＴの
断面図。FIG. 3 is a sectional view of a trench gate vertical IGBT according to a third embodiment.
【図４】図３の縦型ＩＧＢＴの製造工程断面図。FIG. 4 is a sectional view of a manufacturing process of the vertical IGBT in FIG.
【図５】図３の縦型ＩＧＢＴの製造工程断面図。FIG. 5 is a sectional view of a manufacturing process of the vertical IGBT of FIG.
【図６】図３の縦型ＩＧＢＴの製造工程断面図。FIG. 6 is a sectional view of a step of manufacturing the vertical IGBT of FIG.
【図７】第４の実施例のトレンチゲート縦型ＩＧＢＴの
断面図。FIG. 7 is a sectional view of a trench gate vertical IGBT according to a fourth embodiment.
【図８】第４の実施例のトレンチゲート縦型ＩＧＢＴの
断面図。FIG. 8 is a sectional view of a trench gate vertical IGBT according to a fourth embodiment.
【図９】本発明と従来のトレンチゲート縦型ＩＧＢＴの
オン電圧と電流の関係を示す電圧−電流特性図。FIG. 9 is a voltage-current characteristic diagram showing the relationship between the on-voltage and the current of the present invention and the conventional trench gate vertical IGBT.
【図１０】従来のプレーナ型ＩＧＢＴの断面図。FIG. 10 is a sectional view of a conventional planar type IGBT.
【図１１】従来のトレンチゲート縦型ＭＯＳＦＥＴの断
面図。FIG. 11 is a cross-sectional view of a conventional trench gate vertical MOSFET.
【図１２】従来のトレンチゲート縦型ＩＧＢＴの断面
図。FIG. 12 is a sectional view of a conventional trench gate vertical IGBT.
【符号の説明】 １ Ｎ型高濃度ドレイン領域 ２ Ｎ型低濃度ドレイン領域 ３ Ｐ型ベース領域 ４、４１ Ｎ型ソース領域 ５ トレンチ ６ ゲート絶縁膜 ７ 埋め込みゲート電極 ８ Ｐ型アノード領域 ９ Ｎ型高濃度バッファ層 １０ ソース金属電極 １１ ゲート金属電極 １２ アノード金属電極 １３ ドレイン金属電極 １４ ソース金属電極接続領域 １５ 絶縁膜 ２０ 半導体基板[Description of Reference Signs] 1 N-type high-concentration drain region 2 N-type low-concentration drain region 3 P-type base region 4, 41 N-type source region 5 Trench 6 Gate insulating film 7 Embedded gate electrode 8 P-type anode region 9 N-type high Concentration buffer layer 10 Source metal electrode 11 Gate metal electrode 12 Anode metal electrode 13 Drain metal electrode 14 Source metal electrode connection region 15 Insulating film 20 Semiconductor substrate
Claims (4)
と、 前記ドレイン領域内に形成され、前記半導体基板の第１
の主面に露出している第２導電型のベ−ス領域と、 前記ベ−ス領域内に選択的に形成され、前記半導体基板
の前記第１の主面に露出している第１導電型のソ−ス領
域と、 前記ソース領域と前記ベース領域とを貫通して前記ドレ
イン領域まで形成されたトレンチと、 前記トレンチの内壁に形成されたゲ−ト絶縁膜と、 前記ゲ−ト絶縁膜に接するように前記トレンチに埋め込
まれたゲ−ト電極と、 前記第１の主面上に前記ソ−ス領域及び前記ベ−ス領域
を短絡するように形成されたソ−ス金属電極と、 前記ゲート電極に接続されるゲート金属電極と、 前記半導体基板の第２の主面に形成され、前記ドレイン
領域と接している第２導電型のアノ−ド領域と、前記ア
ノード領域上に形成されたアノード電極とを備え、 前記トレンチの内の所定の隣接する１対のトレンチ間の
前記ソ−ス金属電極が接続された前記第１の主面にはソ
−ス領域のみが形成されていることを特徴とする半導体
装置。1. A semiconductor substrate, a first conductivity type drain region formed in the semiconductor substrate, and a first conductivity type drain region formed in the drain region.
Second conductive type base region exposed on the main surface of the semiconductor substrate and a first conductive layer selectively formed in the base region and exposed on the first main surface of the semiconductor substrate. Type source region, a trench formed through the source region and the base region to the drain region, a gate insulating film formed on an inner wall of the trench, and the gate insulating film. A gate electrode buried in the trench so as to be in contact with the film, and a source metal electrode formed on the first main surface to short-circuit the source region and the base region. A gate metal electrode connected to the gate electrode, a second conductivity type anodic region formed on the second main surface of the semiconductor substrate and in contact with the drain region, and formed on the anode region. And a predetermined anode inside the trench. It said source between a pair of trenches in contact - scan metal electrode connected to the first of the main surface source - and wherein a only source region is formed.
の間にはこのドレイン領域より不純物濃度の高い第１導
電型高濃度バッファ領域が形成されていることを特徴と
する半導体装置。2. The semiconductor device according to claim 1, wherein a first conductivity type high concentration buffer region having an impurity concentration higher than that of the drain region is formed between the drain region and the anode region.
らなり、ソース金属電極がソ−ス領域のみに接続するユ
ニットセルの半導体基板表面に占める割合はこの複数の
ユニットセルの全面積の１／２以下であることを特徴と
する請求項１又は請求項２に記載の半導体装置。3. The semiconductor device is composed of a plurality of unit cells, and the ratio of the unit cell in which the source metal electrode is connected only to the source region to the surface of the semiconductor substrate is 1/2 of the total area of the plurality of unit cells. It is the following, The semiconductor device of Claim 1 or Claim 2 characterized by the following.
電型のドレイン領域となる半導体層を形成する工程と、 前記ドレイン領域表面に選択的に複数の第２導電型ベー
ス領域を形成する工程と、 前記ソ−ス領域及び前記ベース領域を貫通して前記ドレ
イン領域に達するトレンチを形成する工程と、 前記トレンチ側壁上にゲ−ト絶縁膜を形成する工程と、 前記トレンチ内部に前記ゲ−ト絶縁膜に接するようにゲ
−ト電極を形成する工程と、 前記半導体基板の裏面にアノ−ド金属電極を形成する工
程とを備え、 前記複数のベース領域の各領域には１つもしくは２つの
前記トレンチを形成することを特徴とする半導体装置の
製造方法。4. A step of forming a semiconductor layer to be a first conductivity type drain region on a surface of a second conductivity type semiconductor substrate, and a plurality of second conductivity type base regions selectively formed on the drain region surface. Forming a trench that penetrates the source region and the base region to reach the drain region; forms a gate insulating film on the trench sidewall; The method comprises the steps of forming a gate electrode so as to contact the gate insulating film, and forming an anodic metal electrode on the back surface of the semiconductor substrate, one in each of the plurality of base regions. Alternatively, a method of manufacturing a semiconductor device is characterized in that the two trenches are formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP33300194A JP3288878B2 (en) | 1994-12-14 | 1994-12-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP33300194A JP3288878B2 (en) | 1994-12-14 | 1994-12-14 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167716A true JPH08167716A (en) | 1996-06-25 |
| JP3288878B2 JP3288878B2 (en) | 2002-06-04 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33300194A Expired - Fee Related JP3288878B2 (en) | 1994-12-14 | 1994-12-14 | Semiconductor device |
Country Status (1)
| Country | Link |
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| JP (1) | JP3288878B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100882226B1 (en) * | 2006-09-29 | 2009-02-06 | 미쓰비시덴키 가부시키가이샤 | Power Semiconductor Device |
| JP2010232335A (en) * | 2009-03-26 | 2010-10-14 | Sanyo Electric Co Ltd | Insulated gate bipolar transistor |
-
1994
- 1994-12-14 JP JP33300194A patent/JP3288878B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100882226B1 (en) * | 2006-09-29 | 2009-02-06 | 미쓰비시덴키 가부시키가이샤 | Power Semiconductor Device |
| JP2010232335A (en) * | 2009-03-26 | 2010-10-14 | Sanyo Electric Co Ltd | Insulated gate bipolar transistor |
| US8426944B2 (en) | 2009-03-26 | 2013-04-23 | Semiconductor Components Industries, Llc | Insulated gate bipolar transistor |
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|---|---|
| JP3288878B2 (en) | 2002-06-04 |
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