JPH08153863A - Manufacture of soi laminated semiconductor substrate - Google Patents
Manufacture of soi laminated semiconductor substrateInfo
- Publication number
- JPH08153863A JPH08153863A JP29612094A JP29612094A JPH08153863A JP H08153863 A JPH08153863 A JP H08153863A JP 29612094 A JP29612094 A JP 29612094A JP 29612094 A JP29612094 A JP 29612094A JP H08153863 A JPH08153863 A JP H08153863A
- Authority
- JP
- Japan
- Prior art keywords
- silicon wafer
- oxide film
- soi
- silicon
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、2枚の半導体シリコン
ウエーハを直接密着することにより製造する薄膜SOI
積層半導体基板の製造方法に関する。FIELD OF THE INVENTION The present invention relates to a thin film SOI manufactured by directly adhering two semiconductor silicon wafers.
The present invention relates to a method for manufacturing a laminated semiconductor substrate.
【0002】[0002]
【従来の技術】従来において、第1のシリコンウエーハ
と第2のシリコンウエーハとの間に誘電体層を介在させ
て接着した後、ポリッシュストップ法によって形成され
る薄膜SOI(silicon on Insulat
or)積層半導体基板が知られている。2. Description of the Related Art Conventionally, a thin film SOI (silicon on insulator) formed by a polish stop method after a first silicon wafer and a second silicon wafer are bonded together with a dielectric layer interposed therebetween.
or) laminated semiconductor substrates are known.
【0003】前記従来のSOI積層半導体基板4は、例
えば図3(a)〜(f)に示すような順序で形成されて
いる。図3(a)〜(f)は製造工程順を示す断面図で
ある。The conventional SOI laminated semiconductor substrate 4 is formed in the order shown in FIGS. 3 (a) to 3 (f), for example. 3A to 3F are cross-sectional views showing the order of manufacturing steps.
【0004】まず、図3(a)に示すように、鏡面研磨
された第1のシリコンウエーハ11の表面を酸化し、厚
さが0.5μm程度の酸化膜12を形成し、第1シリコ
ンウエーハ11と第2シリコンウエーハ13の双方の接
着表面の清浄化処理を行う。First, as shown in FIG. 3A, the surface of the mirror-polished first silicon wafer 11 is oxidized to form an oxide film 12 having a thickness of about 0.5 μm. A cleaning process is performed on the bonding surfaces of both 11 and the second silicon wafer 13.
【0005】次に、図3(b)に示すように、第1シリ
コンウエーハ11と第2シリコンウエーハ13とを室温
で密着させ、温度800℃以上で熱処理を施して双方の
シリコンウエーハ11とシリコンウエーハ13の間に酸
化膜(誘電体層)12を介在させて接着する。Next, as shown in FIG. 3 (b), the first silicon wafer 11 and the second silicon wafer 13 are brought into close contact with each other at room temperature and heat-treated at a temperature of 800 ° C. or higher to both silicon wafer 11 and silicon. The oxide film (dielectric layer) 12 is interposed between the wafers 13 and bonded.
【0006】更に、図3(c)に示すように、第1シリ
コンウエーハ11に、刃厚1mm程度のダイヤモンドブ
レードによりダイシングラインに沿って、例えば、1
7.5mm角の溝14を、第1シリコンウエーハ11を
10μm程度残すような深さで格子状に形成する。Further, as shown in FIG. 3C, a diamond blade having a blade thickness of about 1 mm is applied to the first silicon wafer 11 along the dicing line, for example, 1
The 7.5 mm square grooves 14 are formed in a lattice shape with a depth such that the first silicon wafer 11 is left by about 10 μm.
【0007】次に、図3(d)に示すように、第1シリ
コンウエーハ11と第2シリコンウエーハ13との間に
存在する酸化膜12に達するまで前記溝14の底面14
aを、例えば、KOHによりエッチングする。Next, as shown in FIG. 3D, the bottom surface 14 of the groove 14 is reached until the oxide film 12 existing between the first silicon wafer 11 and the second silicon wafer 13 is reached.
a is etched with, for example, KOH.
【0008】そして図3(e)に示すように、前記溝底
面14aに、同一条件下でシリコンウエーハよりも研磨
速度の遅い材質の薄膜、例えば、酸化膜15を0.2μ
m程度形成する。Then, as shown in FIG. 3E, a thin film of a material having a polishing rate slower than that of a silicon wafer under the same conditions, for example, an oxide film 15 of 0.2 μm is formed on the groove bottom surface 14a.
Form about m.
【0009】最後に、図3(f)に示すように、研削研
磨により、第1シリコンウエーハ11の表面を前記溝底
面14aに形成した酸化膜層15の上面と一致させ、活
性領域層16を形成することにより、シリコン層の厚み
が均一なSOI積層半導体基板17が製造されている。Finally, as shown in FIG. 3 (f), the surface of the first silicon wafer 11 is aligned with the upper surface of the oxide film layer 15 formed on the groove bottom surface 14a by grinding and polishing, and the active region layer 16 is formed. By forming it, the SOI laminated semiconductor substrate 17 having a uniform silicon layer thickness is manufactured.
【0010】[0010]
【発明が解決しようとする課題】しかしながら、前記従
来の製造方法により製造されたSOI積層半導体基板に
おいては、酸化膜の厚みによって活性領域層の厚さ(膜
厚)を調整することが可能ではあるが、より均一化した
SOI膜厚が要求される場合には、オーバーポリッシュ
される問題があり、前記要求を満たすことが困難であっ
た。すなわち前記図3(f)において、研削研磨により
活性領域層16がオーバーポリッシュされる問題があっ
た。However, in the SOI laminated semiconductor substrate manufactured by the conventional manufacturing method, it is possible to adjust the thickness (film thickness) of the active region layer by the thickness of the oxide film. However, when a more uniform SOI film thickness is required, there is a problem of overpolishing, and it is difficult to satisfy the above requirement. That is, in FIG. 3F, there is a problem that the active region layer 16 is overpolished by grinding and polishing.
【0011】また、ポリッシュストップ法以外にもSO
I膜厚の均一化技術としてエッチストップ法が知られて
いるが、この方法によれば、各種の処理工程による処理
が必要なために、加工コストが嵩む問題がある。In addition to the polish stop method, SO
The etch stop method is known as a technique for making the I film thickness uniform, but this method has a problem in that the processing cost increases because various processing steps are required.
【0012】更に、局所プラズマエッチ法等が提案され
ているが、この方法においても加工コストが増大する問
題がある。Further, although a local plasma etching method or the like has been proposed, this method also has a problem that the processing cost increases.
【0013】そこで、本発明は、SOI膜厚のバラツキ
が少なく、より均一化したSOI膜厚を得ることができ
るとともに、オーバーポリッシュの心配がなく、加工コ
ストを低減できるポリッシュストップ法によるSOI積
層半導体基板の製造方法を得ることを目的としている。Therefore, according to the present invention, there is little variation in the SOI film thickness, it is possible to obtain a more uniform SOI film thickness, there is no fear of overpolishing, and the processing cost can be reduced. The purpose is to obtain a method for manufacturing a substrate.
【0014】[0014]
【課題を解決するための手段】本発明は、少なくとも2
枚の半導体シリコンウエーハを直接接着することにより
製造するSOI積層半導体基板の製造方法において、主
面が鏡面研磨された第1半導体シリコンウエーハ及び第
2半導体シリコンウエーハの双方の主面に酸化膜を形成
し、前記第1半導体シリコンウエーハ又は第2半導体シ
リコンウエーハの主面に多結晶シリコン又はアモルファ
スシリコンを形成し、前記第1半導体シリコンウエーハ
の主面と第2半導体シリコンウエーハの主面とを密着し
て熱処理を行い、次いで、第2半導体シリコンウエーハ
を酸化膜が露出するまで研削及び研磨を行い、更に前記
露出した酸化膜を除去した後、表面を平坦化する工程を
備えたSOI積層半導体基板の製造方法である。The present invention comprises at least two aspects.
In a method for manufacturing an SOI laminated semiconductor substrate, which is manufactured by directly adhering one semiconductor silicon wafer, oxide films are formed on both main surfaces of a first semiconductor silicon wafer and a second semiconductor silicon wafer whose main surfaces are mirror-polished. Then, polycrystalline silicon or amorphous silicon is formed on the main surface of the first semiconductor silicon wafer or the second semiconductor silicon wafer, and the main surface of the first semiconductor silicon wafer and the main surface of the second semiconductor silicon wafer are adhered to each other. Of the second semiconductor silicon wafer, and then grinding and polishing the second semiconductor silicon wafer until the oxide film is exposed, further removing the exposed oxide film, and then planarizing the surface of the SOI laminated semiconductor substrate. It is a manufacturing method.
【0015】また、本発明は、前記第1半導体シリコン
ウエーハの酸化膜を200Å以上、前記第2半導体シリ
コンウエーハ及び、前記多結晶シリコン又はアモルファ
スシリコン面の酸化膜厚を100Å以下としたり、前記
多結晶シリコン又はアモルファスシリコンの表面粗さ
(中心線平均粗さ、250μm角)を10Å以下とした
り、前記多結晶シリコン又はアモルファスシリコンに不
純物(P、Sb、As、B)をドープしている。Further, according to the present invention, the oxide film of the first semiconductor silicon wafer is 200 Å or more, the oxide film thickness of the second semiconductor silicon wafer and the polycrystalline silicon or amorphous silicon surface is 100 Å or less, The surface roughness (center line average roughness, 250 μm square) of crystalline silicon or amorphous silicon is set to 10 Å or less, or the polycrystalline silicon or amorphous silicon is doped with impurities (P, Sb, As, B).
【0016】更に、本発明は、密着後の熱処理を800
℃以上で行ったり、酸化膜を露出する研磨がアミン系溶
液により行われている。Further, according to the present invention, the heat treatment after the adhesion is 800
The amine-based solution is used for polishing at a temperature of not less than 0 ° C. or for polishing to expose the oxide film.
【0017】[0017]
【作用】従って、本発明によれば、第2半導体シリコン
ウエーハと多結晶シリコン又はアモルファスシリコン層
との間に介在する薄い酸化膜が、熱処理を行うことで局
所的につきやぶれ、多結晶シリコン又はアモルファスシ
リコン層が単結晶化され、その単結晶化したシリコン層
の上に島状の酸化膜層が存在する。そのため、第2半導
体シリコンウエーハを研削研磨する場合、研磨液とし
て、酸化膜と反応しないアミン系溶液を使用することに
よって島状の酸化膜層で研磨をストップでき、この島状
酸化膜厚を除去すれば、容易にSOI積層半導体基板を
得ることができる。Therefore, according to the present invention, the thin oxide film interposed between the second semiconductor silicon wafer and the polycrystalline silicon or amorphous silicon layer is locally blurred due to the heat treatment, and the polycrystalline silicon or amorphous The silicon layer is monocrystallized, and an island-shaped oxide film layer is present on the monocrystallized silicon layer. Therefore, when grinding and polishing the second semiconductor silicon wafer, by using an amine-based solution that does not react with the oxide film as the polishing liquid, polishing can be stopped at the island-shaped oxide film layer, and the island-shaped oxide film thickness is removed. Then, the SOI laminated semiconductor substrate can be easily obtained.
【0018】このように、本発明によってSOI膜厚を
多結晶シリコン又はアモルファスシリコンの厚みによっ
て決めることができ、0.1μm程度のS0I積層半導
体基板を低コストで製造することが可能となる。As described above, according to the present invention, the SOI film thickness can be determined by the thickness of polycrystalline silicon or amorphous silicon, and the S0I laminated semiconductor substrate of about 0.1 μm can be manufactured at low cost.
【0019】[0019]
【実施例】以下に本発明に係るSOI積層半導体基板の
製造方法の一実施例を図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing an SOI laminated semiconductor substrate according to the present invention will be described below with reference to the drawings.
【0020】図1(a)〜(f)は本実施例におけるS
OI積層半導体基板の製造工程順序を示す断面図であ
る。図において、1は第1シリコンウエーハ、2は第2
シリコンウエーハである。1A to 1F show S in this embodiment.
It is sectional drawing which shows the manufacturing process sequence of an OI laminated semiconductor substrate. In the figure, 1 is a first silicon wafer, 2 is a second silicon wafer.
It is a silicon wafer.
【0021】SOI積層半導体基板を製造するには、ま
ず、図1(a)に示すように、第2シリコンウエーハ2
にSC1,SC2洗浄等の洗浄又は熱酸化などを行い約
100Å以下の自然酸化膜又は熱酸化膜等の酸化膜4を
形成する。この酸化膜4を約100Å以下としたのは、
後述するように、酸化膜があまり厚くなると酸化膜が層
として残ってしまい、多結晶シリコン又はアモルファス
シリコンが単結晶化されないからである。To manufacture an SOI laminated semiconductor substrate, first, as shown in FIG. 1 (a), a second silicon wafer 2 is used.
Then, cleaning such as SC1 and SC2 cleaning or thermal oxidation is performed to form an oxide film 4 such as a natural oxide film or a thermal oxide film having a thickness of about 100 Å or less. The reason why the oxide film 4 is set to about 100 Å or less is
This is because, as will be described later, when the oxide film becomes too thick, the oxide film remains as a layer, and polycrystalline silicon or amorphous silicon is not single-crystallized.
【0022】また、第1シリコンウエーハ1に熱酸化又
はCVDにより200Å以上の酸化膜3を例えば100
0Å形成する。200Å以上としたのは、SOI積層半
導体基板を製造するのに適しているからである。Further, an oxide film 3 having a thickness of 200 Å or more is formed on the first silicon wafer 1 by thermal oxidation or CVD, for example, 100.
Form 0Å. The reason why it is set to 200 Å or more is that it is suitable for manufacturing an SOI laminated semiconductor substrate.
【0023】次に図1(b)に示すように酸化膜を形成
した第1シリコンウエーハ1の面に多結晶シリコン又は
アモルファスシリコン7を、CVD法によって例えば
0.2μm形成する。形成厚みは最終の目標SOI層厚
みによって決定されるものである。尚、この多結晶シリ
コン又はアモルファスシリコン7中に不純物(P、S
b、As、B)をドープし、抵抗を調整してもよい。Next, as shown in FIG. 1B, polycrystalline silicon or amorphous silicon 7 is formed on the surface of the first silicon wafer 1 having an oxide film formed thereon by, for example, 0.2 μm by the CVD method. The formed thickness is determined by the final target SOI layer thickness. It should be noted that impurities (P, S
b, As, B) may be doped to adjust the resistance.
【0024】多結晶シリコン又はアモルファスシリコン
7を形成した後の面又はドープした後の面の表面粗さ
(中心線平均粗さ、250μm角)が、10Åより大き
いときは接着しない場合があるため、接着性の観点から
多結晶シリコン又はアモルファスシリコン7面を研磨し
て10Å以下にする必要がある。When the surface roughness (center line average roughness, 250 μm square) of the surface after forming the polycrystalline silicon or the amorphous silicon 7 or the surface after doping is larger than 10 Å, no adhesion may occur. From the viewpoint of adhesiveness, it is necessary to polish the surface of polycrystalline silicon or amorphous silicon to 10 Å or less.
【0025】多結晶シリコン又はアモルファスシリコン
7面には、SC1、SC2法等の洗浄又は熱酸化等を行
い、100Å以下の自然酸化膜又は熱酸化膜を形成す
る。もっとも、酸化膜がなくても第2シリコンウエーハ
面に酸化膜が形成されているため問題はない。どちらか
一方の面に酸化膜が形成されていればよい。The surface of polycrystalline silicon or amorphous silicon 7 is washed by SC1, SC2 or the like, or thermally oxidized to form a natural oxide film or a thermal oxide film of 100 Å or less. However, even if there is no oxide film, there is no problem because the oxide film is formed on the second silicon wafer surface. The oxide film may be formed on either one of the surfaces.
【0026】次に、図1(c)に示すように、前記第1
シリコンウエーハ1と前記第2シリコンウエーハ2の面
と密着させ、800℃以上で、例えば1200℃で、4
時間熱処理を行う。これによって、第2シリコンウエー
ハ2と多結晶シリコン又はアモルファスシリコン7との
間にある酸化膜4が局所的にやぶれ、第2シリコンウエ
ーハ2の界面から再結晶化が進み、多結晶シリコン又は
アモルファスシリコンが単結晶9化される。Next, as shown in FIG. 1 (c), the first
The silicon wafer 1 and the surface of the second silicon wafer 2 are brought into close contact with each other, and at 800 ° C. or higher, for example, 1200 ° C., 4
Perform heat treatment for an hour. As a result, the oxide film 4 between the second silicon wafer 2 and the polycrystalline silicon or the amorphous silicon 7 is locally shaken, recrystallization proceeds from the interface of the second silicon wafer 2, and polycrystalline silicon or amorphous silicon Is converted into a single crystal 9.
【0027】この場合、前述したように、多結晶シリコ
ン又はアモルファスシリコンとの間にある酸化膜が厚い
と酸化膜が層として存在してしまい、単結晶化されない
ので注意する必要がある。In this case, as described above, if the oxide film between the polycrystalline silicon and the amorphous silicon is thick, the oxide film will exist as a layer and will not be single crystallized.
【0028】これによって図1(d)に示すように、単
結晶9化した層の上に島状に分布する100〜200Å
程度の酸化膜7aが存在する。As a result, as shown in FIG. 1 (d), 100 to 200 Å distributed in an island shape on the layer converted into single crystal 9.
There is a degree of oxide film 7a.
【0029】次に図1(e)に示すように、第2シリコ
ンウエーハ2を島状の酸化膜7aにダメージが達しない
まで研削した後、酸化膜7aに対しほとんど反応しない
アミン系溶液にて研磨を行い、シリコン層(第2シリコ
ンウエーハ2)を除去し、島状の酸化膜7aを露出させ
る。Next, as shown in FIG. 1 (e), the second silicon wafer 2 is ground until the island-shaped oxide film 7a is not damaged, and then the second silicon wafer 2 is treated with an amine-based solution which hardly reacts with the oxide film 7a. The silicon layer (second silicon wafer 2) is removed by polishing to expose the island-shaped oxide film 7a.
【0030】次に、図1(f)に示すように、SiO2
を主成分とする弱アルカリ性スラリーを用いて0.1μ
m研磨を行い、島状の酸化膜7aを除去すると、埋め込
み酸化膜厚が1000ÅでSOI膜厚10が0.1μm
のSOI積層半導体基板が得られる。Next, as shown in FIG. 1 (f), SiO2
0.1μ using a weak alkaline slurry whose main component is
When the island-shaped oxide film 7a is removed by m polishing, the buried oxide film thickness is 1000Å and the SOI film thickness 10 is 0.1 μm.
The SOI laminated semiconductor substrate can be obtained.
【0031】本発明に係る他の実施例を図面に基づいて
説明する。Another embodiment according to the present invention will be described with reference to the drawings.
【0032】図2(a)〜(f)は、本発明の他の実施
例におけるSOI積層半導体基板の製造工程順序を示す
断面図である。2A to 2F are sectional views showing the sequence of steps for manufacturing an SOI laminated semiconductor substrate in another embodiment of the present invention.
【0033】まず、図2(a)に示すように、第2シリ
コンウエーハ2にSC1,SC2洗浄等の洗浄又は熱酸
化などを行い約100Å以下の自然酸化膜又は熱酸化膜
等の酸化膜6を形成する。First, as shown in FIG. 2A, the second silicon wafer 2 is subjected to cleaning such as SC1 and SC2 cleaning or thermal oxidization or the like to form an oxide film 6 such as a natural oxide film or a thermal oxide film of about 100 Å or less. To form.
【0034】また、第1シリコンウエーハ1に熱酸化又
はCVDにより200Å以上の酸化膜5を前例同様に例
えば1000Å形成する。Further, an oxide film 5 of 200 Å or more is formed on the first silicon wafer 1 by thermal oxidation or CVD, for example, 1000 Å as in the previous example.
【0035】次に図2(b)に示すように酸化膜を形成
した第2シリコンウエーハ2の面に多結晶シリコン又は
アモルファスシリコン8を、CVD法によって例えば
0.2μm形成する。形成厚みは前述の通り、最終の目
標SOI層厚みによって決定されるものである。尚、こ
の多結晶シリコン又はアモルファスシリコン8中に不純
物(P、Sb、As、B)をドープし、抵抗を調整して
もよい。Next, as shown in FIG. 2B, polycrystalline silicon or amorphous silicon 8 is formed on the surface of the second silicon wafer 2 having an oxide film formed thereon by, for example, 0.2 μm by the CVD method. As described above, the formed thickness is determined by the final target SOI layer thickness. The polycrystalline silicon or amorphous silicon 8 may be doped with impurities (P, Sb, As, B) to adjust the resistance.
【0036】多結晶シリコン又はアモルファスシリコン
8面には、SC1、SC2法等の洗浄又は熱酸化等を行
い、100Å以下の自然酸化膜又は熱酸化膜を形成す
る。もっとも、酸化膜がなくても第2シリコンウエーハ
面に酸化膜が形成されているため問題はない。どちらか
一方の面に酸化膜が形成されていればよい。On the surface of polycrystalline silicon or amorphous silicon, cleaning such as SC1 or SC2 method or thermal oxidation is performed to form a natural oxide film or thermal oxide film of 100 Å or less. However, even if there is no oxide film, there is no problem because the oxide film is formed on the second silicon wafer surface. The oxide film may be formed on either one of the surfaces.
【0037】次に、図2(c)に示すように、前記第1
シリコンウエーハ1と前記第2シリコンウエーハ2の面
と密着させ、800℃以上で、例えば1200℃で、4
時間熱処理を行う。これによって、第2シリコンウエー
ハ2と多結晶シリコン又はアモルファスシリコン8との
間にある酸化膜6が局所的にやぶれ、第2シリコンウエ
ーハ2の結晶に沿って単結晶9化される。Next, as shown in FIG. 2C, the first
The silicon wafer 1 and the surface of the second silicon wafer 2 are brought into close contact with each other, and at 800 ° C. or higher, for example, 1200 ° C., 4
Perform heat treatment for an hour. As a result, the oxide film 6 between the second silicon wafer 2 and the polycrystalline silicon or the amorphous silicon 8 is locally broken, and the single crystal 9 is formed along the crystal of the second silicon wafer 2.
【0038】これによって図1(d)に示すように、単
結晶9化した層の上に島状に分布する100〜200Å
程度の酸化膜7aが存在する。As a result, as shown in FIG. 1 (d), 100 to 200 Å distributed in an island shape on the single crystal 9 layer.
There is a degree of oxide film 7a.
【0039】次に図2(e)に示すように、第2シリコ
ンウエーハ2を島状の酸化膜8aにダメージが達しない
まで研削した後、酸化膜8aに対しほとんど反応しない
アミン系溶液にて研磨を行い、シリコン層(第2シリコ
ンウエーハ2)を除去し、島状の酸化膜8aを露出させ
る。Next, as shown in FIG. 2 (e), the second silicon wafer 2 is ground until the island-shaped oxide film 8a is not damaged, and then the second silicon wafer 2 is treated with an amine solution which hardly reacts with the oxide film 8a. Polishing is performed to remove the silicon layer (second silicon wafer 2) and expose the island-shaped oxide film 8a.
【0040】次に、図2(f)に示すように、SiO2
を主成分とする弱アルカリ性スラリーを用いて0.1μ
m研磨を行い、島状の酸化膜8aを除去すると、埋め込
み酸化膜厚が1000ÅでSOI膜10の厚さが0.1
μmのSOI積層半導体基板が得られる。Next, as shown in FIG. 2 (f), SiO2
0.1μ using a weak alkaline slurry whose main component is
When the island-shaped oxide film 8a is removed by m polishing, the buried oxide film thickness is 1000Å and the SOI film 10 thickness is 0.1.
A μm SOI laminated semiconductor substrate is obtained.
【0041】[0041]
【発明の効果】以上説明したように、本発明によれば、
多結晶シリコン又はアモルファスシリコン膜を薄い酸化
膜を介して単結晶化し、選択研磨によってSOI層厚の
バラツキの小さいSOI積層半導体基板を得ることがで
き、高品質のMOSの作成が可能となる。As described above, according to the present invention,
By polycrystallizing a polycrystalline silicon or amorphous silicon film through a thin oxide film and performing selective polishing, an SOI laminated semiconductor substrate with a small variation in the SOI layer thickness can be obtained, and a high quality MOS can be produced.
【0042】更に、本発明は従来のようにオーバーポリ
ッシュの問題がないので、加工コストを低減することが
できるものである。Further, since the present invention does not have the problem of overpolishing as in the prior art, the processing cost can be reduced.
【図1】(a)〜(f)は本発明に係るSOI積層半導
体基板の製造工程を示す断面図である。1A to 1F are cross-sectional views showing a manufacturing process of an SOI laminated semiconductor substrate according to the present invention.
【図2】(a)〜(f)は本発明の他の実施例に係るS
OI積層半導体基板の製造工程を示す断面図である。2A to 2F are S according to another embodiment of the present invention.
It is sectional drawing which shows the manufacturing process of an OI laminated semiconductor substrate.
【図3】(a)〜(f)は従来のSOI積層半導体基板
の製造工程を示す断面図である。3A to 3F are cross-sectional views showing a manufacturing process of a conventional SOI laminated semiconductor substrate.
1 第1シリコンウエーハ 2 第2シリコンウエーハ 3 酸化膜 4 酸化膜 5 酸化膜 6 酸化膜 7 多結晶シリコン又はアモルファスシリコン 8 多結晶シリコン又はアモルファスシリコン 9 単結晶 10 SOI膜 11 第1シリコンウエーハ 12 誘電体(酸化膜) 13 第2シリコンウエーハ 17 SOI積層半導体基板 1 First Silicon Wafer 2 Second Silicon Wafer 3 Oxide Film 4 Oxide Film 5 Oxide Film 6 Oxide Film 7 Polycrystalline Silicon or Amorphous Silicon 8 Polycrystalline Silicon or Amorphous Silicon 9 Single Crystal 10 SOI Film 11 First Silicon Wafer 12 Dielectric (Oxide film) 13 Second silicon wafer 17 SOI laminated semiconductor substrate
Claims (6)
ハを直接接着することにより製造するSOI積層半導体
基板の製造方法において、 主面が鏡面研磨された第1半導体シリコンウエーハ及び
第2半導体シリコンウエーハの双方の主面に酸化膜を形
成し、 前記第1半導体シリコンウエーハ又は第2半導体シリコ
ンウエーハの主面に多結晶シリコン又はアモルファスシ
リコンを形成し、 前記第1半導体シリコンウエーハの主面と第2半導体シ
リコンウエーハの主面とを密着して熱処理を行い、 次いで、第2半導体シリコンウエーハを酸化膜が露出す
るまで研削及び研磨を行い、 更に前記露出した酸化膜を除去した後、表面を平坦化し
たことを備えたことを特徴とするSOI積層半導体基板
の製造方法。1. A method for manufacturing an SOI laminated semiconductor substrate, which is manufactured by directly adhering at least two semiconductor silicon wafers, wherein both the first semiconductor silicon wafer and the second semiconductor silicon wafer whose principal surfaces are mirror-polished. An oxide film is formed on the main surface, polycrystalline silicon or amorphous silicon is formed on the main surface of the first semiconductor silicon wafer or the second semiconductor silicon wafer, and the main surface of the first semiconductor silicon wafer and the second semiconductor silicon wafer are formed. The second semiconductor silicon wafer was ground and polished until the oxide film was exposed, the exposed oxide film was removed, and the surface was flattened. A method for manufacturing an SOI laminated semiconductor substrate, comprising:
200Å以上で、第2半導体シリコンウエーハ及び、前
記多結晶シリコン又はアモルファスシリコン面の酸化膜
厚が100Å以下であることを特徴とする請求項1記載
のSOI積層半導体基板の製造方法。2. The oxide film of the first semiconductor silicon wafer is 200 Å or more, and the oxide film thickness of the second semiconductor silicon wafer and the polycrystalline silicon or amorphous silicon surface is 100 Å or less. A method for manufacturing an SOI laminated semiconductor substrate as described above.
ンの表面粗さ(中心線平均粗さ、250μm角)が10
Å以下であることを特徴とする請求項1記載のSOI積
層半導体基板の製造方法。3. The surface roughness (center line average roughness, 250 μm square) of polycrystalline silicon or amorphous silicon is 10
The method for manufacturing an SOI laminated semiconductor substrate according to claim 1, wherein:
ンに不純物(P、Sb、As、B)がドープされている
ことを特徴とする請求項1記載のSOI積層半導体基板
の製造方法。4. The method for manufacturing an SOI laminated semiconductor substrate according to claim 1, wherein polycrystalline silicon or amorphous silicon is doped with impurities (P, Sb, As, B).
とを特徴とする請求項1記載のSOI積層半導体基板の
製造方法。5. The method for manufacturing an SOI laminated semiconductor substrate according to claim 1, wherein the heat treatment after adhesion is performed at 800 ° C. or higher.
て行うことを特徴とする請求項1記載のSOI積層半導
体基板の製造方法。6. The method for manufacturing an SOI laminated semiconductor substrate according to claim 1, wherein the polishing for exposing the oxide film is performed with an amine-based solution.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29612094A JPH08153863A (en) | 1994-11-30 | 1994-11-30 | Manufacture of soi laminated semiconductor substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29612094A JPH08153863A (en) | 1994-11-30 | 1994-11-30 | Manufacture of soi laminated semiconductor substrate |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08153863A true JPH08153863A (en) | 1996-06-11 |
Family
ID=17829402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29612094A Pending JPH08153863A (en) | 1994-11-30 | 1994-11-30 | Manufacture of soi laminated semiconductor substrate |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08153863A (en) |
-
1994
- 1994-11-30 JP JP29612094A patent/JPH08153863A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5344524A (en) | SOI substrate fabrication | |
US6110391A (en) | Method of manufacturing a bonding substrate | |
JPH01315159A (en) | Dielectric-isolation semiconductor substrate and its manufacture | |
JPH05275664A (en) | Manufacture of semiconductor product | |
JPH10223497A (en) | Manufacture of laminated substrate | |
JP2662495B2 (en) | Method for manufacturing bonded semiconductor substrate | |
JPH0917984A (en) | Bonded soi substrate manufacturing method | |
JPH0312775B2 (en) | ||
JPH10125881A (en) | Laminated soi substrate, its forming method and mos transistor formed on the substrate | |
JP2621325B2 (en) | SOI substrate and manufacturing method thereof | |
JP2699359B2 (en) | Semiconductor substrate manufacturing method | |
JPH0682753B2 (en) | Method for manufacturing semiconductor device | |
JPH06275525A (en) | Soi substrate and manufacture thereof | |
USH1137H (en) | Wafer bonding technique for dielectric isolation processing | |
JPH11330438A (en) | Manufacture of soi wafer and soi wafer | |
JPH05109678A (en) | Manufacture of soi substrate | |
JP2850502B2 (en) | Method for manufacturing SOI substrate | |
JP3945130B2 (en) | Manufacturing method of bonded dielectric isolation wafer | |
JPH08153863A (en) | Manufacture of soi laminated semiconductor substrate | |
JP3160966B2 (en) | Method for manufacturing SOI substrate | |
JP2002057309A (en) | Method of forming soi substrate | |
JPH056883A (en) | Manufacture of semiconductor substrate | |
JPH1126336A (en) | Laminated semiconductor substrate and its manufacturing method | |
JP3165735B2 (en) | Semiconductor substrate manufacturing method | |
JP3962972B2 (en) | Manufacturing method of bonded substrates |