JPH08153859A - Formation of wiring pattern of semiconductor device - Google Patents
Formation of wiring pattern of semiconductor deviceInfo
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Landscapes
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にＤＲＡＭメモリセルに代表される集積度の
高い、稠密な繰り返し配線パターンの形成方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a dense repetitive wiring pattern having a high degree of integration represented by a DRAM memory cell.
【０００２】[0002]
【従来の技術】従来、メモリＬＳＩのセルパターンは、
高集積化に対して単純にその素子寸法を縮小することで
対処されてきた。図２は従来の一般的なスタック型キャ
パシタ・タイプのＤＲＡＭメモリセルの一部のパターン
の概略平面図である。ここでは、ＤＲＡＭメモリセルの
一部であるワード線、アクティブ・パターン、ストレー
ジ・ノード・コンタクトのみを抜粋して図示している。2. Description of the Related Art Conventionally, memory LSI cell patterns are
High integration has been dealt with by simply reducing the device size. FIG. 2 is a schematic plan view of a part of the pattern of a conventional general stacked capacitor type DRAM memory cell. Here, only the word lines, active patterns, and storage node contacts that are part of the DRAM memory cell are extracted and shown.
【０００３】図２に示すように、ＤＲＡＭメモリセルの
一部であるワード線１，２…、アクティブ・パターン
５、ストレージ・ノード・コンタクト６が示され、メモ
リの高集積化に対しては、ワード線の間隔、線幅の縮
小、アクティブ・パターンの縮小、ストレージ・ノード
・コンタクト６の径の縮小などにより、その実現が図ら
れてきた。As shown in FIG. 2, word lines 1, 2, ..., Active patterns 5 and storage node contacts 6 which are a part of a DRAM memory cell are shown. For high integration of the memory, This has been achieved by reducing the distance between word lines, reducing the line width, reducing the active pattern, and reducing the diameter of the storage node contact 6.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
配線パターンの形成方法では、各素子の高集積化が進む
と、前記したＤＲＡＭメモリセルに代表されるような、
集積度の高い稠密な繰り返しパターンは、全体としての
寸法バランスを保ったまま、健全な状態で形成すること
が困難な状況になってきている。すなわち、図２を用い
て説明すると、デバイス上の設計基準として最小間隔、
最小線幅を使用するワード線では、メモリセル・ブロッ
クの最外周の様に極端にパターン密度が密から疎へと変
化する部分において、フォトリソグラフィにおける配線
の間隔、線幅の変化を生じ、図２のＡの様な部分での配
線間のショート或いは、図２のＢの様な部分での配線幅
の減少によるトランジスタ特性の低下などの問題があ
り、技術的に満足できるものは得られなかった。However, in the conventional wiring pattern forming method, as the integration of each element becomes higher, as represented by the DRAM memory cell described above,
It is becoming difficult to form a dense repeating pattern having a high degree of integration in a sound state while maintaining the dimensional balance as a whole. That is, to explain with reference to FIG. 2, the minimum interval as the design standard on the device,
In the word line that uses the minimum line width, in the part where the pattern density extremely changes from dense to sparse, such as the outermost periphery of the memory cell block, the wiring spacing and line width in photolithography change, 2) There is a problem such as a short circuit between wirings in a portion like A or a deterioration in transistor characteristics due to a reduction in wiring width in a portion like B in FIG. 2, and a technically satisfactory product cannot be obtained. It was
【０００５】本発明は、上記問題点を解決するために、
メモリセル・ブロックの最外周の様に極端にパターン密
度が密から疎へと変化する部分におけるパターン疎密の
影響によるフォトリソグラフィ時のレジストパターニン
グ性能が劣化しても、配線間のショートや配線幅の減少
によるトランジスタ特性の低下などを防止することがで
きる半導体装置の配線パターンの製造方法を提供するこ
とを目的とする。In order to solve the above problems, the present invention provides
Even if the resist patterning performance during photolithography deteriorates due to the influence of the pattern density at the portion where the pattern density changes extremely from dense to sparse, such as the outermost periphery of the memory cell block, short circuit between wiring and wiring width It is an object of the present invention to provide a method for manufacturing a wiring pattern of a semiconductor device, which can prevent deterioration of transistor characteristics due to decrease.
【０００６】[0006]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体装置の稠密な繰り返し配線パターンの形成
方法において、メモリセル・ブロック最外周近傍のワー
ド線配線間の最小間隔部分を形成する部分の間隔をメモ
リセル・ブロック内部のワード線配線間隔に比べて広く
形成するとともに、前記メモリセル・ブロック最外周近
傍のワード線の配線幅をその配線幅の減少を補償する線
幅に設定するようにしたものである。In order to achieve the above object, the present invention provides: (1) In a method of forming a dense repeated wiring pattern of a semiconductor device, between word line wirings near the outermost periphery of a memory cell block. The interval of the portion forming the minimum interval portion is formed wider than the word line wiring interval inside the memory cell block, and the wiring width of the word line near the outermost periphery of the memory cell block is compensated for the decrease of the wiring width. The line width to be set is set.
【０００７】（２）半導体装置の稠密な繰り返し配線パ
ターンの形成方法において、メモリセル・ブロック最外
周のワード線を追加し、ワード線配線間の最小間隔部分
を形成する部分をよりメモリセル・ブロック内部に位置
させるとともに、前記メモリセル・ブロック最外周近傍
のワード線の配線幅をその線幅の減少を補償する配線幅
に設定するようにしたものである。(2) In the method of forming a dense repetitive wiring pattern of a semiconductor device, the word line at the outermost periphery of the memory cell block is added, and the portion forming the minimum interval between the word line wirings is made more into the memory cell block. In addition to being located inside, the wiring width of the word line near the outermost periphery of the memory cell block is set to a wiring width that compensates for the decrease in the line width.
【０００８】（３）半導体装置の稠密な繰り返し配線パ
ターンの形成方法において、メモリセル・ブロック最外
周のワード線の外周部に電気的に回路動作上、全く寄与
しないダミー配線を配置し、ワード線配線間の最小間隔
部分を形成する部分の間隔をメモリセル・ブロック内部
に位置させるようにしたものである。(3) In the method of forming a dense repetitive wiring pattern of a semiconductor device, a dummy wiring which does not contribute electrically in terms of circuit operation is arranged at the outer peripheral portion of the word line at the outermost periphery of the memory cell block, and the word line is formed. The interval of the portion forming the minimum interval between the wirings is located inside the memory cell block.
【０００９】[0009]
【作用】本発明によれば、メモリセル・ブロック最外周
近傍のワード線配線間の最小間隔部分を形成する部分
を、よりメモリセル・ブロック内部に位置させるととも
に、前記メモリセル・ブロック最外周近傍のワード線の
配線幅をその配線幅の減少を補償する線幅に設定するよ
うにしたので、メモリセル・ブロックの最外周の様に極
端にパターン密度が密から疎へと変化する部分における
パターン疎密の影響によるフォトリソグラフィ時のレジ
ストパターニング性能が劣化しても、配線間のショート
や配線幅の減少によるトランジスタ特性の低下などを防
止することができる。According to the present invention, the portion forming the minimum distance between word line wirings near the outermost periphery of the memory cell block is located more inside the memory cell block, and the vicinity of the outermost periphery of the memory cell block is located. Since the line width of the word line is set to a line width that compensates for the decrease in the line width, the pattern in the portion where the pattern density extremely changes from dense to sparse, such as the outermost periphery of the memory cell block. Even if the resist patterning performance at the time of photolithography is deteriorated due to the influence of sparseness and denseness, it is possible to prevent transistor characteristics from being deteriorated due to a short circuit between wirings and a reduction in wiring width.
【００１０】[0010]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１実施例を示す
ＤＲＡＭメモリセルの一部のパターンを示す概略平面図
である。ここでは、素子の位置関係を分かり易くするた
めに、図２と同様に、ワード線・アクティブ・パター
ン、ストレージ・ノード・コンタクトのみを抜粋して図
示している。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a schematic plan view showing a partial pattern of a DRAM memory cell according to the first embodiment of the present invention. Here, in order to make it easier to understand the positional relationship of the elements, only the word line active pattern and the storage node contact are extracted and shown as in FIG.
【００１１】図１において、メモリセル・ブロック最外
周のワード線１１は、隣接するワード線１２に対して、
他のワード線よりも大きい間隔Ｄをもって形成されてい
る。なお、１５はアクティブ・パターン、１６はストレ
ージ・ノード・コンタクトを示している。このように、
第１実施例によれば、メモリセル・ブロック最外周での
ワード線１１の配線間隔Ｄを十分に広くしているため、
仮にパターン疎密の影響によるフォトリソグラフィ時の
レジスト・パターニング性能が劣化しても、従来の図２
のＡの様な部分での配線間ショート不良が防止できる。
更に、図示はしていないが、このメモリセル・ブロック
最外周のワード線１１のフォトリソグラフィ時の配線幅
減少が発生する場合には、上記構成に加えて、メモリセ
ル・ブロック最外周のワード線１１のみを配線幅減少分
だけ太く設計しておけば良い。In FIG. 1, the word line 11 at the outermost periphery of the memory cell block is compared with the adjacent word line 12.
They are formed with an interval D larger than that of other word lines. Reference numeral 15 indicates an active pattern, and 16 indicates a storage node contact. in this way,
According to the first embodiment, since the wiring distance D of the word lines 11 at the outermost periphery of the memory cell block is sufficiently wide,
Even if the resist patterning performance at the time of photolithography is deteriorated due to the influence of the pattern density, the conventional patterning of FIG.
It is possible to prevent a short circuit between wirings in a portion such as A.
Further, although not shown, when the wiring width of the outermost word line 11 of the memory cell block decreases during photolithography, in addition to the above configuration, the outermost word line of the memory cell block is added. It suffices to design only 11 to be thicker by the reduction of the wiring width.
【００１２】図３は本発明の第２実施例を示すＤＲＡＭ
メモリセルの一部のパターンを示す概略平面図である。
ここでも、素子の位置関係を分かり易くするために、図
２と同様に、ワード線・アクティブ・パターン、ストレ
ージ・ノード・コンタクトのみを抜粋して図示してい
る。図３において、メモリセル・ブロック最外周のワー
ド線２１は、図２の従来例に比べて、１本追加された型
になっている。なお、２５はアクティブ・パターン、２
６はストレージ・ノード・コンタクトを示している。FIG. 3 is a DRAM showing a second embodiment of the present invention.
It is a schematic plan view which shows the pattern of a part of memory cell.
Also in this case, in order to make the positional relationship of the elements easy to understand, only the word line active pattern and the storage node contact are extracted and shown as in FIG. In FIG. 3, the word line 21 at the outermost periphery of the memory cell block is of a type in which one is added as compared with the conventional example of FIG. 25 is an active pattern, 2
Reference numeral 6 indicates a storage node contact.
【００１３】このように、第２実施例によれば、メモリ
セル・ブロック最外周のワード線２１は、ワード線配線
としての最小間隔部分を形成する部分を有しないため、
仮にパターン疎密の影響によるフォトリソグラフィ時の
レジスト・パターニング性能が多少劣化しても、図２の
Ａの様な部分をメモリセル・ブロック最外周部に配置し
ないことによる、メモリセル・ブロック最外周のワード
線２１をパターニングするフォトリソグラフィの露光マ
ージン、すなわち、レジストパターニング時の露光量の
不足によるブリッジ発生による配線ショート不良から、
逆にオーバー露光による配線ノッチ不良が発生する迄の
露光量の許容範囲が、所望のパターン目標寸法を得る場
合の露光量に対して、十分な余裕を持って設定すること
ができる。As described above, according to the second embodiment, the word line 21 at the outermost periphery of the memory cell block does not have the portion forming the minimum interval portion as the word line wiring.
Even if the resist patterning performance at the time of photolithography is slightly deteriorated due to the influence of the pattern density, by not arranging a portion like A in FIG. 2 at the outermost periphery of the memory cell block, the outermost periphery of the memory cell block can be From the exposure margin of the photolithography for patterning the word line 21, that is, from the wiring short-circuit defect due to the bridge generation due to the insufficient exposure amount at the time of resist patterning,
On the contrary, the allowable range of the exposure amount until the wiring notch failure due to overexposure occurs can be set with a sufficient margin with respect to the exposure amount when the desired pattern target dimension is obtained.
【００１４】従って、この様な配線層において、量産時
の配線歩留向上が期待できる。更に、図示はしていない
が、このメモリセル・ブロック最外周のワード線２１の
フォトリソグラフィ時の配線幅減少が発生する場合に
は、第２実施例と同様にメモリセル・ブロック最外周の
ワード線２１のみを、ストレージ・ノード・コンタクト
２６との余裕を考慮して、メモリセル・ブロック外周側
に配線幅減少分だけ太く設計しておけば良い。Therefore, in such a wiring layer, improvement of the wiring yield at the time of mass production can be expected. Further, although not shown, when the wiring width of the word line 21 at the outermost periphery of the memory cell block is reduced during photolithography, the word at the outermost periphery of the memory cell block is used as in the second embodiment. In consideration of the margin with the storage node contact 26, only the line 21 may be designed to be thicker on the outer peripheral side of the memory cell block by the reduced wiring width.
【００１５】次に、本発明の第３実施例について説明す
る。図４は本発明の第３実施例を示すＤＲＡＭメモリセ
ルの一部のパターンを示す概略平面図である。ここで
も、素子の位置関係を分かり易くするために、図２と同
様に、ワード線・アクティブ・パターン、ストレージ・
ノード・コンタクトのみを抜粋して図示している。Next, a third embodiment of the present invention will be described. FIG. 4 is a schematic plan view showing a partial pattern of a DRAM memory cell according to the third embodiment of the present invention. Again, in order to make the positional relationship of the elements easy to understand, as in FIG. 2, word lines, active patterns, storage,
Only node contacts are extracted and shown.
【００１６】図４において、メモリセル・ブロック最外
周のワード線３１は、図２の従来例に比べ、更にその外
側にダミー配線３８を追加するようになっている。な
お、３５はアクティブ・パターン、３６はストレージ・
ノード・コンタクトを示している。このように、第３実
施例によれば、図４から明らかな様に、この方法によっ
ても、メモリセル・ブロック最外周のワード線３１は、
ワード線配線としての最小間隔部分を形成する部分を有
しないため、ワード線をパターニングする場合、前述し
た第１及び第２実施例と同様の効果が得られる。しか
も、この実施例の場合、追加されるダミー配線３８は電
気的に、回路動作上、全く寄与しないので、局所的にパ
ターン不良が発生して、ダミー配線３８とメモリセル・
ブロック最外周のワード線３１が短絡したとしても、回
路の不良につながることはない。In FIG. 4, the word line 31 at the outermost periphery of the memory cell block is further provided with a dummy wiring 38 outside thereof as compared with the conventional example of FIG. 35 is an active pattern and 36 is a storage pattern.
Shows node contacts. As described above, according to the third embodiment, as is apparent from FIG. 4, the word line 31 at the outermost periphery of the memory cell block is also formed by this method.
Since there is no portion that forms the minimum interval portion as the word line wiring, when the word line is patterned, the same effects as those of the first and second embodiments described above can be obtained. Moreover, in the case of this embodiment, since the added dummy wiring 38 does not electrically contribute to the circuit operation at all, a pattern defect locally occurs, and the dummy wiring 38 and the memory cell.
Even if the word line 31 at the outermost periphery of the block is short-circuited, it does not lead to a defective circuit.
【００１７】従って、第１実施例及び第２実施例に比べ
て、更に、製造歩留の向上が期待できる。上記第１〜第
３実施例では、ＤＲＡＭメモリセルのワード線に適用し
た例を説明したが、同様な稠密な繰り返し配線パターン
を有する場合であれは、ＳＲＡＭ、ＲＯＭなどのメモリ
セルにも適用可能である。また、第２実施例では、メモ
リセル・ブロック最外周のワード線配線を工夫した例を
用いて説明したが、電気的にメモリセル動作に寄与しな
いダミー配線を、メモリセル・ブロック最外周部に配置
して同様の効果を得ることができる。Therefore, compared with the first and second embodiments, further improvement in manufacturing yield can be expected. In the above-mentioned first to third embodiments, the example applied to the word line of the DRAM memory cell has been described. However, when it has a similar dense repeated wiring pattern, it can be applied to the memory cell such as SRAM and ROM. Is. Further, although the second embodiment has been described by using an example in which the word line wiring at the outermost periphery of the memory cell block is devised, a dummy wiring that does not electrically contribute to the memory cell operation is provided at the outermost periphery of the memory cell block. You can arrange them to get the same effect.
【００１８】また、上記実施例においては、メモリセル
・ブロック最外周のワード線についてのみ述べたが、最
外周から２本目まで、もしくはそれ以上、つまり、メモ
リセル・ブロック最外周近傍のワード線にまでに広げ
て、適用することも本発明に含まれることは言うまでも
ない。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。Further, in the above embodiment, only the outermost word line of the memory cell block is described, but the second to the second outermost memory line or more, that is, the word line near the outermost circumference of the memory cell block. It goes without saying that the present invention is also applicable to the above-mentioned applications. The present invention is not limited to the above-mentioned embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【００１９】[0019]
（１）請求項１記載の発明によれば、メモリセル・ブロ
ック最外周のワード線の配線間隔を十分に広く有してい
るため、仮にパターン疎密の影響によるフォトリソグラ
フィ時のレジスト・パターニング性能が劣化しても、ワ
ード線配線としての最小間隔部分での配線間ショート不
良を防止することができる。(1) According to the invention of claim 1, since the word line at the outermost periphery of the memory cell block has a sufficiently wide wiring interval, the resist patterning performance at the time of photolithography due to the influence of the pattern density is temporarily assumed. Even if it deteriorates, it is possible to prevent a short circuit between wirings in the minimum interval portion as the word line wiring.
【００２０】更に、このメモリセル・ブロック最外周の
ワード線のフォトリソグラフィ時の配線幅減少が発生す
る場合には、上記構成に加えて、メモリセル・ブロック
最外周のワード線のみを予め配線幅減少分だけ太く設定
するようにしているので、配線幅の減少によるトランジ
スタ特性の低下などを防止することができる。 （２）請求項２記載の発明によれば、メモリセル・ブロ
ック最外周のワード線は、ワード線配線としての最小間
隔部分を形成する部分を有しないので、仮にパターン疎
密の影響によるフォトリソグラフィ時のレジスト・パタ
ーン性能が多少劣化しても、ワード線配線としての最小
間隔部分がメモリセル・ブロック最外周部に配置されな
いので、メモリセル・ブロック最外周のワード線をパタ
ーニングするフォトリソグラフィの露光マージン、すな
わち、レジストパターニング時の露光量の不足によるブ
リッジ発生での配線ショート不良から、逆にオーバー露
光による配線ノッチ不良が発生するまでの、露光量の許
容範囲が、所望のパターン目標寸法を得る場合の露光量
に対して、十分な余裕を持って設定することができる。Further, in the case where the wiring width of the outermost word line of the memory cell block is reduced during photolithography, in addition to the above configuration, only the outermost word line of the memory cell block is preliminarily wiring width. Since the thickness is set to be thicker by the amount of decrease, it is possible to prevent the deterioration of the transistor characteristics due to the decrease of the wiring width. (2) According to the second aspect of the present invention, since the word line at the outermost periphery of the memory cell block does not have a portion forming the minimum interval portion as the word line wiring, it is assumed that the photolithography is performed due to the influence of pattern density. Even if the resist pattern performance of the memory cell is deteriorated to some extent, the minimum interval as the word line wiring is not placed in the outermost periphery of the memory cell block, so the exposure margin of photolithography for patterning the outermost word line in the memory cell block In other words, when the desired pattern target size is obtained as the allowable exposure range from a wiring short-circuit defect due to a bridge due to insufficient exposure amount during resist patterning to a wiring notch defect due to overexposure The exposure amount can be set with a sufficient margin.
【００２１】従って、この様な配線パータンにおいて、
量産時の配線歩留向上が期待できる。更に、このメモリ
セル・ブロック最外周のワード線のフォトリソグラフィ
時の配線幅減少が発生する場合には、上記構成に加え
て、メモリセル・ブロック最外周のワード線のみをスト
レージ・ノード・コンタクトとの余裕を考慮して、予め
メモリセル外周側に配線幅減少分だけ太く設定したの
で、配線幅の減少によるトランジスタ特性の低下などを
防止することができる。Therefore, in such a wiring pattern,
It can be expected to improve the wiring yield during mass production. Furthermore, when the wiring width of the outermost word line of the memory cell block decreases during photolithography, in addition to the above configuration, only the outermost word line of the memory cell block serves as a storage node contact. In consideration of the margin, the width of the memory cell is set to be thicker on the outer peripheral side in advance, so that it is possible to prevent the transistor characteristics from being deteriorated due to the reduction of the wiring width.
【００２２】更に、後述する第３実施例に比較して、Ｃ
ＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）
によってマスクを設計する際に、メモリセル・ブロック
最外周のワード線を一本コピーするのみで済むため、マ
スク設計上の労力を大幅に低減することができる。 （３）請求項３記載の発明によれば、メモリセル・ブロ
ック最外周のワード線はワード線配線としての最小間隔
部分を形成する部分を有しないので、ワード線をパター
ニングする場合、前述した（１）及び（２）と同様の効
果が得られる。しかも、ここでは、追加されるダミー配
線は電気的に、回路動作上、全く寄与しないので、局所
的にパターン不良が発生して、ダミー配線とメモリセル
・ブロック最外周のワード線が短絡したとしても、回路
の不良につながることはない。Further, in comparison with a third embodiment described later, C
AD (Computer Aided Design)
When designing a mask, it is only necessary to copy one word line at the outermost periphery of the memory cell block, so that the mask designing labor can be greatly reduced. (3) According to the invention of claim 3, the outermost word line of the memory cell block does not have a portion forming the minimum interval portion as the word line wiring. The same effects as 1) and (2) can be obtained. Moreover, here, since the added dummy wiring does not electrically contribute to the circuit operation at all, it is assumed that the pattern wiring locally occurs and the dummy wiring and the word line at the outermost periphery of the memory cell block are short-circuited. However, it does not lead to circuit failure.
【００２３】従って、第１実施例及び第２実施例に比べ
て、更に、製造歩留の向上が期待できる。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。Therefore, compared with the first and second embodiments, further improvement in manufacturing yield can be expected. The present invention is not limited to the above-mentioned embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【図１】本発明の第１実施例を示すＤＲＡＭメモリセル
の一部のパターンを示す概略平面図である。FIG. 1 is a schematic plan view showing a partial pattern of a DRAM memory cell according to a first embodiment of the present invention.
【図２】従来のＤＲＡＭメモリセルの一部のパターンを
示す概略平面図である。FIG. 2 is a schematic plan view showing a partial pattern of a conventional DRAM memory cell.
【図３】本発明の第２実施例を示すＤＲＡＭメモリセル
の一部のパターンを示す概略平面図である。FIG. 3 is a schematic plan view showing a partial pattern of a DRAM memory cell according to a second embodiment of the present invention.
【図４】本発明の第３実施例を示すＤＲＡＭメモリセル
の一部のパターンを示す概略平面図である。FIG. 4 is a schematic plan view showing a partial pattern of a DRAM memory cell according to a third embodiment of the present invention.
１１，２１，３１ メモリセル・ブロック最外周のワ
ード線 １２ ワード線 １５，２５，３５ アクティブ・パターン １６，２６，３６ ストレージ・ノード・コンタクト ３８ ダミー配線11, 21, 31 Outermost word line of memory cell block 12 Word line 15, 25, 35 Active pattern 16, 26, 36 Storage node contact 38 Dummy wiring
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Claims (3)
ンの形成方法において、 メモリセル・ブロック最外周近傍のワード線配線間の最
小間隔部分を形成する部分の間隔をメモリセル・ブロッ
ク内部のワード線配線間隔に比べて広く形成するととも
に、前記メモリセル・ブロック最外周近傍のワード線の
配線幅をその配線幅の減少を補償する線幅に設定するこ
とを特徴とする半導体装置の配線パターンの形成方法。1. A method of forming a dense repetitive wiring pattern of a semiconductor device, wherein the interval of a portion forming a minimum interval portion between word line wirings in the vicinity of the outermost periphery of a memory cell block is set to a word line wiring inside a memory cell block. A method for forming a wiring pattern of a semiconductor device, characterized in that the wiring width of the word line near the outermost periphery of the memory cell block is set to a line width that compensates for the reduction of the wiring width while forming the wiring pattern wider than the space. .
ンの形成方法において、 メモリセル・ブロック最外周のワード線を追加し、ワー
ド線配線間の最小間隔部分を形成する部分をよりメモリ
セル・ブロック内部に位置させるとともに、前記メモリ
セル・ブロック最外周近傍のワード線の配線幅をその線
幅の減少を補償する配線幅に設定することを特徴とする
半導体装置の配線パターンの形成方法。2. A method of forming a dense repetitive wiring pattern of a semiconductor device, wherein a word line at the outermost periphery of a memory cell block is added, and a portion forming a minimum space between word line wirings is more inside the memory cell block. And a wiring width of the word line near the outermost periphery of the memory cell block is set to a wiring width that compensates for the decrease in the line width.
ンの形成方法において、 メモリセル・ブロック最外周のワード線の外周部に電気
的に回路動作上、全く寄与しないダミー配線を配置し、
ワード線配線間の最小間隔部分を形成する部分の間隔を
メモリセル・ブロック内部に位置させることを特徴とす
る半導体装置の配線パターンの形成方法。3. A method for forming a dense repetitive wiring pattern of a semiconductor device, wherein dummy wirings that do not contribute electrically in terms of circuit operation are arranged at the outer peripheral portion of the word line at the outermost periphery of the memory cell block,
A method of forming a wiring pattern of a semiconductor device, characterized in that a space of a portion forming a minimum space between word line wirings is located inside a memory cell block.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100333845B1 (en) * | 1999-10-01 | 2002-04-25 | 윤종용 | Layout structure of interconnection in semiconductor device |
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