JPH0814796B2 - Parity error processing method - Google Patents
Parity error processing methodInfo
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- JPH0814796B2 JPH0814796B2 JP61140372A JP14037286A JPH0814796B2 JP H0814796 B2 JPH0814796 B2 JP H0814796B2 JP 61140372 A JP61140372 A JP 61140372A JP 14037286 A JP14037286 A JP 14037286A JP H0814796 B2 JPH0814796 B2 JP H0814796B2
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- parity
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Description
【発明の詳細な説明】 〔概要〕 パリティエラー処理方式であって、第１回目のパリテ
ィエラー処理中に発生した第２回目のパリティエラーを
検出することによりプログラムの暴走を防止しようとす
るものである。DETAILED DESCRIPTION [Outline] This is a parity error processing system, which is intended to prevent a program runaway by detecting a second parity error that occurs during the first parity error processing. is there.
本発明は、パリティエラー用処理プログラムを起動中
に再度パリティエラーが検出された場合にMPUを停止す
るようにしたパリティエラー処理方式に関する。The present invention relates to a parity error processing method in which the MPU is stopped when a parity error is detected again while the parity error processing program is being activated.
従来、パリティエラーの処理は、第４図に示すよう
に、MPU1′とパリティチェッカ２′とFF3′とROM又はRA
M4′に格納されたパリティエラー処理用プログラムPEP
により行われていた。即ち、パリティチェッカ２′はMP
U1′からのデータ中にパリティエラーを検出すると（第
５図（Ａ）のｔ1）次段のFF3′に保持させ、（第５図
（Ａ）のｔ2）FF3′からMPU1′にNMI割込信号を送出さ
せることにより（第５図（Ｂ）のｔ3）、ROM又はRAM4′
のパリティエラー処理用プログラムPEPを起動させてい
た。Conventionally, as shown in FIG. 4, parity error processing is performed by MPU 1 ', parity checker 2', FF 3 ', ROM or RA.
Parity error processing program PEP stored in M4 '
Was done by. That is, the parity checker 2'is MP
'When a parity error is detected during data from (FIG. 5 t 1 of the (A)) next FF3' U1 is held in, NMI to FF3 'from MPU 1' (t 2 of FIG. 5 (A)) By sending an interrupt signal (t 3 in FIG. 5 (B)), the ROM or RAM 4 '
The parity error processing program PEP was started up.
第４図の従来技術においては、第１回目のパリティエ
ラーを処理中に、時刻ｔ4において第２回目のパリティ
エラーが発生した場合（第５図（Ｂ）の矢印）、MPU1′
をホルトすることができず、プログラムが暴走するとい
う問題点があった。In the prior art of FIG. 4 , when the second parity error occurs at time t 4 during the processing of the first parity error (arrow in FIG. 5B), MPU1 ′.
There was a problem that the program could run out of control because it could not be halted.
本発明の目的は、上記問題点を解決し第１回目のパリ
ティエラー処理中に第２回目のパリティエラーが発生し
た場合にそれを検知しプログラムの暴走を防止すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems and detect the occurrence of a second parity error during the first parity error processing to prevent runaway of the program.
そのための手段は、第１図に示すように、MPU1、パリ
ティチェッカ２、FF3、パリティエラー処理用プログラ
ム格納部４から成るパリティエラー処理方式において、
該FF3の後段にプログラム暴走防止回路５を設けたもの
である。As shown in FIG. 1, the means therefor is a parity error processing system including an MPU 1, a parity checker 2, an FF 3, and a parity error processing program storage unit 4,
The program runaway prevention circuit 5 is provided in the subsequent stage of the FF3.
上記のとおり、本発明によれば、NMI割込信号を生成
するFF3の後段にプログラム暴走防止回路５を設けた。As described above, according to the present invention, the program runaway prevention circuit 5 is provided after the FF3 that generates the NMI interrupt signal.
従って、パリティチェッカ２が第１回目のパリティを
検出してFF3にそれを保持させNMI割込信号を送出してパ
リティエラーを処理する間、再度パリティエラーが発生
しても、プログラム暴走防止回路５からのホルト信号HA
LTによりMPU1をホルトさせることができる。Therefore, while the parity checker 2 detects the first parity, holds it in FF3, sends an NMI interrupt signal, and processes a parity error, even if a parity error occurs again, the program runaway prevention circuit 5 Holt signal from HA
LT can cause MPU1 to be halted.
このため、プログラムの暴走を防止できるようになっ
た。For this reason, it has become possible to prevent program runaway.
以下、本発明を、実施例により、添付図面を参照し
て、説明する。Hereinafter, the present invention will be described by way of examples with reference to the accompanying drawings.
第２図は、本発明の実施例を示す図である。 FIG. 2 is a diagram showing an embodiment of the present invention.
第２図の装置は、MPU1、パリティチェッカ２、フリッ
プフロップ３、パリティエラー処理用プログラム格納部
４及びプログラム暴走防止回路５から構成されている。The apparatus shown in FIG. 2 comprises an MPU 1, a parity checker 2, a flip-flop 3, a parity error processing program storage section 4 and a program runaway prevention circuit 5.
MPU1は、第１回目のパリティエラーによりその処理プ
ログラムPEPを起動させると共に第２回目のパリティエ
ラーにより停止する。The MPU1 activates its processing program PEP at the first parity error and stops at the second parity error.
パリティチェッカ２はパリティエラーを検出しそれを
フリップフロップ３とプログラム暴走防止回路５に保持
させる。The parity checker 2 detects a parity error and causes the flip-flop 3 and the program runaway prevention circuit 5 to hold it.
フリップフロップ３は第１回目のパリティエラー検出
信号を保持しNMI割込信号をMPU1に送出する。パリティ
エラー処理用プログラム格納部４はROM又はRAMから成
り、パリティエラー処理用プログラムPEPを格納してい
る。The flip-flop 3 holds the first parity error detection signal and sends an NMI interrupt signal to the MPU 1. The parity error processing program storage unit 4 is composed of ROM or RAM and stores the parity error processing program PEP.
プログラム暴走防止回路５はアンドゲート51と第２回
目のパリティエラー検出信号を保持するフリップフロッ
プ52から成り、ホルト信号HALTをMPU1に送出する。The program runaway prevention circuit 5 comprises an AND gate 51 and a flip-flop 52 which holds the second parity error detection signal, and sends the halt signal HALT to the MPU 1.
以下、上記構成を有する第２図の実施例の動作を、第
３図に基いて、説明する。The operation of the embodiment of FIG. 2 having the above configuration will be described below with reference to FIG.
先ず、パリティチェッカ２は、ｔ1において、第１回
目のパリティエラーを検出すると（第３図（Ａ））、フ
リップフロップ３とゲート51に対し、検出信号を送出す
る。First, when the parity checker 2 detects the first parity error at t 1 (FIG. 3A), it sends a detection signal to the flip-flop 3 and the gate 51.
フリップフロップ３は、ｔ2において、この検出信号
を保持し、ｔ3においてMPU1に対しNMI割込信号を送出す
ることにより（第３図（Ｂ））、パリティエラー処理用
プログラムPEPを起動させる。The flip-flop 3 holds this detection signal at t 2 and sends an NMI interrupt signal to the MPU 1 at t 3 (FIG. 3 (B)) to activate the parity error processing program PEP.
このパリティエラー処理中に（第３図（Ｂ））、ｔ4
において、再度パリティエラーが発生すると（第３図
（Ｂ）の矢印）、これを検出したパリティチェッカ２は
ゲート51に検出信号を送出する（第３図（Ａ））。ゲー
ト51には、この検出信号（第３図（Ａ））とパリティ処
理中の信号（第３図（Ｂ））が共に入力されるので、フ
リップフロップ52に対し“H"信号が出力される（第３図
（Ｃ））。During this parity error processing (FIG. 3 (B)), t 4
At, when a parity error occurs again (arrow in FIG. 3 (B)), the parity checker 2 which detects the error sends a detection signal to the gate 51 (FIG. 3 (A)). Since the detection signal (FIG. 3 (A)) and the signal undergoing parity processing (FIG. 3 (B)) are both input to the gate 51, the "H" signal is output to the flip-flop 52. (FIG. 3 (C)).
これを保持したフリップフロップ52は、MPU1に対しホ
ルト信号HALTを出力する（第３図（Ｄ））。The flip-flop 52 holding this outputs the halt signal HALT to the MPU 1 (FIG. 3 (D)).
これにより、MPU1は停止し、プログラムの暴走は防止
される。As a result, MPU1 is stopped and program runaway is prevented.
上記のとおり、本発明によれば、NMI割込信号を生成
するFF3の後段にプログラム暴走防止回路５を設けた。As described above, according to the present invention, the program runaway prevention circuit 5 is provided after the FF3 that generates the NMI interrupt signal.
従って、パリティチェッカ２が第１回目のパリティを
検出してFF3にそれを保持させNMI割込信号を送出してパ
リティエラーを処理する間、再度パリティエラーが発生
しても、プログラム暴走防止回路５からのホルト信号HA
LTによりMPU1をホルトさせることができる。Therefore, while the parity checker 2 detects the first parity, holds it in FF3, sends an NMI interrupt signal, and processes a parity error, even if a parity error occurs again, the program runaway prevention circuit 5 Holt signal from HA
LT can cause MPU1 to be halted.
このため、プログラムの暴走を防止できるようになっ
た。For this reason, it has become possible to prevent program runaway.
第１図は本発明の原理図、第２図は本発明の実施例を示
す図、第３図は本発明の動作説明図、第４図は従来技術
の構成図、第５図は従来技術の動作説明図である。 １……MPU、２……パリティチェッカ、３……フリップ
フロップ、４……パリティエラー処理用プログラム格納
部、５……プログラム暴走防止回路、51……アンドゲー
ト、52……フリップフロップ、PEP……パリティエラー
処理用プログラム、NMI……NMI割込信号、HALT……MPU
ホールト信号。FIG. 1 is a principle diagram of the present invention, FIG. 2 is a diagram showing an embodiment of the present invention, FIG. 3 is an operation explanatory diagram of the present invention, FIG. 4 is a configuration diagram of a conventional technique, and FIG. 5 is a conventional technique. FIG. 7 is an operation explanatory diagram of FIG. 1 ... MPU, 2 ... Parity checker, 3 ... Flip-flop, 4 ... Parity error processing program storage section, 5 ... Program runaway prevention circuit, 51 ... AND gate, 52 ... Flip-flop, PEP ... ... Parity error processing program, NMI ... NMI interrupt signal, HALT ... MPU
Halt signal.
Claims (1)
受けると、パリティエラー処理用プログラムを実行する
MPU（１）と、 前記MPU（１）におけるパリティエラーを検出するパリ
ティチェッカ（２）と、 前記パリティチェッカ（２）における第１回目のパリテ
ィエラー検出の結果を保持するパリティエラー保持手段
（３）と、 前記パリティエラー処理用プログラムを格納するパリテ
ィエラー処理用プログラム格納部（４）と、 プログラム暴走防止回路（５）とを有し、 前記パリティチェッカ（２）は、第１回目のパリティエ
ラーの検出に応じて前記MPU（１）に対しNMI割込信号を
送出し、 前記プログラム暴走防止回路（５）は、前記パリティチ
ェッカ（２）および前記パリティエラー保持手段（３）
の出力に基づいて、前記第１回目のパリティエラー処理
中の第２回目のパリティエラーの発生を検出し、該発生
を検出すると、該第２回目のパリティエラーの検出結果
を保持すると共に、前記MPU（１）に対しホールト信号
を印加することを特徴とするパリティエラー処理方式。1. A program for executing a parity error is executed when the program is executed and an NMI interrupt signal is received.
An MPU (1), a parity checker (2) that detects a parity error in the MPU (1), and a parity error holding unit (3) that holds the result of the first parity error detection in the parity checker (2). And a parity error processing program storage section (4) for storing the parity error processing program, and a program runaway prevention circuit (5), the parity checker (2) An NMI interrupt signal is sent to the MPU (1) in response to the detection, and the program runaway prevention circuit (5) causes the parity checker (2) and the parity error holding means (3).
Of the second parity error during the first parity error processing, and when detecting the occurrence of the second parity error, holds the detection result of the second parity error, and A parity error processing method that applies a halt signal to the MPU (1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140372A JPH0814796B2 (en) | 1986-06-18 | 1986-06-18 | Parity error processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140372A JPH0814796B2 (en) | 1986-06-18 | 1986-06-18 | Parity error processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62297945A JPS62297945A (en) | 1987-12-25 |
| JPH0814796B2 true JPH0814796B2 (en) | 1996-02-14 |
Family
ID=15267292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140372A Expired - Fee Related JPH0814796B2 (en) | 1986-06-18 | 1986-06-18 | Parity error processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0814796B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57209559A (en) * | 1981-06-19 | 1982-12-22 | Hitachi Ltd | Decentralized processing system |
-
1986
- 1986-06-18 JP JP61140372A patent/JPH0814796B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62297945A (en) | 1987-12-25 |
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