JPH08139732A - 無瞬断系切替方式およびこの方式による冗長構成を備えた装置 - Google Patents
無瞬断系切替方式およびこの方式による冗長構成を備えた装置Info
- Publication number
- JPH08139732A JPH08139732A JP6274849A JP27484994A JPH08139732A JP H08139732 A JPH08139732 A JP H08139732A JP 6274849 A JP6274849 A JP 6274849A JP 27484994 A JP27484994 A JP 27484994A JP H08139732 A JPH08139732 A JP H08139732A
- Authority
- JP
- Japan
- Prior art keywords
- processing block
- block
- switching
- information
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】 簡易かつ小規模な構成により信頼性の高い無
瞬断の系切替を実現する無瞬断系切替方式を提供するこ
と。 【構成】 系の切替制御を行う切替制御回路１と、入力
した主信号を現用系処理ブロックと待機系処理ブロック
の両方に送る送信側ブロック３と、現用系または待機系
として動作する０系処理ブロック５および１系処理ブロ
ック７と、これら処理ブロック５、７から送られてきた
主信号の何れかを選択出力する受信側ブロック９により
構成されている。送信側ブロック３に処理ブロック５お
よび７の内部バッファに最大蓄積され得るセル数分を蓄
積可能な信号メモリＦＩＦＯ３２を備え、系の切替の
際、ＦＩＦＯ３２に主信号を蓄積している間、これら処
理ブロックのバッファに空セルが蓄積されるように制御
することでバッファに有効情報が残らない状態にして、
系切替におけるセルの重複または欠落を防止する。
瞬断の系切替を実現する無瞬断系切替方式を提供するこ
と。 【構成】 系の切替制御を行う切替制御回路１と、入力
した主信号を現用系処理ブロックと待機系処理ブロック
の両方に送る送信側ブロック３と、現用系または待機系
として動作する０系処理ブロック５および１系処理ブロ
ック７と、これら処理ブロック５、７から送られてきた
主信号の何れかを選択出力する受信側ブロック９により
構成されている。送信側ブロック３に処理ブロック５お
よび７の内部バッファに最大蓄積され得るセル数分を蓄
積可能な信号メモリＦＩＦＯ３２を備え、系の切替の
際、ＦＩＦＯ３２に主信号を蓄積している間、これら処
理ブロックのバッファに空セルが蓄積されるように制御
することでバッファに有効情報が残らない状態にして、
系切替におけるセルの重複または欠落を防止する。
Description
【０００１】
【産業上の利用分野】本発明は無瞬断系切替方式、とく
に現用系と予備系の冗長構成を備えた装置に有利に適用
される無瞬断系切替方式に関する。
に現用系と予備系の冗長構成を備えた装置に有利に適用
される無瞬断系切替方式に関する。
【０００２】
【従来の技術】一般に装置の信頼性を向上させるうえ
で、装置を二重化する冗長構成は必須である。通常、二
重化された系のうちどちらか一方を現用系として運用
し、他方を現用系に対する予備とし、現用系が故障した
ときには予備系を現用系として切り替える系切替が行な
われる。また保守等のために系切替が必要となることも
ある。特に実時間性が要求される通信装置の場合、この
系切替を主信号の瞬断なしに実現できることが望まし
い。
で、装置を二重化する冗長構成は必須である。通常、二
重化された系のうちどちらか一方を現用系として運用
し、他方を現用系に対する予備とし、現用系が故障した
ときには予備系を現用系として切り替える系切替が行な
われる。また保守等のために系切替が必要となることも
ある。特に実時間性が要求される通信装置の場合、この
系切替を主信号の瞬断なしに実現できることが望まし
い。
【０００３】一方、近年、通信においては情報をセル単
位で伝送、交換するＡＴＭ通信が注目されており、系切
替をセルの重複や欠落なしで行なう無瞬断系切替方式の
研究が盛んに行なわれている。たとえば、小柳敏則等に
よる「ＡＴＭ伝送装置における無瞬断二重化切替方法の
一検討」、１９９１年電子情報通信学会秋季大会，第４
８７頁には、この種の従来技術が示されている。
位で伝送、交換するＡＴＭ通信が注目されており、系切
替をセルの重複や欠落なしで行なう無瞬断系切替方式の
研究が盛んに行なわれている。たとえば、小柳敏則等に
よる「ＡＴＭ伝送装置における無瞬断二重化切替方法の
一検討」、１９９１年電子情報通信学会秋季大会，第４
８７頁には、この種の従来技術が示されている。
【０００４】一般にＡＴＭ通信装置においては装置内部
にセルを蓄積するバッファが存在するため、仮に両系に
同一の信号が時間的に同期して入力され、この入力信号
に対する両系の処理が全く同一であったとしても、バッ
ファに蓄積されているセルの数が現用系と予備系で異な
る場合がある。この場合には両系からの出力信号の内容
と順番が一致しているが、現用系と予備系とで出力され
るタイミングが異なることがある。
にセルを蓄積するバッファが存在するため、仮に両系に
同一の信号が時間的に同期して入力され、この入力信号
に対する両系の処理が全く同一であったとしても、バッ
ファに蓄積されているセルの数が現用系と予備系で異な
る場合がある。この場合には両系からの出力信号の内容
と順番が一致しているが、現用系と予備系とで出力され
るタイミングが異なることがある。
【０００５】このように異なるタイミングで現用系と予
備系から信号が送出されている状態のまま現用系から予
備系への系切替が実行されると、信号の出力タイミング
が現用系の方が速い場合には、切り替え後に既に入力し
たセルを予備系より入力することになり、セルの重複が
発生する。また、現用系の方が遅い場合には、これとは
逆にセルの欠落が発生する。
備系から信号が送出されている状態のまま現用系から予
備系への系切替が実行されると、信号の出力タイミング
が現用系の方が速い場合には、切り替え後に既に入力し
たセルを予備系より入力することになり、セルの重複が
発生する。また、現用系の方が遅い場合には、これとは
逆にセルの欠落が発生する。
【０００６】このようなセルの重複や欠落が発生する
と、系切替時における信号伝送の信頼性が低下する。こ
のため、従来、両系の入力信号に切替トリガセルを挿入
し、出力側でこの切替トリガセルにより両系の出力信号
のタイミングを一致させてから系切替を行なうことによ
り、セルの重複や欠落を防止する無瞬断系切替方式が提
案されていた。
と、系切替時における信号伝送の信頼性が低下する。こ
のため、従来、両系の入力信号に切替トリガセルを挿入
し、出力側でこの切替トリガセルにより両系の出力信号
のタイミングを一致させてから系切替を行なうことによ
り、セルの重複や欠落を防止する無瞬断系切替方式が提
案されていた。
【０００７】
【発明が解決しようとする課題】しかしながらこのよう
に切替トリガセルによりセルの重複や欠落を防止する従
来技術では以下に示すような問題点があった。 切替対象の両系の入力側に特別な切替トリガセルを
挿入する手段、出力側にこの切替トリガセルを検出する
手段が必要となる。 切替トリガセルが廃棄される場合があり、これに対
する対策が必要である。 このように従来技術では、装置が大型化するとともに複
雑化して高い信頼性を保証しながら無瞬断の系切替を行
うことが困難であるという欠点があった。
に切替トリガセルによりセルの重複や欠落を防止する従
来技術では以下に示すような問題点があった。 切替対象の両系の入力側に特別な切替トリガセルを
挿入する手段、出力側にこの切替トリガセルを検出する
手段が必要となる。 切替トリガセルが廃棄される場合があり、これに対
する対策が必要である。 このように従来技術では、装置が大型化するとともに複
雑化して高い信頼性を保証しながら無瞬断の系切替を行
うことが困難であるという欠点があった。
【０００８】本発明はこのような従来技術の欠点を解消
し、簡易かつ小規模な構成により信頼性の高い無瞬断の
系切替を実現する無瞬断系切替方式およびこの方式によ
る冗長構成を備えた装置を提供することを目的とする。
し、簡易かつ小規模な構成により信頼性の高い無瞬断の
系切替を実現する無瞬断系切替方式およびこの方式によ
る冗長構成を備えた装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上述の課題を解
決するために、現用系処理ブロックと予備系処理ブロッ
クとを備え、現用系処理ブロックから予備系処理ブロッ
クへの系の切り替えが可能な冗長構成を備えた装置は、
入力した有効情報を現用系処理ブロックおよび予備系処
理ブロックに送る送信側ブロックと、現用系処理ブロッ
クおよび予備系処理ブロックより送られてきた情報を選
択出力する切替回路を備えた受信側ブロックと、送信側
ブロックおよび受信側ブロックに系の切替制御信号を出
力する切替制御回路とを有し、現用系処理ブロックおよ
び予備系処理ブロックは送信側ブロックより送られたき
た情報を記憶する記憶手段を含む。また、送信側ブロッ
クは、入力した有効情報を選択出力する第１の切替回路
と、第１の切替回路より選択出力された有効情報を記憶
する先入れ先出し記憶部と、系の切り替えの際に無効情
報を出力する無効情報発生回路と、第１の切替回路、先
入れ先出し記憶部および無効情報発生回路から入力した
情報を選択し、現用系処理ブロックおよび予備系処理ブ
ロックに出力する第２の切替回路とを備える。
決するために、現用系処理ブロックと予備系処理ブロッ
クとを備え、現用系処理ブロックから予備系処理ブロッ
クへの系の切り替えが可能な冗長構成を備えた装置は、
入力した有効情報を現用系処理ブロックおよび予備系処
理ブロックに送る送信側ブロックと、現用系処理ブロッ
クおよび予備系処理ブロックより送られてきた情報を選
択出力する切替回路を備えた受信側ブロックと、送信側
ブロックおよび受信側ブロックに系の切替制御信号を出
力する切替制御回路とを有し、現用系処理ブロックおよ
び予備系処理ブロックは送信側ブロックより送られたき
た情報を記憶する記憶手段を含む。また、送信側ブロッ
クは、入力した有効情報を選択出力する第１の切替回路
と、第１の切替回路より選択出力された有効情報を記憶
する先入れ先出し記憶部と、系の切り替えの際に無効情
報を出力する無効情報発生回路と、第１の切替回路、先
入れ先出し記憶部および無効情報発生回路から入力した
情報を選択し、現用系処理ブロックおよび予備系処理ブ
ロックに出力する第２の切替回路とを備える。
【００１０】
【作用】本発明によれば、送信側ブロックより送られて
きた情報を記憶する記憶手段を備え、この記憶した情報
を処理して受信側ブロックに送る処理ブロックが、少な
くとも現用系処理ブロックと予備系処理ブロックに２重
化されている無瞬断系切替方式において、送信側ブロッ
クが切替制御信号を入力すると、この送信側ブロックは
第１の切替回路が制御されて入力した有効情報を先入れ
先出し記憶部に格納するとともに、第２の切替回路が制
御されて無効情報を現用系処理ブロックと予備系処理ブ
ロックに送る。現用系処理ブロックおよび予備系処理ブ
ロックの記憶手段に無効情報が記憶されて有効情報が記
憶手段から無くなると、現用系処理ブロックから予備系
処理ブロックへの切替処理を行う。送信側ブロックは、
切替処理後、第２の切替回路を制御して先入れ先出し記
憶部に格納した情報を現用系処理ブロックおよび予備系
処理ブロックに送り、先入れ先出し記憶部に格納した有
効情報が無くなると、第１の切替回路および第２の切替
回路を制御して入力した有効情報を直接切替処理後の現
用系処理ブロックおよび予備系処理ブロックに送る。
きた情報を記憶する記憶手段を備え、この記憶した情報
を処理して受信側ブロックに送る処理ブロックが、少な
くとも現用系処理ブロックと予備系処理ブロックに２重
化されている無瞬断系切替方式において、送信側ブロッ
クが切替制御信号を入力すると、この送信側ブロックは
第１の切替回路が制御されて入力した有効情報を先入れ
先出し記憶部に格納するとともに、第２の切替回路が制
御されて無効情報を現用系処理ブロックと予備系処理ブ
ロックに送る。現用系処理ブロックおよび予備系処理ブ
ロックの記憶手段に無効情報が記憶されて有効情報が記
憶手段から無くなると、現用系処理ブロックから予備系
処理ブロックへの切替処理を行う。送信側ブロックは、
切替処理後、第２の切替回路を制御して先入れ先出し記
憶部に格納した情報を現用系処理ブロックおよび予備系
処理ブロックに送り、先入れ先出し記憶部に格納した有
効情報が無くなると、第１の切替回路および第２の切替
回路を制御して入力した有効情報を直接切替処理後の現
用系処理ブロックおよび予備系処理ブロックに送る。
【００１１】
【実施例】次に添付図面を参照して本発明による無瞬断
系切替方式およびこの方式による冗長構成を備えた装置
の実施例を詳細に説明する。
系切替方式およびこの方式による冗長構成を備えた装置
の実施例を詳細に説明する。
【００１２】図１を参照すると、本発明による無瞬断系
切替方式をＡＴＭ通信装置に適用したときの第１の実施
例が示されている。すなわち、図１に示すＡＴＭ通信装
置では、宛先を示したヘッダと情報フィールドとにより
形成された「セル」と呼ばれる固定長のブロック単位で
伝送される主信号の処理を行う。このＡＴＭ通信装置で
はまた、現用系処理ブロックと待機系処理ブロックの両
方で同一処理を逐次実行することによりこの処理部を完
全二重化し、これら処理ブロックの系の切り替えを無瞬
断で行える構造になっている。
切替方式をＡＴＭ通信装置に適用したときの第１の実施
例が示されている。すなわち、図１に示すＡＴＭ通信装
置では、宛先を示したヘッダと情報フィールドとにより
形成された「セル」と呼ばれる固定長のブロック単位で
伝送される主信号の処理を行う。このＡＴＭ通信装置で
はまた、現用系処理ブロックと待機系処理ブロックの両
方で同一処理を逐次実行することによりこの処理部を完
全二重化し、これら処理ブロックの系の切り替えを無瞬
断で行える構造になっている。
【００１３】具体的には、無瞬断系切替を実現するた
め、系の切替制御を行う切替制御回路１と、入力した主
信号を現用系処理ブロックと待機系処理ブロックの両方
に送る送信側ブロック３と、現用系または待機系として
動作する０系処理ブロック５および１系処理ブロック７
と、これら処理ブロック５、７から送られてきた主信号
の何れかを選択出力する受信側ブロック９により構成さ
れている。
め、系の切替制御を行う切替制御回路１と、入力した主
信号を現用系処理ブロックと待機系処理ブロックの両方
に送る送信側ブロック３と、現用系または待機系として
動作する０系処理ブロック５および１系処理ブロック７
と、これら処理ブロック５、７から送られてきた主信号
の何れかを選択出力する受信側ブロック９により構成さ
れている。
【００１４】送信側ブロック３は、セレクタＳＥＬａ３
０、信号メモリＦＩＦＯ３２、空セル発生回路３４、セ
レクタＳＥＬｂ３６および信号送出回路３８とにより構
成されている。セレクタＳＥＬａ３０は、切替制御回路
１と接続され、これより送られてきた制御信号により入
力した主信号をセレクタＳＥＬｂ３６と信号メモリＦＩ
ＦＯ３２のいずれかに選択出力する。
０、信号メモリＦＩＦＯ３２、空セル発生回路３４、セ
レクタＳＥＬｂ３６および信号送出回路３８とにより構
成されている。セレクタＳＥＬａ３０は、切替制御回路
１と接続され、これより送られてきた制御信号により入
力した主信号をセレクタＳＥＬｂ３６と信号メモリＦＩ
ＦＯ３２のいずれかに選択出力する。
【００１５】信号メモリＦＩＦＯ３２は、セレクタＳＥ
Ｌａ３０より送られてきた主信号を記憶する先入れ先出
しメモリであり、その出力側がセレクタＳＥＬｂ３６の
入力側に接続されている。信号メモリＦＩＦＯ３２は、
処理ブロック５、７の内部の記憶部に蓄積され得るセル
数分を格納可能なメモリ容量を備えている。信号メモリ
ＦＩＦＯ３２は、入力した主信号を蓄積し、制御線によ
り接続されている切替制御回路１から読出制御が行われ
ると、蓄積した主信号を蓄積した順にセレクタＳＥＬｂ
３６に送る。
Ｌａ３０より送られてきた主信号を記憶する先入れ先出
しメモリであり、その出力側がセレクタＳＥＬｂ３６の
入力側に接続されている。信号メモリＦＩＦＯ３２は、
処理ブロック５、７の内部の記憶部に蓄積され得るセル
数分を格納可能なメモリ容量を備えている。信号メモリ
ＦＩＦＯ３２は、入力した主信号を蓄積し、制御線によ
り接続されている切替制御回路１から読出制御が行われ
ると、蓄積した主信号を蓄積した順にセレクタＳＥＬｂ
３６に送る。
【００１６】空セル発生回路３４は、無効情報がヘッダ
および情報フィールドに格納された空セルを生成出力す
る回路である。空セル発生回路３４はセレクタＳＥＬｂ
３６に接続され、これに空セルの送出を行う。なお、本
明細書では主信号として送られてくるセルを有効情報と
し、空セル発生回路３４で生成された空セルを無効情報
としてこれら情報を区別している。
および情報フィールドに格納された空セルを生成出力す
る回路である。空セル発生回路３４はセレクタＳＥＬｂ
３６に接続され、これに空セルの送出を行う。なお、本
明細書では主信号として送られてくるセルを有効情報と
し、空セル発生回路３４で生成された空セルを無効情報
としてこれら情報を区別している。
【００１７】セレクタＳＥＬｂ３６は、入力側がセレク
タＳＥＬａ３０、信号メモリＦＩＦＯ３２および空セル
発生回路３４に接続され、出力側が信号送出回路３８に
接続されている。セレクタＳＥＬｂ３６はまた、切替制
御回路１に接続され、これより送られてきた制御信号に
応じた入力側からの信号を信号送出回路３８に出力す
る。信号送出回路３８は、０系処理ブロック５および１
系処理ブロック７に接続され、これら処理ブロックにセ
レクタＳＥＬｂ３６より入力した信号を送る。
タＳＥＬａ３０、信号メモリＦＩＦＯ３２および空セル
発生回路３４に接続され、出力側が信号送出回路３８に
接続されている。セレクタＳＥＬｂ３６はまた、切替制
御回路１に接続され、これより送られてきた制御信号に
応じた入力側からの信号を信号送出回路３８に出力す
る。信号送出回路３８は、０系処理ブロック５および１
系処理ブロック７に接続され、これら処理ブロックにセ
レクタＳＥＬｂ３６より入力した信号を送る。
【００１８】０系処理ブロック５および１系処理ブロッ
ク７は、入力した主信号に所定の処理を行う、内部構成
が全く同一の一対の処理ブロックであり、一方が現用系
処理ブロックとして、他方が予備系処理ブロックとして
運用される。これら処理ブロック５、７は受信側ブロッ
ク９に接続され、処理した主信号をこのブロック９に送
る。なお、これら処理ブロック５、７はその内部に主信
号を記憶する記憶部（図示せず）、すなわちバッファを
備えている。このため、同一内容の主信号系列が同時に
入力されても、必ずしも同一の主信号系列が同時に受信
側ブロック９の入力側に到達する保証はない。
ク７は、入力した主信号に所定の処理を行う、内部構成
が全く同一の一対の処理ブロックであり、一方が現用系
処理ブロックとして、他方が予備系処理ブロックとして
運用される。これら処理ブロック５、７は受信側ブロッ
ク９に接続され、処理した主信号をこのブロック９に送
る。なお、これら処理ブロック５、７はその内部に主信
号を記憶する記憶部（図示せず）、すなわちバッファを
備えている。このため、同一内容の主信号系列が同時に
入力されても、必ずしも同一の主信号系列が同時に受信
側ブロック９の入力側に到達する保証はない。
【００１９】受信側ブロック９はセレクタＳＥＬｃ９０
を備え、これにより処理ブロック５、７より入力した主
信号を選択出力する。セレクタＳＥＬｃ９０も選択出力
の切替制御は切替制御回路１により行われる。
を備え、これにより処理ブロック５、７より入力した主
信号を選択出力する。セレクタＳＥＬｃ９０も選択出力
の切替制御は切替制御回路１により行われる。
【００２０】図２は図１に示した第１の実施例の切替制
御フローを示したものであり、同図および図１を用いて
第１の実施例の動作を説明する。
御フローを示したものであり、同図および図１を用いて
第１の実施例の動作を説明する。
【００２１】通常状態では、セレクタＳＥＬａ３０の出
力はセレクタＳＥＬｂ３６を選択し、セレクタＳＥＬｂ
３６の入力はセレクタＳＥＬａ３０を選択している。こ
のため、送信側ブロック３へ入力された信号はスルーで
信号送信回路３８へ入力される。また、受信側ブロック
９ではセレクタＳＥＬｃ９０は処理ブロックの現用系
（０系または１系であるが、ここでは最初０系が現用系
であるとする）を選択している（Ｓ２００）。
力はセレクタＳＥＬｂ３６を選択し、セレクタＳＥＬｂ
３６の入力はセレクタＳＥＬａ３０を選択している。こ
のため、送信側ブロック３へ入力された信号はスルーで
信号送信回路３８へ入力される。また、受信側ブロック
９ではセレクタＳＥＬｃ９０は処理ブロックの現用系
（０系または１系であるが、ここでは最初０系が現用系
であるとする）を選択している（Ｓ２００）。
【００２２】切替制御回路１より切替要求の制御信号が
発生すると（Ｓ２０２）、処理ブロック５，７の内部に
存在するバッファに最大蓄積され得るセル数分の空セル
を送信側ブロック３から両系の処理ブロック５，７へ送
出する。このため、セレクタＳＥＬａ３０の出力は信号
メモリＦＩＦＯ３２を選択し、セレクタＳＥＬｂ３６の
入力は空セル発生回路３４を選択する。なお、図２では
最大蓄積され得るセル数をＥmax 、切替要求発生後送信
側から送出した空セル数をＥins と表記している。ま
た、このとき信号メモリＦＩＦＯの出力側は読出しを停
止し、セレクタＳＥＬｃ９０は０系を選択し続ける（Ｓ
２０４〜Ｓ２０８）。
発生すると（Ｓ２０２）、処理ブロック５，７の内部に
存在するバッファに最大蓄積され得るセル数分の空セル
を送信側ブロック３から両系の処理ブロック５，７へ送
出する。このため、セレクタＳＥＬａ３０の出力は信号
メモリＦＩＦＯ３２を選択し、セレクタＳＥＬｂ３６の
入力は空セル発生回路３４を選択する。なお、図２では
最大蓄積され得るセル数をＥmax 、切替要求発生後送信
側から送出した空セル数をＥins と表記している。ま
た、このとき信号メモリＦＩＦＯの出力側は読出しを停
止し、セレクタＳＥＬｃ９０は０系を選択し続ける（Ｓ
２０４〜Ｓ２０８）。
【００２３】Ｅmax 分の空セルの送信が完了すると（Ｓ
２１０）、セレクタＳＥＬａ３０の出力は信号メモリＦ
ＩＦＯ３２を選択したままであるが、信号メモリＦＩＦ
Ｏ３２の読出しを開始する。これとともに、セレクタＳ
ＥＬｂ３６の入力は信号メモリＦＩＦＯ３２を選択する
ことにより、信号メモリＦＩＦＯ３２に蓄積されていた
セルが順次信号送出回路３８を経由して両系の処理ブロ
ック５，７に入力され始める（Ｓ２１２）。
２１０）、セレクタＳＥＬａ３０の出力は信号メモリＦ
ＩＦＯ３２を選択したままであるが、信号メモリＦＩＦ
Ｏ３２の読出しを開始する。これとともに、セレクタＳ
ＥＬｂ３６の入力は信号メモリＦＩＦＯ３２を選択する
ことにより、信号メモリＦＩＦＯ３２に蓄積されていた
セルが順次信号送出回路３８を経由して両系の処理ブロ
ック５，７に入力され始める（Ｓ２１２）。
【００２４】Ｅmax 分の空セルの送信が完了した時点
で、すでに送出したＥmax 分の空セルにより０系、１系
の処理ブロックともその内部のバッファはすべて空（有
効セルが存在しない状態）となっている。このため、信
号メモリＦＩＦＯ３２に蓄積されていた有効セルが処理
ブロック５および７の両系へ入力されてからも出力信号
の内容、順番、タイミングとも０系処理ブロック５、１
系処理ブロック７で同一となる。したがって、セレクタ
ＳＥＬｃ９０により系切替を実行しても（１系を選択）
セルの重複、欠落は発生せず、無瞬断での系切替が可能
となる。
で、すでに送出したＥmax 分の空セルにより０系、１系
の処理ブロックともその内部のバッファはすべて空（有
効セルが存在しない状態）となっている。このため、信
号メモリＦＩＦＯ３２に蓄積されていた有効セルが処理
ブロック５および７の両系へ入力されてからも出力信号
の内容、順番、タイミングとも０系処理ブロック５、１
系処理ブロック７で同一となる。したがって、セレクタ
ＳＥＬｃ９０により系切替を実行しても（１系を選択）
セルの重複、欠落は発生せず、無瞬断での系切替が可能
となる。
【００２５】また、切替制御回路１は信号メモリＦＩＦ
Ｏ３２が空（有効セルが存在しない状態）になった時点
で、制御信号によりセレクタＳＥＬａ３０の出力をセレ
クタＳＥＬｂ３６に選択させる。また、セレクタＳＥＬ
ｂ３６の入力をセレクタＳＥＬａ３０の選択に切り替え
ることにより（Ｓ２１６）、送信側ブロック３は最初の
通常状態に復帰し、系切替が完了する（Ｓ２１８）。
Ｏ３２が空（有効セルが存在しない状態）になった時点
で、制御信号によりセレクタＳＥＬａ３０の出力をセレ
クタＳＥＬｂ３６に選択させる。また、セレクタＳＥＬ
ｂ３６の入力をセレクタＳＥＬａ３０の選択に切り替え
ることにより（Ｓ２１６）、送信側ブロック３は最初の
通常状態に復帰し、系切替が完了する（Ｓ２１８）。
【００２６】以上詳細に説明したように、第１の実施例
によれば、送信側ブロック３にセレクタ２個、信号メモ
リＦＩＦＯ３２および空セル発生回路３４を配し、また
受信側にセレクタ１個という簡易かつ小規模な構成によ
り、無瞬断での系切替が可能となる。また本方式におい
ては切替トリガセルを使用しておらず高い信頼性も同時
に実現可能である。
によれば、送信側ブロック３にセレクタ２個、信号メモ
リＦＩＦＯ３２および空セル発生回路３４を配し、また
受信側にセレクタ１個という簡易かつ小規模な構成によ
り、無瞬断での系切替が可能となる。また本方式におい
ては切替トリガセルを使用しておらず高い信頼性も同時
に実現可能である。
【００２７】図３は本発明の第２の実施例を示すブロッ
ク図であるが、切替制御回路２と０系処理ブロック４お
よび１系の処理ブロック６が制御線により接続され、空
セルの送出数をそのときの状態に応じて制御すること以
外は図１に示した第１の実施例と同様である。すなわ
ち、第２の実施例では、０系処理ブロック４および１系
処理ブロック６は系の切替要求発生時に内部の記憶部に
蓄積されているセルの数を制御線を介して切替制御回路
２に送り、切替制御回路２は受信したセルの蓄積数のう
ち多いほうのセル数だけの無効情報を送信側ブロック３
が現用系処理ブロックと予備系処理ブロックとに送るよ
うに制御する。
ク図であるが、切替制御回路２と０系処理ブロック４お
よび１系の処理ブロック６が制御線により接続され、空
セルの送出数をそのときの状態に応じて制御すること以
外は図１に示した第１の実施例と同様である。すなわ
ち、第２の実施例では、０系処理ブロック４および１系
処理ブロック６は系の切替要求発生時に内部の記憶部に
蓄積されているセルの数を制御線を介して切替制御回路
２に送り、切替制御回路２は受信したセルの蓄積数のう
ち多いほうのセル数だけの無効情報を送信側ブロック３
が現用系処理ブロックと予備系処理ブロックとに送るよ
うに制御する。
【００２８】図４は図３に示した第２の実施例の切替制
御フローを示したものである。基本的な動作は図２に示
した第１の実施例と同様である。異なる点は、第１の実
施例では送信側から処理ブロックの内部に存在するバッ
ファに最大蓄積され得るセル数分の空セルが送出される
ように制御していたが、第２の実施例では切替要求発生
時に０系処理ブロックと１系処理ブロック内部のバッフ
ァに実際に蓄積されている有効セル数のうち、どちらか
多い方のセル数分（図４ではこれをＥＩと表記する）の
空セルが送出されるように制御する。
御フローを示したものである。基本的な動作は図２に示
した第１の実施例と同様である。異なる点は、第１の実
施例では送信側から処理ブロックの内部に存在するバッ
ファに最大蓄積され得るセル数分の空セルが送出される
ように制御していたが、第２の実施例では切替要求発生
時に０系処理ブロックと１系処理ブロック内部のバッフ
ァに実際に蓄積されている有効セル数のうち、どちらか
多い方のセル数分（図４ではこれをＥＩと表記する）の
空セルが送出されるように制御する。
【００２９】具体的にはセル数ＥＩが“０”でない場合
には（Ｓ４０４）、図２で行った処理２１０におけるＥ
max をＥＩに置き替える（Ｓ４１０）。また、セル数Ｅ
Ｉが“０”の場合には図２で行った処理Ｓ２０４〜Ｓ２
１４は不要となるため、ステップＳ２１６を実行する。
なお、図４において図２と同様の処理は同じ参照符号を
記し、重複する説明はここでは省略する。
には（Ｓ４０４）、図２で行った処理２１０におけるＥ
max をＥＩに置き替える（Ｓ４１０）。また、セル数Ｅ
Ｉが“０”の場合には図２で行った処理Ｓ２０４〜Ｓ２
１４は不要となるため、ステップＳ２１６を実行する。
なお、図４において図２と同様の処理は同じ参照符号を
記し、重複する説明はここでは省略する。
【００３０】このように、第２の実施例によれば、第１
の実施例と同様な効果が得られると同時に、図２のＥma
x がＥＩとなるため、必要最低限の空セルにより０系お
よび１系の処理ブロックの内部のバッファを空にするこ
とが可能である。したがって、切替時間が短縮されると
ともに、空セル挿入によるセルの揺らぎが小さくなる効
果がある。
の実施例と同様な効果が得られると同時に、図２のＥma
x がＥＩとなるため、必要最低限の空セルにより０系お
よび１系の処理ブロックの内部のバッファを空にするこ
とが可能である。したがって、切替時間が短縮されると
ともに、空セル挿入によるセルの揺らぎが小さくなる効
果がある。
【００３１】なお、本実施例では本発明がＡＴＭ通信装
置に適用される場合を説明したが、本発明が適用される
装置はとくにＡＴＭ通信装置に限定されるものではな
く、無瞬断で系の切り替えを行う他の通信機器およびコ
ンピュータなどの電子機器にも同様に適用可能である。
また、本実施例では冗長構成が二重化構成の場合を説明
したが、三重化構成以上の冗長構成の装置にも適用可能
である。
置に適用される場合を説明したが、本発明が適用される
装置はとくにＡＴＭ通信装置に限定されるものではな
く、無瞬断で系の切り替えを行う他の通信機器およびコ
ンピュータなどの電子機器にも同様に適用可能である。
また、本実施例では冗長構成が二重化構成の場合を説明
したが、三重化構成以上の冗長構成の装置にも適用可能
である。
【００３２】
【発明の効果】このように本発明の無瞬断系切替方式に
よれば、主信号の重複または欠落の発生すること無く無
瞬断で系の切り替えを簡易かつ小規模な構成により実現
できる。また、切替トリガセルなどを必要としないた
め、このトリガセルの廃棄などの運用上の問題を考慮す
る必要がなくなり、信頼性の高い無瞬断の系切替を実現
可能となる。したがって、本発明が適用された装置全体
の信頼性の向上を図ることができる。
よれば、主信号の重複または欠落の発生すること無く無
瞬断で系の切り替えを簡易かつ小規模な構成により実現
できる。また、切替トリガセルなどを必要としないた
め、このトリガセルの廃棄などの運用上の問題を考慮す
る必要がなくなり、信頼性の高い無瞬断の系切替を実現
可能となる。したがって、本発明が適用された装置全体
の信頼性の向上を図ることができる。
【図１】本発明による無瞬断系切替方式の第１の実施例
を示すブロック図である。
を示すブロック図である。
【図２】図１に示した第１の実施例の切替制御フローを
示したフロー図である。
示したフロー図である。
【図３】本発明による無瞬断系切替方式の第２の実施例
を示すブロック図である。
を示すブロック図である。
【図４】図３に示した第２の実施例の切替制御フローを
示したフロー図である。
示したフロー図である。
【符号の説明】 １、２ 切替制御回路 ３ 送信側ブロック ４、５ ０系処理ブロック ６、７ １系処理ブロック ９ 受信側ブロック ３０ セレクタＳＥＬａ ３２ 信号メモリＦＩＦＯ ３４ 空セル発生回路 ３６ セレクタＳＥＬｂ ３８ 信号送信回路 ９０ セレクタＳＥＬｃ
Claims (5)
- 【請求項１】 送信側ブロックより送られてきた情報を
記憶する記憶手段を備え、この記憶した情報を処理して
受信側ブロックに送る処理ブロックが、少なくとも現用
系処理ブロックと予備系処理ブロックに２重化されてい
る無瞬断系切替方式において、 前記送信側ブロックが切替制御信号を入力すると、この
送信側ブロックは入力した有効情報を先入れ先出し記憶
部に格納するとともに、無効情報を前記現用系処理ブロ
ックと予備系処理ブロックに送り、 前記現用系処理処理ブロックおよび予備系処理ブロック
の記憶手段に前記無効情報が記憶されて有効情報が前記
記憶手段から無くなると、前記現用系処理ブロックから
予備系処理ブロックへの切替処理を行い、 前記送信側ブロックは、前記切替処理後、前記先入れ先
出し記憶部に格納した情報を現用系処理ブロックおよび
予備系処理ブロックに送り、前記先入れ先出し記憶部に
格納した有効情報が無くなると、入力した有効情報を直
接前記切替処理後の現用系処理ブロックおよび予備系処
理ブロックに送ることを特徴とする無瞬断系切替方式。 - 【請求項２】 請求項１に記載の系切替方式において、
前記送信側ブロックは、前記現用系処理ブロックおよび
予備系処理ブロックの記憶手段に最大蓄積され得る有効
情報数分の前記無効情報を、これら処理ブロックに送る
ことを特徴とする無瞬断系切替方式。 - 【請求項３】 請求項１に記載の系切替方式において、
前記送信側ブロックは、切替要求発生時に前記現用系処
理ブロックと前記予備系処理ブロックの前記記憶手段に
記憶されている有効情報のうちいずれか多い方の数の無
効情報をこれら処理ブロックに送ることを特徴とする無
瞬断系切替方式。 - 【請求項４】 現用系処理ブロックと予備系処理ブロッ
クとを備え、前記現用系処理ブロックから予備系処理ブ
ロックへの系の切り替えが可能な冗長構成を備えた装置
において、 入力した有効情報を前記現用系処理ブロックおよび予備
系処理ブロックに送る送信側ブロックと、 前記現用系処理ブロックおよび予備系処理ブロックより
送られてきた情報を選択出力する切替回路を備えた受信
側ブロックと、 前記送信側ブロックおよび受信側ブロックに系の切替制
御信号を出力する切替制御回路とを有し、 前記現用系処理ブロックおよび予備系処理ブロックは前
記送信側ブロックより送られたきた情報を記憶する記憶
手段を含み、 前記送信側ブロックは、 入力した前記有効情報を選択出力する第１の切替回路
と、 前記第１の切替回路より選択出力された前記有効情報を
記憶する先入れ先出し記憶部と、 系の切り替えの際に無効情報を出力する無効情報発生回
路と、 前記第１の切替回路、先入れ先出し記憶部および無効情
報発生回路から入力した情報を選択し、前記現用系処理
ブロックおよび予備系処理ブロックに出力する第２の切
替回路とを備え、 前記切替制御回路は、 前記現用系処理ブロックから予備系処理ブロックへ切替
処理を行う際、前記第１の切替回路の選択出力先を前記
第２の切替回路から前記先入れ先出し記憶部に変更する
とともに、前記第２の切替回路の入力側の選択を前記第
１の切替回路から前記無効情報発生回路に変更し、 前記現用系処理ブロックおよび予備系処理ブロックに最
大蓄積され得る情報数の無効情報が前記送信側ブロック
から送られることによりこれらブロックの前記記憶手段
に蓄積されていた前記有効情報が無くなると、前記第２
の切替回路の選択出力を前記無効情報発生回路から前記
先入れ先出し記憶部に変更するとともに、前記受信側ブ
ロックの切替回路を現用系ブロックから予備系ブロック
側に切り替え、 前記先入れ先出し記憶部に蓄積されたすべての有効情報
が前記第２の切替回路に送出されると、前記第１の切替
回路の選択出力先を前記第２の切替回路に変更し、前記
第２の選択回路を前記先入れ先出し記憶部から前記第１
の切替回路に切り替えることを特徴とする冗長構成を備
えた装置。 - 【請求項５】 現用系処理ブロックと予備系処理ブロッ
クとを備え、前記現用系処理ブロックから予備系処理ブ
ロックへの系の切り替えが可能な冗長構成を備えた装置
において、 入力した有効情報を前記現用系処理ブロックおよび予備
系処理ブロックに送る送信側ブロックと、 前記現用系処理ブロックおよび予備系処理ブロックより
送られてきた情報を選択出力する切替回路を備えた受信
側ブロックと、 前記送信側ブロックおよび受信側ブロックに系の切替制
御信号を出力する切替制御回路とを有し、 前記現用系処理ブロックおよび予備系処理ブロックは前
記送信側ブロックより送られたきた情報を記憶する記憶
手段を含み、 前記送信側ブロックは、 入力した前記有効情報を選択出力する第１の切替回路
と、 前記第１の切替回路より選択出力された前記有効情報を
記憶する先入れ先出し記憶部と、 系の切り替えの際に無効情報を出力する無効情報発生回
路と、 前記第１の切替回路、先入れ先出し記憶部および無効情
報発生回路から入力した情報を選択し、前記現用系処理
ブロックおよび予備系処理ブロックに出力する第２の切
替回路とを備え、 前記切替制御回路は、 切替要求発生時に前記現用系処理ブロックおよび予備系
ブロックの記憶手段に蓄積されている有効情報数を入力
し、前記現用系処理ブロックから予備系処理ブロックへ
切替処理を行う際、前記第１の切替回路の選択出力先を
前記第２の切替回路から前記先入れ先出し記憶部に変更
するとともに、前記第２の切替回路の入力側の選択を前
記第１の切替回路から前記無効情報発生回路に変更し、 前記入力した有効情報数と同数の無効情報が前記送信側
ブロックから送られることによりこれらブロックの前記
記憶手段に蓄積されていた前記有効情報が無くなると、
前記第２の切替回路の選択出力を前記無効情報発生回路
から前記先入れ先出し記憶部に変更するとともに、前記
受信側ブロックの切替回路を現用系ブロックから予備系
ブロック側に切り替え、 前記先入れ先出し記憶部に蓄積されたすべての有効情報
が前記第２の切替回路に送出されると、前記第１の切替
回路の選択出力先を前記第２の切替回路に変更し、前記
第２の選択回路を前記先入れ先出し記憶部から前記第１
の切替回路に切り替えることを特徴とする冗長構成を備
えた装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6274849A JPH08139732A (ja) | 1994-11-09 | 1994-11-09 | 無瞬断系切替方式およびこの方式による冗長構成を備えた装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6274849A JPH08139732A (ja) | 1994-11-09 | 1994-11-09 | 無瞬断系切替方式およびこの方式による冗長構成を備えた装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139732A true JPH08139732A (ja) | 1996-05-31 |
Family
ID=17547441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6274849A Pending JPH08139732A (ja) | 1994-11-09 | 1994-11-09 | 無瞬断系切替方式およびこの方式による冗長構成を備えた装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139732A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452934B1 (en) | 1998-09-14 | 2002-09-17 | Hitachi, Ltd. | Packet forwarding apparatus |
| KR100362572B1 (ko) * | 1999-12-29 | 2002-11-27 | 삼성전자 주식회사 | 통신장치의 이중화 방법 및 이중화된 프로세서 장치 |
-
1994
- 1994-11-09 JP JP6274849A patent/JPH08139732A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452934B1 (en) | 1998-09-14 | 2002-09-17 | Hitachi, Ltd. | Packet forwarding apparatus |
| KR100362572B1 (ko) * | 1999-12-29 | 2002-11-27 | 삼성전자 주식회사 | 통신장치의 이중화 방법 및 이중화된 프로세서 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5072440A (en) | Self-routing switching system having dual self-routing switch module network structure | |
| US5315581A (en) | Hit-less protection switching method and apparatus for ATM transmission lines | |
| CA2045460A1 (en) | Switching system for atm switch duplexed system | |
| JPH0498941A (ja) | 無瞬断系切替方法 | |
| JP2836606B2 (ja) | Ａｔｍセル転送装置 | |
| JPH08139732A (ja) | 無瞬断系切替方式およびこの方式による冗長構成を備えた装置 | |
| EP0601853B1 (en) | line accommodation circuit and method for switch changeover when a fault is detected | |
| JPH02246646A (ja) | 自己ルーチング交換システム | |
| US7751312B2 (en) | System and method for packet switch cards re-synchronization | |
| JPH0486043A (ja) | Ａｔｍスイッチの冗長切替方式 | |
| US20010055273A1 (en) | Switchboard having a dual switching system | |
| JP2790112B2 (ja) | 遅延優先制御バッファの無瞬断切替装置及び切替方法 | |
| JPH04337935A (ja) | データ切替方式 | |
| JP3372075B2 (ja) | 同期制御方式 | |
| KR20010049071A (ko) | 에이티엠 교환 시스템에서의 모듈간 이중화 제어장치 및제어방법 | |
| JP2004186802A (ja) | 無瞬断二重化切り替え装置及び方法 | |
| JPH06284453A (ja) | Ａｔｍセルスイッチ | |
| JPH057213A (ja) | Ａｔｍセルスイツチ系切替方式 | |
| JPH09135244A (ja) | セルスイッチの系切替方式 | |
| US6023469A (en) | Idle address controller for shared buffer type ATM switch | |
| JP2647003B2 (ja) | Ａｔｍスイッチの系切り替え制御方式 | |
| JPH0795213A (ja) | ディジタル交換スイッチの系切替装置 | |
| JP2806766B2 (ja) | セル入出力回線収容装置および系切替制御方法 | |
| KR0175571B1 (ko) | 순방향 성능감시 운용 및 유지보수 셀 생성방법 | |
| JP3024630B2 (ja) | 通話路系切換装置 |