JPH0812925B2 - 非晶質シリコン薄膜電界効果トランジスタ - Google Patents
非晶質シリコン薄膜電界効果トランジスタInfo
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- JPH0812925B2 JPH0812925B2 JP61180275A JP18027586A JPH0812925B2 JP H0812925 B2 JPH0812925 B2 JP H0812925B2 JP 61180275 A JP61180275 A JP 61180275A JP 18027586 A JP18027586 A JP 18027586A JP H0812925 B2 JPH0812925 B2 JP H0812925B2
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- 229910021417 amorphous silicon Inorganic materials 0.000 title claims description 51
- 239000010409 thin film Substances 0.000 title claims description 21
- 230000005669 field effect Effects 0.000 title claims description 15
- 239000004973 liquid crystal related substance Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 9
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 52
- 229910052710 silicon Inorganic materials 0.000 description 50
- 239000010703 silicon Substances 0.000 description 50
- 230000000694 effects Effects 0.000 description 16
- 230000003071 parasitic effect Effects 0.000 description 15
- 239000000463 material Substances 0.000 description 13
- 238000003949 trap density measurement Methods 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012821 model calculation Methods 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000803 paradoxical effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000012887 quadratic function Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000004756 silanes Chemical class 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000001894 space-charge-limited current method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
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Description
【発明の詳細な説明】 発明の背景 この発明は全般的に非晶質シリコン電界効果トランジ
スタ（FET）におけるドープされた接点（コンタクト）
構造に関する。更に具体的に云えば、この発明はソース
及びゲートの真性静電容量を減少し、且つソース又はゲ
ート接点に電圧降下を導入することによって装置の性能
を低下させない様な、ｎ形ドープの非晶質シリコン層を
持つFET装置に関する。この結果得られるFET装置は、マ
トリックス・アドレス形液晶表示装置（LCD）に特に有
用である。
スタ（FET）におけるドープされた接点（コンタクト）
構造に関する。更に具体的に云えば、この発明はソース
及びゲートの真性静電容量を減少し、且つソース又はゲ
ート接点に電圧降下を導入することによって装置の性能
を低下させない様な、ｎ形ドープの非晶質シリコン層を
持つFET装置に関する。この結果得られるFET装置は、マ
トリックス・アドレス形液晶表示装置（LCD）に特に有
用である。
非晶質シリコンFETは、コントラストの高い、平坦パ
ネル形のテレビジョン表示装置にとって有力な方式であ
る。こういう表示装置は、典型的には、水平及び垂直の
配列内に配置された導電電極の間に液相材料を配置して
おり、こうして多数の画素を作る。電極に電圧を印加す
ると、液晶材料の配向が変り、この材料を通る光の透過
率に影響がある。少なくとも１組の電極（並びにそれに
対応する基板）が透明であるから、これによって可視像
が表示される。この方法では、夫々１つの画素が電気の
キャパシタと極く似た形で作用する。実際、各々の画素
には実効的な液晶静電容量CLCが関係している。理想的
には、FETアドレス形液晶表示装置（LCD）では、FETが
ターンオンした時、液晶の画素のキャパシタCLCがデー
タ線又はドレイン線の電圧まで充電されるのが理想的で
ある。FETをターンオフした時、データ電圧がCLCに記憶
される。然し、表示構造の中には、CLCと比較した時に
無視することの出来ない多数の寄生静電容量がある。重
要な２つの寄生静電容量は、ソース・ドレイン間静電容
量CSDとソース・ゲート間静電容量CSGである。特に、ソ
ース・ゲート間静電容量がこゝで特に問題とするもので
ある。
ネル形のテレビジョン表示装置にとって有力な方式であ
る。こういう表示装置は、典型的には、水平及び垂直の
配列内に配置された導電電極の間に液相材料を配置して
おり、こうして多数の画素を作る。電極に電圧を印加す
ると、液晶材料の配向が変り、この材料を通る光の透過
率に影響がある。少なくとも１組の電極（並びにそれに
対応する基板）が透明であるから、これによって可視像
が表示される。この方法では、夫々１つの画素が電気の
キャパシタと極く似た形で作用する。実際、各々の画素
には実効的な液晶静電容量CLCが関係している。理想的
には、FETアドレス形液晶表示装置（LCD）では、FETが
ターンオンした時、液晶の画素のキャパシタCLCがデー
タ線又はドレイン線の電圧まで充電されるのが理想的で
ある。FETをターンオフした時、データ電圧がCLCに記憶
される。然し、表示構造の中には、CLCと比較した時に
無視することの出来ない多数の寄生静電容量がある。重
要な２つの寄生静電容量は、ソース・ドレイン間静電容
量CSDとソース・ゲート間静電容量CSGである。特に、ソ
ース・ゲート間静電容量がこゝで特に問題とするもので
ある。
ソース・ドレイン間静電容量CSDの影響を考える。最
悪の状態は、表示装置の１列内にある１つの素子がター
ンオフになり、その列の他の全ての素子がターンオンに
なった時である。この場合、この画素のキャパシタの両
端の所望の電圧VLCはゼロであるべきであり、その列の
他の全ての画素の電圧VLCはV0であるべきである。この
時、データ線のrms電圧は大体V0であり、「オフ」の画
素に誘起される電圧はδVLC＝V0CSD/CLCである。オフの
画素がオフにとゞまる為には、この静電容量並びに他の
全ての寄生静電容量によって誘起される電圧の和が液晶
材料の閾値電圧、即ちVthより小さくなければならな
い。グレースケールの表示装置に対するCSDの影響はず
っと重大である。VLCが１つの画素で中間レベルに設定
されている場合（Vth＜VLC＜Vmax）、VLCの値は、その
列の他の素子の状態に応じて、δVLCだけ変わり得る。
悪の状態は、表示装置の１列内にある１つの素子がター
ンオフになり、その列の他の全ての素子がターンオンに
なった時である。この場合、この画素のキャパシタの両
端の所望の電圧VLCはゼロであるべきであり、その列の
他の全ての画素の電圧VLCはV0であるべきである。この
時、データ線のrms電圧は大体V0であり、「オフ」の画
素に誘起される電圧はδVLC＝V0CSD/CLCである。オフの
画素がオフにとゞまる為には、この静電容量並びに他の
全ての寄生静電容量によって誘起される電圧の和が液晶
材料の閾値電圧、即ちVthより小さくなければならな
い。グレースケールの表示装置に対するCSDの影響はず
っと重大である。VLCが１つの画素で中間レベルに設定
されている場合（Vth＜VLC＜Vmax）、VLCの値は、その
列の他の素子の状態に応じて、δVLCだけ変わり得る。
ゲート・ソース間静電容量CGSの影響も同様である
が、ゲート線の電圧波形がCGSを介して結合されて、画
素電極に別の望ましくない電圧を発生する。閾値電圧よ
り高いと、FETは十分に導電して、画素電極をデータ線
の電圧に保つから、ゲート線波形の内、ゲート電圧が閾
値電圧より低い部分だけが結合される。
が、ゲート線の電圧波形がCGSを介して結合されて、画
素電極に別の望ましくない電圧を発生する。閾値電圧よ
り高いと、FETは十分に導電して、画素電極をデータ線
の電圧に保つから、ゲート線波形の内、ゲート電圧が閾
値電圧より低い部分だけが結合される。
LCD表示装置の寄生静電容量は２つのグループに分け
ることが出来る。即ち、FET構造に関係するものと、全
体的なマトリクス構造に関係するものとである。FET構
造に関係する寄生静電容量としては、ソース・ドレイン
間静電容量とソース・ゲート間静電容量がある。マトリ
クス構造に関係する寄生静電容量は、画素電極とゲート
及びデータ線の間の静電容量がある。後で述べた静電容
量は、適当なアドレス線の幅、画素の間の間隔、セルの
厚さ及び液晶材料を用いた構造を選択することにより、
最小限に抑えられる。こゝで主に問題とするFETの静電
容量は、ゲート、ソース及びドレイン電極の面積を出来
るだけ小さくすることにより、最小限に抑えられる。こ
うすると、ゲートと酸化インジウム錫（ITO）の画素に
接触する電極との間の重なりの面積が小さいFETの設計
になる。
ることが出来る。即ち、FET構造に関係するものと、全
体的なマトリクス構造に関係するものとである。FET構
造に関係する寄生静電容量としては、ソース・ドレイン
間静電容量とソース・ゲート間静電容量がある。マトリ
クス構造に関係する寄生静電容量は、画素電極とゲート
及びデータ線の間の静電容量がある。後で述べた静電容
量は、適当なアドレス線の幅、画素の間の間隔、セルの
厚さ及び液晶材料を用いた構造を選択することにより、
最小限に抑えられる。こゝで主に問題とするFETの静電
容量は、ゲート、ソース及びドレイン電極の面積を出来
るだけ小さくすることにより、最小限に抑えられる。こ
うすると、ゲートと酸化インジウム錫（ITO）の画素に
接触する電極との間の重なりの面積が小さいFETの設計
になる。
シリコンの、誘起される電子チャンネルとは反対側に
接点を持つ普通の薄膜FET構造は、処理上の多くの利点
がある。LCD装置では、余分の処理をせずに、データ線
と走査線の交差部の絶縁が得られると云う別の利点があ
る。然し、この構造はドレイン電流を減少し、接点電圧
降下を生ずることがあり、これによってグレースケール
の表示装置に用いるのが複雑になる。この接点構造の性
格により、一層大きな接点の面積が必要になるが、これ
はこの様なFET装置に関連する寄生静電容量を増加する
ので望ましくない。
接点を持つ普通の薄膜FET構造は、処理上の多くの利点
がある。LCD装置では、余分の処理をせずに、データ線
と走査線の交差部の絶縁が得られると云う別の利点があ
る。然し、この構造はドレイン電流を減少し、接点電圧
降下を生ずることがあり、これによってグレースケール
の表示装置に用いるのが複雑になる。この接点構造の性
格により、一層大きな接点の面積が必要になるが、これ
はこの様なFET装置に関連する寄生静電容量を増加する
ので望ましくない。
一般的に、普通のFET装置のドレイン電流とドレイン
電圧のグラフは、ドレイン電圧が低い時は理想的でない
特性である。こういう電圧では、その関係は放物線に近
く、この結果、LCD画素キャパシタの充電特性は指数関
数形でなくなる。理想的な装置は、ドレイン電圧が低い
時のドレイン電圧対ソース電圧特性が全般的に直線的で
ある。理想的でない挙動により、接点電圧降下Vcが入り
込む。この電圧降下は望ましくない。然し、接点電圧降
下がFETのドレイン電流を減少することに関して及ぼす
影響は、それ程明白ではない。ドレイン電流が更に大き
い時の接点電圧降下は、一般的にVcより大きい。この接
点電圧降下によって装置の内部構造に印加される実際の
ゲート及びドレイン電圧が低下し、従って、電圧降下の
ない場合に得られる値に比べて、ドレイン電流が減少す
る。
電圧のグラフは、ドレイン電圧が低い時は理想的でない
特性である。こういう電圧では、その関係は放物線に近
く、この結果、LCD画素キャパシタの充電特性は指数関
数形でなくなる。理想的な装置は、ドレイン電圧が低い
時のドレイン電圧対ソース電圧特性が全般的に直線的で
ある。理想的でない挙動により、接点電圧降下Vcが入り
込む。この電圧降下は望ましくない。然し、接点電圧降
下がFETのドレイン電流を減少することに関して及ぼす
影響は、それ程明白ではない。ドレイン電流が更に大き
い時の接点電圧降下は、一般的にVcより大きい。この接
点電圧降下によって装置の内部構造に印加される実際の
ゲート及びドレイン電圧が低下し、従って、電圧降下の
ない場合に得られる値に比べて、ドレイン電流が減少す
る。
ソース・ゲート間静電容量CSGを最小限に抑える為、
一般的にはソース及びゲート電極の間の重なりを最小限
に抑えることが望ましい。然し、この様に小さくする
と、接点電圧降下Vcが増加する。
一般的にはソース及びゲート電極の間の重なりを最小限
に抑えることが望ましい。然し、この様に小さくする
と、接点電圧降下Vcが増加する。
従って、この発明の目的は、寄生静電容量を最小にす
ることと接点電圧降下を最小にすることの間の微妙な釣
合いを狙った非晶質シリコンFETを提供することであ
る。
ることと接点電圧降下を最小にすることの間の微妙な釣
合いを狙った非晶質シリコンFETを提供することであ
る。
この発明の目的は、液晶表示装置、特にグレースケー
ル・レベルの装置に役立つFET構造を提供することであ
る。
ル・レベルの装置に役立つFET構造を提供することであ
る。
この発明の目的は、薄膜FET装置のソース・ゲート間
寄生静電容量を減少することである。
寄生静電容量を減少することである。
この発明の別の目的は、薄膜FET装置の接点電圧降下
を減少することである。
を減少することである。
最後に、これに限らないが、この発明の目的は、ソー
ス及びゲート電極の重なり寸法の制御に関連して、非晶
質シリコン層をドープすることにより、非晶質シリコン
FETの性能を改善することである。
ス及びゲート電極の重なり寸法の制御に関連して、非晶
質シリコン層をドープすることにより、非晶質シリコン
FETの性能を改善することである。
発明の要約 この発明の好ましい実施例では、非晶質シリコン薄膜
FETが、絶縁基板、この基板の上に配置されたゲート電
極、ゲート電極の上に配置された絶縁層、絶縁層の上に
配置されていてある厚さｔを持つ非晶質シリコン層を有
する。FETは、ゲート電極と部分的に重なる様に非晶質
シリコン層の上に配置されたドレイン電極をも持ってい
る。更に、ソース電極が非晶質シリコン層内に長さＬを
持つチャンネル領域を限定する様に、非晶質シリコン層
の上に配置される。ソース及びゲート電極は距離ｄだけ
重なる。この発明では、この重なりの距離はdcc＝ｃμe
/（2Lα）によって近似的に表される。こゝでｃはゲー
トの単位面積当りの静電容量、μｅは非晶質シリコンの
実効的な電子移動度、αは重なり合う領域でゲート電極
からソース電極へ向かう方向の電流密度Ｊとゲート電圧
のｎ乗との比である。こゝでｎ＝２である（後に掲げる
式（16）並びに式（11）より前の説明を参照された
い）。特にこの発明はαを制御しようとする。上に示し
た式で、ｃは絶縁層に関連する誘電率を絶縁層の厚さで
除した値である。重なりｄとαはこの様な関係にある。
実際、それらは微妙な形で関係を持っている。これは、
上に示した値よりもずっと大きな重なりの距離では、接
点の重なりに無関係に飽和状態のチャンネル電流が生
じ、従って、出力電流が急速に減少し始めるからであ
る。
FETが、絶縁基板、この基板の上に配置されたゲート電
極、ゲート電極の上に配置された絶縁層、絶縁層の上に
配置されていてある厚さｔを持つ非晶質シリコン層を有
する。FETは、ゲート電極と部分的に重なる様に非晶質
シリコン層の上に配置されたドレイン電極をも持ってい
る。更に、ソース電極が非晶質シリコン層内に長さＬを
持つチャンネル領域を限定する様に、非晶質シリコン層
の上に配置される。ソース及びゲート電極は距離ｄだけ
重なる。この発明では、この重なりの距離はdcc＝ｃμe
/（2Lα）によって近似的に表される。こゝでｃはゲー
トの単位面積当りの静電容量、μｅは非晶質シリコンの
実効的な電子移動度、αは重なり合う領域でゲート電極
からソース電極へ向かう方向の電流密度Ｊとゲート電圧
のｎ乗との比である。こゝでｎ＝２である（後に掲げる
式（16）並びに式（11）より前の説明を参照された
い）。特にこの発明はαを制御しようとする。上に示し
た式で、ｃは絶縁層に関連する誘電率を絶縁層の厚さで
除した値である。重なりｄとαはこの様な関係にある。
実際、それらは微妙な形で関係を持っている。これは、
上に示した値よりもずっと大きな重なりの距離では、接
点の重なりに無関係に飽和状態のチャンネル電流が生
じ、従って、出力電流が急速に減少し始めるからであ
る。
この発明の要旨は特許請求の範囲に具体的に且つ明確
に記載してあるが、この発明の構成、実施方法並びにそ
の他の目的及び利点は、以下図面について説明する所か
ら最も良く理解されよう。
に記載してあるが、この発明の構成、実施方法並びにそ
の他の目的及び利点は、以下図面について説明する所か
ら最も良く理解されよう。
発明の詳しい説明 この発明の非晶質シリコン薄膜電界効果トランジスタ
は液晶表示装置に特に役立つ。特に、この発明の装置は
静電容量効果並びに接点電圧降下効果が減少し、これ
は、こういう装置で有利である。普通のマトリクス・ア
ドレス形液晶表示装置の回路図が第１図に示されてい
る。具体的に云うと、FET50が（普通は透明な）画素電
極40に接続されることが示されている。各々のFET50は
複数個のゲート線42の内の１つに接続される。同様に、
各々のFETのドレイン電極がデータ線41に接続される。
従って、各々のFETのソース電極が典型的には画素電極
に接続される。普通の構成は、矩形の格子の形に画素を
配置するものであり、その一部分が第１図に示されてい
る。従って、第１図はこの発明を用いる状況を示してい
る。
は液晶表示装置に特に役立つ。特に、この発明の装置は
静電容量効果並びに接点電圧降下効果が減少し、これ
は、こういう装置で有利である。普通のマトリクス・ア
ドレス形液晶表示装置の回路図が第１図に示されてい
る。具体的に云うと、FET50が（普通は透明な）画素電
極40に接続されることが示されている。各々のFET50は
複数個のゲート線42の内の１つに接続される。同様に、
各々のFETのドレイン電極がデータ線41に接続される。
従って、各々のFETのソース電極が典型的には画素電極
に接続される。普通の構成は、矩形の格子の形に画素を
配置するものであり、その一部分が第１図に示されてい
る。従って、第１図はこの発明を用いる状況を示してい
る。
前に述べた様に、FET装置には寄生静電容量の問題が
ある。特に、この発明で取上げる問題は、非晶質シリコ
ン薄膜FETのソース及びゲート電極の間に存在する寄生
静電容量である。第２図には、こういう寄生静電容量
（破線で示す）が存在することを示す回路図が示されて
いる。液晶材料を導電電極の間に配置する結果として存
在する実効的な静電容量CLCの他に、回路には寄生静電
容量CGS及びCSDが存在する。
ある。特に、この発明で取上げる問題は、非晶質シリコ
ン薄膜FETのソース及びゲート電極の間に存在する寄生
静電容量である。第２図には、こういう寄生静電容量
（破線で示す）が存在することを示す回路図が示されて
いる。液晶材料を導電電極の間に配置する結果として存
在する実効的な静電容量CLCの他に、回路には寄生静電
容量CGS及びCSDが存在する。
液晶表示装置に使う非晶質シリコンFETは周知であ
る。然し、この発明は、特定の微妙なすなわち臨界的な
寸法基準を持ち、非晶質シリコンのドーピングを制御し
たFET構造に関する。物理的な寸法が第３図に示されて
いるが、この図は普通の薄膜FETの横断面図である。具
体的に云うと、導電ゲート電極22が典型的には硝子の様
な材料で構成された絶縁基板20の上に沈積される。窒化
シリコンの様な絶縁材料の層24がゲート電極並びにその
下にある基板20の一部分の上に沈積され、ゲート絶縁材
料として作用する。次に、絶縁層24の上に非晶質シリコ
ン層26を沈積する。水素添加シリコン及び窒化シリコン
の被膜が、約50kHz乃至13MHzのプラズマ周波数で、周知
のプラズマ強化化学蒸着法（PECVD）によって沈積され
る。例えば、シリコンの沈積には、90％のアルゴンで希
釈したシラン（SiH4）を使うことが出来、窒化シリコン
層を沈積するには、シラン、アンモニア及びアルゴンの
混合物を使うことが出来る。ヘリウム又はネオンを用い
てもよいし或いは希釈をしなくてもよい。N+形にドープ
された層28を設ける為、約１％のフォスフィン（PH3）
でドープされ且つアルゴンで更に希釈したシランを使う
ことが出来る。N+形シリコン、真性シリコン及び窒化物
の厚さは典型的には夫々50ナノメータ、200ナノメータ
及び150ナノメータである。N+層の導電度は20℃で10-2
モー/cmと云う様に高くすることが出来、活性化エネル
ギは0.21電子ボルト（eV）である。ドレイン電極30及び
ソース電極35の接点金属はスパッタリングによって沈積
したモリブデンで構成することが出来る。８％の酸素と
組合せた４弗化炭素CF4の雰囲気内に於けるバレル・プ
ラズマ・エッチングにより、チャンネル領域からN+層を
取除く。然し、この発明がこういう特定のプロセス、組
成、方法又は範囲に制限されないことに注意されたい。
る。然し、この発明は、特定の微妙なすなわち臨界的な
寸法基準を持ち、非晶質シリコンのドーピングを制御し
たFET構造に関する。物理的な寸法が第３図に示されて
いるが、この図は普通の薄膜FETの横断面図である。具
体的に云うと、導電ゲート電極22が典型的には硝子の様
な材料で構成された絶縁基板20の上に沈積される。窒化
シリコンの様な絶縁材料の層24がゲート電極並びにその
下にある基板20の一部分の上に沈積され、ゲート絶縁材
料として作用する。次に、絶縁層24の上に非晶質シリコ
ン層26を沈積する。水素添加シリコン及び窒化シリコン
の被膜が、約50kHz乃至13MHzのプラズマ周波数で、周知
のプラズマ強化化学蒸着法（PECVD）によって沈積され
る。例えば、シリコンの沈積には、90％のアルゴンで希
釈したシラン（SiH4）を使うことが出来、窒化シリコン
層を沈積するには、シラン、アンモニア及びアルゴンの
混合物を使うことが出来る。ヘリウム又はネオンを用い
てもよいし或いは希釈をしなくてもよい。N+形にドープ
された層28を設ける為、約１％のフォスフィン（PH3）
でドープされ且つアルゴンで更に希釈したシランを使う
ことが出来る。N+形シリコン、真性シリコン及び窒化物
の厚さは典型的には夫々50ナノメータ、200ナノメータ
及び150ナノメータである。N+層の導電度は20℃で10-2
モー/cmと云う様に高くすることが出来、活性化エネル
ギは0.21電子ボルト（eV）である。ドレイン電極30及び
ソース電極35の接点金属はスパッタリングによって沈積
したモリブデンで構成することが出来る。８％の酸素と
組合せた４弗化炭素CF4の雰囲気内に於けるバレル・プ
ラズマ・エッチングにより、チャンネル領域からN+層を
取除く。然し、この発明がこういう特定のプロセス、組
成、方法又は範囲に制限されないことに注意されたい。
然し、この発明を正しく理解するには、第３図に示し
た寸法に関する特定の面を考えることが必要である。具
体的に云うと、ソース電極35及びドレイン電極30の間の
間隔は、長さＬを持つチャンネル領域が得られる様にな
っている。これは、この発明を実施する時の重要な寸法
である。更に、ソース及びゲート電極が図示の距離ｄだ
け互いに重なることが判る。更に、非晶質シリコン層26
が厚さｔを持つことが判る。この厚さは、後で説明する
パラメータα（式（16）参照）と直接的な関係がある。
別の寸法は、絶縁層24の厚さｈである。層24がソース及
びゲート電極の間に配置された誘電体材料を構成すると
云う意味で、これは単位面積当りのある静電容量ｃを持
ち、ｃ＝εS/hである。こゝでεＳは層24の誘電率であ
る。実際、正しい動作の為には、この発明はこれらの寸
法が微妙な関係を持つことを説明する（後掲式（15）参
照）。この発明では、ｃは約４×10-8ファラッド/cm2で
ある。
た寸法に関する特定の面を考えることが必要である。具
体的に云うと、ソース電極35及びドレイン電極30の間の
間隔は、長さＬを持つチャンネル領域が得られる様にな
っている。これは、この発明を実施する時の重要な寸法
である。更に、ソース及びゲート電極が図示の距離ｄだ
け互いに重なることが判る。更に、非晶質シリコン層26
が厚さｔを持つことが判る。この厚さは、後で説明する
パラメータα（式（16）参照）と直接的な関係がある。
別の寸法は、絶縁層24の厚さｈである。層24がソース及
びゲート電極の間に配置された誘電体材料を構成すると
云う意味で、これは単位面積当りのある静電容量ｃを持
ち、ｃ＝εS/hである。こゝでεＳは層24の誘電率であ
る。実際、正しい動作の為には、この発明はこれらの寸
法が微妙な関係を持つことを説明する（後掲式（15）参
照）。この発明では、ｃは約４×10-8ファラッド/cm2で
ある。
前に述べた様に、この発明の幾何学的な形状の中で重
要なパラメータの１つが、ソース及びゲートの間の重な
り距離ｄである。この重なりはドレイン電流に対しては
っきりとした効果がある。このことが第６図に示されて
いる。第６図はゲートとソースとの重なりｄの変化に対
するドレイン電流の変化を表し、下側の曲線は、ゲート
電極の幅Ｗが100ミクロンでチャンネル長さＬが７ミク
ロンであるFETに対し、ソースの重なりの距離ｄの関数
として、VG＝８ボルト及びVD＝10ボルトの時に測定され
たドレイン電流を示す。ドレイン電極は重なりが一層大
きく、これは２ミクロンより大きい。更に第６図には駆
動電圧を逆にした時のドレイン電流が示されており、重
なりが小さい方の装置の側がドレインになる。飽和状態
では、チャンネル電界の崩壊がドレイン電極の近くにあ
るから、ドレイン電流が減少する前に、ドレイン近くの
重なりは実際は負になることがある。第６図に記入した
「・」はソースの重なりに対して得られた実験データを
現し、「×」はドレイの重なりに対して得られたデータ
を表わす。第６図のデータは、第３図に示すのと同様な
装置を用いて得られた。
要なパラメータの１つが、ソース及びゲートの間の重な
り距離ｄである。この重なりはドレイン電流に対しては
っきりとした効果がある。このことが第６図に示されて
いる。第６図はゲートとソースとの重なりｄの変化に対
するドレイン電流の変化を表し、下側の曲線は、ゲート
電極の幅Ｗが100ミクロンでチャンネル長さＬが７ミク
ロンであるFETに対し、ソースの重なりの距離ｄの関数
として、VG＝８ボルト及びVD＝10ボルトの時に測定され
たドレイン電流を示す。ドレイン電極は重なりが一層大
きく、これは２ミクロンより大きい。更に第６図には駆
動電圧を逆にした時のドレイン電流が示されており、重
なりが小さい方の装置の側がドレインになる。飽和状態
では、チャンネル電界の崩壊がドレイン電極の近くにあ
るから、ドレイン電流が減少する前に、ドレイン近くの
重なりは実際は負になることがある。第６図に記入した
「・」はソースの重なりに対して得られた実験データを
現し、「×」はドレイの重なりに対して得られたデータ
を表わす。第６図のデータは、第３図に示すのと同様な
装置を用いて得られた。
第７図は真性シリコン層の厚さを変えた場合のドレイ
ン電圧にの変化に対するドレイン電流の変化を表す。第
７図に示す実線の曲線は後で説明するように特定のモデ
ルを用いて計算により求めたものであり、上から理想的
な接点の場合、非晶質シリコン層の厚さｔが0nm（ナノ
メータ）、200nm、300nm及び400nmの場合をそれぞれ表
わす。また曲線（ａ），（ｂ）及び（ｃ）は実験データ
により作成したものであり、それぞれ順に厚さｔが300n
m、200nm及び0nmの場合を示し、黒丸の点は測定値を表
わす。ここで、第７図のｔ＝0nm（真性シリコン層のな
い場合）の実線の曲線は、理想的な計算上の曲線であ
り、これは、真性シリコン層に生じる、空間電荷によっ
て制限された電流による電圧降下を省略したものに相当
し、金属/N+接触部（接点）の抵抗による電圧降下を省
いていないものである。また曲線（ｃ）は、室温導電度
が２×10−５モー/cmの、燐で軽くドープした厚さ200nm
のシリコン層を持つ装置についての実験データの曲線で
ある。ドレイン電圧が低い時の理想から外れた特性は、
放物線に近いが、これによってLCDの画素キャパシタCLC
に対して指数関数形でない充電特性を生じる。グレース
ケールのマトリクス・アドレス形表示装置では、画素キ
ャパシタの電圧は５ボルト（典型的）の全印加電圧から
十分の数ボルト以内に設定しなければならない。ドレイ
ン特性が理想的でないから、印加電圧の所要の５％又は
それ未満内までの充電時間は、典型的な表示装置に於け
る約10-5秒の許容滞留時間より長くなることがある。完
全に落着かなくても、電圧のオフセットによって補償す
ることが出来るが、表示装置にわたる接点電圧降下の挙
動の変動は依然として問題である。従って、この接点電
圧降下の挙動を理解して最小限に抑えることが望まし
い。重なりの減少に伴なうオン電流の減少とこの接点電
圧降下は明らかに関連した現象である。ソース接点に於
ける電圧降下が、実効的な内部ゲート・ソース間電圧及
び内部ドレイン・ソース間電圧の両方を減少させる。
ン電圧にの変化に対するドレイン電流の変化を表す。第
７図に示す実線の曲線は後で説明するように特定のモデ
ルを用いて計算により求めたものであり、上から理想的
な接点の場合、非晶質シリコン層の厚さｔが0nm（ナノ
メータ）、200nm、300nm及び400nmの場合をそれぞれ表
わす。また曲線（ａ），（ｂ）及び（ｃ）は実験データ
により作成したものであり、それぞれ順に厚さｔが300n
m、200nm及び0nmの場合を示し、黒丸の点は測定値を表
わす。ここで、第７図のｔ＝0nm（真性シリコン層のな
い場合）の実線の曲線は、理想的な計算上の曲線であ
り、これは、真性シリコン層に生じる、空間電荷によっ
て制限された電流による電圧降下を省略したものに相当
し、金属/N+接触部（接点）の抵抗による電圧降下を省
いていないものである。また曲線（ｃ）は、室温導電度
が２×10−５モー/cmの、燐で軽くドープした厚さ200nm
のシリコン層を持つ装置についての実験データの曲線で
ある。ドレイン電圧が低い時の理想から外れた特性は、
放物線に近いが、これによってLCDの画素キャパシタCLC
に対して指数関数形でない充電特性を生じる。グレース
ケールのマトリクス・アドレス形表示装置では、画素キ
ャパシタの電圧は５ボルト（典型的）の全印加電圧から
十分の数ボルト以内に設定しなければならない。ドレイ
ン特性が理想的でないから、印加電圧の所要の５％又は
それ未満内までの充電時間は、典型的な表示装置に於け
る約10-5秒の許容滞留時間より長くなることがある。完
全に落着かなくても、電圧のオフセットによって補償す
ることが出来るが、表示装置にわたる接点電圧降下の挙
動の変動は依然として問題である。従って、この接点電
圧降下の挙動を理解して最小限に抑えることが望まし
い。重なりの減少に伴なうオン電流の減少とこの接点電
圧降下は明らかに関連した現象である。ソース接点に於
ける電圧降下が、実効的な内部ゲート・ソース間電圧及
び内部ドレイン・ソース間電圧の両方を減少させる。
この電圧降下の挙動を理解して最小限に抑えようとし
て、金属N+接点、N+/真性シリコン構造の電流電圧特性
と、電圧降下及びオン電流に対するシリコン層の厚さ及
びドーピングの影響を研究した。この研究に用いた構造
が第４図に示されている。実験用のこの形式では、厚さ
500ナノメータの真性に近いシリコン（ｉ−Si）層の両
側にモリブデン接点を用いた。真性シリコンは、その何
れの側にもモリブデン電極と接触する厚さ50ナノメータ
のN+にドープしたシリコン層をも含んでいる。接点構造
はｎ−ｉ−ｎ構造と云うモデルと見なすことが出来る。
この構造を通る電流は、モリブデン/N+界面に於ける接
触抵抗、又は真性シリコン層を通る、空間電荷によって
制限された電流によって制限される。N+層の導電度は７
×10-3モー/cmであるが、これは高すぎて制限にならな
い。
て、金属N+接点、N+/真性シリコン構造の電流電圧特性
と、電圧降下及びオン電流に対するシリコン層の厚さ及
びドーピングの影響を研究した。この研究に用いた構造
が第４図に示されている。実験用のこの形式では、厚さ
500ナノメータの真性に近いシリコン（ｉ−Si）層の両
側にモリブデン接点を用いた。真性シリコンは、その何
れの側にもモリブデン電極と接触する厚さ50ナノメータ
のN+にドープしたシリコン層をも含んでいる。接点構造
はｎ−ｉ−ｎ構造と云うモデルと見なすことが出来る。
この構造を通る電流は、モリブデン/N+界面に於ける接
触抵抗、又は真性シリコン層を通る、空間電荷によって
制限された電流によって制限される。N+層の導電度は７
×10-3モー/cmであるが、これは高すぎて制限にならな
い。
Mo/N+/Mo構造の電流電圧特性は直線に近く、次の式に
よってよく近似される。JC＝bV。こゝでｂ＝1.9×106A/
V−cm2exp（−0.33eV/kT）。Ｔは温度、ｋはボルツマン
の定数である。この特性は、100倍も高い導電度、即ち
７×10-3モー/cmの導電度及び0.21電子ボルトの一層低
い活性化エネルギを持つN+材料によっては説明すること
が出来ない。この為、これはMo/N+接点の固有の制限で
ある。N+層に対して異なる沈積条件を用いて製造された
Mo/N+/Mo構造は若干異なる特性を示す。こういう異なる
製造条件には無線周波電力又はアルゴンの希釈が含まれ
る。
よってよく近似される。JC＝bV。こゝでｂ＝1.9×106A/
V−cm2exp（−0.33eV/kT）。Ｔは温度、ｋはボルツマン
の定数である。この特性は、100倍も高い導電度、即ち
７×10-3モー/cmの導電度及び0.21電子ボルトの一層低
い活性化エネルギを持つN+材料によっては説明すること
が出来ない。この為、これはMo/N+接点の固有の制限で
ある。N+層に対して異なる沈積条件を用いて製造された
Mo/N+/Mo構造は若干異なる特性を示す。こういう異なる
製造条件には無線周波電力又はアルゴンの希釈が含まれ
る。
第８図は第４図の構造の温度を変えた場合のゲート電
圧の変化に対する電流密度の変化を表し、このデータは
Mo/N+界面における電圧降下を補正してある。図示の×
印の点は実験データを示し、実線はこのデータに当ては
めた曲線である。第８図には一方の極性しか示してない
が、反対の極性の曲線も対称的である。約３ボルトまで
の挙動は、真性層に於ける空間電荷によって制限された
電流の流れとして理解することが出来る。非晶質シリコ
ン（ａ−Si）構造内の空間電荷によって制限された流れ
のモデル並びにその実験データが従来論じられている。
例えば、J.Phys.Paris、第42巻、C4、第451頁（1981
年）所載のW.デン・ボアーの論文、及びフィロソフィカ
ルマガジン、第B46巻、第377頁乃至第389頁（1982年）
所載のK.T.マッケンジー、P.G.ルーコンバー及びW.E.ス
ピアーの論文を参照されたい。電圧が極く低い時、電流
はオーミックであり、大きさと温度の依存性は、σ０＝
308モー/cm及び0.58電子ボルトの活性化エネルギを持つ
真性層のバルク導電度に対応する。これは、真性層が小
さい印加電界では空乏状態になっていないことを示す。
これは一層高い印加電圧に於ける空間電荷によって制限
された電流の大きさから決定された５×1016＃/cm3/eV
のトラップ密度と一致する。このトラップ密度は、スク
リーニングの長さが115nm又は被膜の厚さの25％未満で
あることを意味する。更に高い電圧では、この依存性は
V2に比例するが、これはトラップ密度が一定の時の単純
な空間電荷によって制限された流れに特有であり、更に
高い電圧では、準フェルミ・レベルがトラップ密度が一
様でない領域に入るので、Ｖの更に高いべき数に比例す
る。トラップ密度は、空間電荷によって制限された電流
から決定することが出来る。第８図のデータでは、平衡
フェルミ・レベルの近くで５×1016＃/cm3/eVである。
このデータを多項式にあてはめると、次の式になる。
圧の変化に対する電流密度の変化を表し、このデータは
Mo/N+界面における電圧降下を補正してある。図示の×
印の点は実験データを示し、実線はこのデータに当ては
めた曲線である。第８図には一方の極性しか示してない
が、反対の極性の曲線も対称的である。約３ボルトまで
の挙動は、真性層に於ける空間電荷によって制限された
電流の流れとして理解することが出来る。非晶質シリコ
ン（ａ−Si）構造内の空間電荷によって制限された流れ
のモデル並びにその実験データが従来論じられている。
例えば、J.Phys.Paris、第42巻、C4、第451頁（1981
年）所載のW.デン・ボアーの論文、及びフィロソフィカ
ルマガジン、第B46巻、第377頁乃至第389頁（1982年）
所載のK.T.マッケンジー、P.G.ルーコンバー及びW.E.ス
ピアーの論文を参照されたい。電圧が極く低い時、電流
はオーミックであり、大きさと温度の依存性は、σ０＝
308モー/cm及び0.58電子ボルトの活性化エネルギを持つ
真性層のバルク導電度に対応する。これは、真性層が小
さい印加電界では空乏状態になっていないことを示す。
これは一層高い印加電圧に於ける空間電荷によって制限
された電流の大きさから決定された５×1016＃/cm3/eV
のトラップ密度と一致する。このトラップ密度は、スク
リーニングの長さが115nm又は被膜の厚さの25％未満で
あることを意味する。更に高い電圧では、この依存性は
V2に比例するが、これはトラップ密度が一定の時の単純
な空間電荷によって制限された流れに特有であり、更に
高い電圧では、準フェルミ・レベルがトラップ密度が一
様でない領域に入るので、Ｖの更に高いべき数に比例す
る。トラップ密度は、空間電荷によって制限された電流
から決定することが出来る。第８図のデータでは、平衡
フェルミ・レベルの近くで５×1016＃/cm3/eVである。
このデータを多項式にあてはめると、次の式になる。
Jsc＝a1（Ｔ）V/t＋a2（Ｔ）V2/t3＋a4（Ｔ）V4/t7 （１） ここで係数a1,a2,a4はai＝Aiexp（−Ei/kT）の形の式
に従って実験により得られる係数であり、A1,A2及びA4
の実験値はそれぞれ308、7.7×10-7及び3.4×10-3であ
り、活性化エネルギE1,E2及びE4の実験値はそれぞれ0.5
8、0.54及び0.4電子ボルトである。３つのAi係数の単位
は全て異なり、またV,t及びJSCの単位はそれぞれボル
ト、cm及びA/cm2である。前掲の式で、Ｔは絶対温度、
ｋはボルツマンの定数でる。式（１）の形は、空間電荷
によって制限された電流に対するスケーリング則J/t＝V
/t2を仮定しており、この為材料が同じ性質を持つと仮
定すれば、これは真性シリコンのこの他の厚さｔにも適
用することが出来る。第９図はMo/N+及びN+/i−Si構造
の別々に測定された特性から決定されたMo/N+/i−Si接
点の電流密度−電圧特性を示す。Mo/N+曲線は上に述べ
たJsc＝bVから決定され、Mo/N+界面の電圧降下だけによ
るものである（即ち、真性シリコンの厚さをゼロとす
る。）第９図の「100」、「200」、「300」、「400」及
び「500nm」と記した他の曲線はそれぞれ真性シリコン
の厚さを100nm、200nm、300nm、400nm及び500nmとした
場合の電流密度−電圧特性を示す。
に従って実験により得られる係数であり、A1,A2及びA4
の実験値はそれぞれ308、7.7×10-7及び3.4×10-3であ
り、活性化エネルギE1,E2及びE4の実験値はそれぞれ0.5
8、0.54及び0.4電子ボルトである。３つのAi係数の単位
は全て異なり、またV,t及びJSCの単位はそれぞれボル
ト、cm及びA/cm2である。前掲の式で、Ｔは絶対温度、
ｋはボルツマンの定数でる。式（１）の形は、空間電荷
によって制限された電流に対するスケーリング則J/t＝V
/t2を仮定しており、この為材料が同じ性質を持つと仮
定すれば、これは真性シリコンのこの他の厚さｔにも適
用することが出来る。第９図はMo/N+及びN+/i−Si構造
の別々に測定された特性から決定されたMo/N+/i−Si接
点の電流密度−電圧特性を示す。Mo/N+曲線は上に述べ
たJsc＝bVから決定され、Mo/N+界面の電圧降下だけによ
るものである（即ち、真性シリコンの厚さをゼロとす
る。）第９図の「100」、「200」、「300」、「400」及
び「500nm」と記した他の曲線はそれぞれ真性シリコン
の厚さを100nm、200nm、300nm、400nm及び500nmとした
場合の電流密度−電圧特性を示す。
FETの特性に対し、標準的な漸次チャンネル近似を用
いると共に、チャンネルのコンダクタンスが局部的な電
界に比例すると云う仮定を用いると、FETの特性に対す
る接点電圧降下の影響のモデルを作ることが出来る。FE
Tが飽和状態にあれば、チャンネル電流は次の式で表わ
される。
いると共に、チャンネルのコンダクタンスが局部的な電
界に比例すると云う仮定を用いると、FETの特性に対す
る接点電圧降下の影響のモデルを作ることが出来る。FE
Tが飽和状態にあれば、チャンネル電流は次の式で表わ
される。
ID＝0.5（W/L）ｃμｅ（VG−VT−Vsc）２ （２） こゝでVscはソース接点の縁に於けるチャンネルとソ
ース接点の金属の間の電圧降下、VTは閾値電圧である。
この発明で用いる材料では、電子移動度μｅは典型的に
は約0.5乃至0.8cm2/ボルトである。飽和状態では、接点
電圧降下は、ドレイン電極の近くの電界が非常に強い為
に、電圧が最低である接点（ソース）でだけ重要であ
る。ソース接点に於ける接点電圧降下Vscは次の式によ
って決定される。
ース接点の金属の間の電圧降下、VTは閾値電圧である。
この発明で用いる材料では、電子移動度μｅは典型的に
は約0.5乃至0.8cm2/ボルトである。飽和状態では、接点
電圧降下は、ドレイン電極の近くの電界が非常に強い為
に、電圧が最低である接点（ソース）でだけ重要であ
る。ソース接点に於ける接点電圧降下Vscは次の式によ
って決定される。
ID＝Jc（Vsc）W dc （３） こゝでdcは実効的な接点の重なりの距離であり、Jcは
チャンネルに一番近い接点の縁に於ける電流密度であ
る。接点の重なりの距離が非常に小さい場合、dc＝ｄで
ある。接点の重なりが一層大きい場合、接点の下の電流
分布を計算し、接点電流の分布から実効的なdcを決定し
なければならない。一般的にdcは所定のFET構造で一定
ではなく、ゲート及びドレインのバイアスに関係する。
然し、これは近似的に一定であり、物理的な洞察に役立
つもので、有用な量である。
チャンネルに一番近い接点の縁に於ける電流密度であ
る。接点の重なりの距離が非常に小さい場合、dc＝ｄで
ある。接点の重なりが一層大きい場合、接点の下の電流
分布を計算し、接点電流の分布から実効的なdcを決定し
なければならない。一般的にdcは所定のFET構造で一定
ではなく、ゲート及びドレインのバイアスに関係する。
然し、これは近似的に一定であり、物理的な洞察に役立
つもので、有用な量である。
dcを決定する３つの方法と実際の重なりｄに対するド
レイン電流の依存性を次に取上げる。最初に、接点の下
に於ける電流の立下り（fall−off）の距離の目安は、
次の式から見積もることが出来る。
レイン電流の依存性を次に取上げる。最初に、接点の下
に於ける電流の立下り（fall−off）の距離の目安は、
次の式から見積もることが出来る。
dc -1＝２（1/J）（∂J/∂ｘ） ＝（1/J）（∂J/∂Ｖ）（∂V/∂ｘ） （４） こゝでｘはチャンネルに沿って接点の下にある距離で
あり、全ての量はチャンネルに一番近い接点の縁で評価
する（第５図参照）。Ｖは接点の下とFETチャンネル内
の両方でチャンネルに沿った電圧であり、Ｊは接点の電
流密度である。この式は、シリコンの厚さが横方向の距
離の尺度に比べて薄いと仮定した近似である。係数２は
dcを、合計接点電流が大体dcJ0なるように定める。こゝ
でJ0は接点の縁の於ける電流密度である。FETが飽和状
態にあると、チャンネル電流が式（２）から得られ、ソ
ース接点の縁に於ける電流は次の式によって表わされ
る。
あり、全ての量はチャンネルに一番近い接点の縁で評価
する（第５図参照）。Ｖは接点の下とFETチャンネル内
の両方でチャンネルに沿った電圧であり、Ｊは接点の電
流密度である。この式は、シリコンの厚さが横方向の距
離の尺度に比べて薄いと仮定した近似である。係数２は
dcを、合計接点電流が大体dcJ0なるように定める。こゝ
でJ0は接点の縁の於ける電流密度である。FETが飽和状
態にあると、チャンネル電流が式（２）から得られ、ソ
ース接点の縁に於ける電流は次の式によって表わされ
る。
ID＝Ｗ（∂V/∂ｘ）ｃμｅ（VG−VT−Vsc） （５） 全てのシミュレイションに対し、ｃ＝3.8×10-8ファ
ラッド/cm2、μｅ＝0.26cm2/V、VT＝2Vである。これら
の２つの同じ電流を等しいと置くと、Ｖの微分、従って
最大実効接点距離の評価が得られる。即ち dcc＝（L/（VG−VT−Vsc））（Vsc/n） （６） こゝでｎはＶ＝Vscに於ける接点電流密度のべき数法
則の勾配である。この点については第９図参照された
い。第２項は１の位であり、他のパラメータの典型的な
値では、dccは約２ミクロンである。この評価は、約１
ミクロンの重なりの距離に対し、最大ドレイン電流に達
する第６図とよく一致する。従って、１乃至２ミクロン
より大きな接点の重なりの距離は、接点電圧降下又はド
レイン電流に殆んど効果がない。この結論は、次に述べ
る更に正確なモデルによって検証される。
ラッド/cm2、μｅ＝0.26cm2/V、VT＝2Vである。これら
の２つの同じ電流を等しいと置くと、Ｖの微分、従って
最大実効接点距離の評価が得られる。即ち dcc＝（L/（VG−VT−Vsc））（Vsc/n） （６） こゝでｎはＶ＝Vscに於ける接点電流密度のべき数法
則の勾配である。この点については第９図参照された
い。第２項は１の位であり、他のパラメータの典型的な
値では、dccは約２ミクロンである。この評価は、約１
ミクロンの重なりの距離に対し、最大ドレイン電流に達
する第６図とよく一致する。従って、１乃至２ミクロン
より大きな接点の重なりの距離は、接点電圧降下又はド
レイン電流に殆んど効果がない。この結論は、次に述べ
る更に正確なモデルによって検証される。
更に正確な方法は、有限の接点の重なりに対し、接点
の下の電流分布を計算することである。チャンネル電流
IDは標準的な式によって表わされる。
の下の電流分布を計算することである。チャンネル電流
IDは標準的な式によって表わされる。
シリコン被膜が横方向の寸法に比べて薄いと云う近似
を使うと、次の式が成立する。
を使うと、次の式が成立する。
こゝでＪは第９図から求める。接点の下のチャンネル
を流れる横方向の電流Ｉ（ｘ）は、接点の下の電圧Ｖ
（ｘ）に対して次の関係がある。
を流れる横方向の電流Ｉ（ｘ）は、接点の下の電圧Ｖ
（ｘ）に対して次の関係がある。
こゝでＧ（Ｖ）＝μecVである。FETチャンネルのシー
ト・コンダクタンスＧに対するこの形式は、強い蓄積状
態では満足し得る近似であるが、閾値の近くでは適切で
ないことがある。式（７）になるのはこの形のコンダク
タンスである。これらの３つの式を組合せて１対の１次
及び２次式にすることが出来る。
ト・コンダクタンスＧに対するこの形式は、強い蓄積状
態では満足し得る近似であるが、閾値の近くでは適切で
ないことがある。式（７）になるのはこの形のコンダク
タンスである。これらの３つの式を組合せて１対の１次
及び２次式にすることが出来る。
前向きの繰返しを用いると共に、Ｖ（ｘ）に対して２
次テーラー級数を用いて、これらの式をＶ（ｘ）、Ｉ
（ｘ）及びＪ（ｘ）について解くことが出来る。出発の
境界条件Ｖ（ｘ）＝Vscが接点電圧降下である。これを
変えて、ｄを接点の重なりの距離として、Ｉ（ｄ）＝０
とする。この近似は、接点電流がゲートの境界の縁で突
然に終わると仮定する。この近似は垂直方向の電流Ｊ及
び横方向の電流Ｉの分離と同じ考えであり（第５図参
照）、シリコンの厚さが接点の重なりに比べて小さい場
合に有効である。第10図及び第11図は、ゲートとソース
との接点の重なりｄを変えた場合に、チャンネルに近い
方のソース電極の縁からの該ソース電極の下の距離に沿
ってドレイン電流及び電流密度がどのように変わるかを
表す。第10図は、ドレイン電圧が10ボルトのときの、接
点の重なりの距離が0.5、１、２、3.8、８及び20ミクロ
ンの場合の接点電流密度Ｊ（破線の曲線）及び横方向の
電流Ｉ（実線の曲線）を示す。縦軸の目盛りは横方向の
電流Ｉにだけ適用される。電流密度Ｊの目盛りは任意の
単位である。シリコンの厚さは300ナノメータであり、
温度は20℃である。この発明では、非晶質シリコン層の
厚さが300nm未満であることが好ましく、約150nmである
ことが更に好ましい。その他のパラメータは第10図に記
入してある。接点降下が全くない時のドレイン電流は2.
5マイクロアンペアである。重なりが１ミクロン未満の
場合、接点電流密度はｘに殆んど無関係であるが、ｄが
減少すると増加する。この事実が、これから説明する有
用な近似の根拠になる。ドレイン電流が、１ミクロンよ
り大きな重なりの距離に対しては、殆んど重なりに無関
係であることに注意されたい。接点の重なりが増加する
につれて、ソースの縁から大きな距離の所で、接点の下
にかなりの電流が流れるにも拘らず、そうなる。その理
由は、接点電流に高度の非直線性があることに帰すこと
が出来る。第11図は２ボルトの低下したドレイン電圧に
対する同様な計算を示す。装置は飽和状態ではないが、
曲線の基本的な形は似ている。第12図及び第13図は、チ
ャンネルの長さを変えた場合のソースとゲートとの重な
りの変化に対するドレイン電流の変化を表す。第12図
は、第10図の場合と同じ条件で、但しチャンネル領域の
長さＬを図示のように変えた場合の、接点の重なりｄに
対するチャンネル電流IDを示している。実線の曲線は計
算値を示し、破線の曲線は重なりが小さい場合の接点に
よって制限された電流の２次近似を示す。第13図はシリ
コンの厚さが0.2ミクロンの場合の同様な計算を示し、
第６図のデータを含む。第６図の装置のチャンネルの長
さは７ミクロンである。この様な小さな重なりを光学的
に評価する際の難しさを考えれば、かなりよく一致して
いる。ｄ＜０では、モデルはドレイン電流が何ら流れな
いと想定しているが、フリンジ電界により、負の重なり
に対しても、幾分かの電流が流れる。簡単な１次元のモ
デルはこういう効果を取扱うことが出来ない。然し、こ
のモデルは、実験的に認められた１ミクロンの特性的な
重なりの距離を非常に正確に予測している。
次テーラー級数を用いて、これらの式をＶ（ｘ）、Ｉ
（ｘ）及びＪ（ｘ）について解くことが出来る。出発の
境界条件Ｖ（ｘ）＝Vscが接点電圧降下である。これを
変えて、ｄを接点の重なりの距離として、Ｉ（ｄ）＝０
とする。この近似は、接点電流がゲートの境界の縁で突
然に終わると仮定する。この近似は垂直方向の電流Ｊ及
び横方向の電流Ｉの分離と同じ考えであり（第５図参
照）、シリコンの厚さが接点の重なりに比べて小さい場
合に有効である。第10図及び第11図は、ゲートとソース
との接点の重なりｄを変えた場合に、チャンネルに近い
方のソース電極の縁からの該ソース電極の下の距離に沿
ってドレイン電流及び電流密度がどのように変わるかを
表す。第10図は、ドレイン電圧が10ボルトのときの、接
点の重なりの距離が0.5、１、２、3.8、８及び20ミクロ
ンの場合の接点電流密度Ｊ（破線の曲線）及び横方向の
電流Ｉ（実線の曲線）を示す。縦軸の目盛りは横方向の
電流Ｉにだけ適用される。電流密度Ｊの目盛りは任意の
単位である。シリコンの厚さは300ナノメータであり、
温度は20℃である。この発明では、非晶質シリコン層の
厚さが300nm未満であることが好ましく、約150nmである
ことが更に好ましい。その他のパラメータは第10図に記
入してある。接点降下が全くない時のドレイン電流は2.
5マイクロアンペアである。重なりが１ミクロン未満の
場合、接点電流密度はｘに殆んど無関係であるが、ｄが
減少すると増加する。この事実が、これから説明する有
用な近似の根拠になる。ドレイン電流が、１ミクロンよ
り大きな重なりの距離に対しては、殆んど重なりに無関
係であることに注意されたい。接点の重なりが増加する
につれて、ソースの縁から大きな距離の所で、接点の下
にかなりの電流が流れるにも拘らず、そうなる。その理
由は、接点電流に高度の非直線性があることに帰すこと
が出来る。第11図は２ボルトの低下したドレイン電圧に
対する同様な計算を示す。装置は飽和状態ではないが、
曲線の基本的な形は似ている。第12図及び第13図は、チ
ャンネルの長さを変えた場合のソースとゲートとの重な
りの変化に対するドレイン電流の変化を表す。第12図
は、第10図の場合と同じ条件で、但しチャンネル領域の
長さＬを図示のように変えた場合の、接点の重なりｄに
対するチャンネル電流IDを示している。実線の曲線は計
算値を示し、破線の曲線は重なりが小さい場合の接点に
よって制限された電流の２次近似を示す。第13図はシリ
コンの厚さが0.2ミクロンの場合の同様な計算を示し、
第６図のデータを含む。第６図の装置のチャンネルの長
さは７ミクロンである。この様な小さな重なりを光学的
に評価する際の難しさを考えれば、かなりよく一致して
いる。ｄ＜０では、モデルはドレイン電流が何ら流れな
いと想定しているが、フリンジ電界により、負の重なり
に対しても、幾分かの電流が流れる。簡単な１次元のモ
デルはこういう効果を取扱うことが出来ない。然し、こ
のモデルは、実験的に認められた１ミクロンの特性的な
重なりの距離を非常に正確に予測している。
第12図及び第13図は、一層短いチャンネルを持つFET
に対し、接点電圧降下が非常に重要な問題であることを
示している。Ｌ＝0.5ミクロンの場合、シリコンの厚さ
が0.3ミクロンでは、オン電流は接点電圧降下がない時
でも、可能な最大値の15％である。オン電流の具体的な
減少分は、シリコンの厚さ及びシリコンの品質（トラッ
プ密度）に関係するが、チャンネルの長さが一層短い場
合、接点電圧効果の影響は常に一層著しい。
に対し、接点電圧降下が非常に重要な問題であることを
示している。Ｌ＝0.5ミクロンの場合、シリコンの厚さ
が0.3ミクロンでは、オン電流は接点電圧降下がない時
でも、可能な最大値の15％である。オン電流の具体的な
減少分は、シリコンの厚さ及びシリコンの品質（トラッ
プ密度）に関係するが、チャンネルの長さが一層短い場
合、接点電圧効果の影響は常に一層著しい。
前に第10図及び第11図について説明した様に、接点の
重なりが１ミクロンより大きい場合のドレイン電流の強
さは、接点の重なりが一層大きい場合に、１ミクロンよ
り大きな距離での接点電流が問題にならないことを意味
するものではない。この逆説的な結果は、電圧に対する
接点電流の強い依存性の為である。
重なりが１ミクロンより大きい場合のドレイン電流の強
さは、接点の重なりが一層大きい場合に、１ミクロンよ
り大きな距離での接点電流が問題にならないことを意味
するものではない。この逆説的な結果は、電圧に対する
接点電流の強い依存性の為である。
重なりが小さい場合、接点電流密度がｘ＝０及びｘ＝
ｄの間で殆んど一様であると云う観測に基づいて、重な
りが小さい時のチャンネル電流に対する閉じた形の式を
求めることが出来る。この近似では、Ｊ＝Ｊ（Ｖ
（０））であり、ID＝Ｊ（Ｖ（０））Wdである。これら
の２つの式及び式（２）をＪのある近似に対して解い
て、Ｖ（０）＝Vsc及びIDを求める。Ｊ＝αV2であり、
ｎ＝２又は４である場合 ID0＝（1/2）（Wcμe/L）（VG−VT−Ｖ（０））２ （1
1） 但しＶ（０）＝（（１−４μ（VT−VG）1/2−１）/2μ ;n＝４の時 （12） 又はＶ（０）＝（VG−VT）／（μ＋１）;n＝２の時 （13） μ２＝（2Ldα）／（ｃμｅ） （14） 式（14）で、αは第９図から接点電流密度に応じて評価
することが出来る。第12図の破線の曲線が、ｎ＝２及び
α＝0.2A/cm2/ボルト２の場合のこの近似である。この
近似は使える位に十分によい。重なりが小さい場合、こ
の領域ではＪはｎ＝３の方がよく合うので、この近似は
うまくない。この近似を使って、重なりｄに対しIDの勾
配を評価することが出来る。ｎ＝２とした式（11）及び
（３）からこの勾配を使って、臨界的な接点の重なりd
cc＝ID/（∂ID/∂ｄ）を定める。重要な結論として、d
ccはFETの形状に対して次の近似で表わされる様な関係
を持つ。
ｄの間で殆んど一様であると云う観測に基づいて、重な
りが小さい時のチャンネル電流に対する閉じた形の式を
求めることが出来る。この近似では、Ｊ＝Ｊ（Ｖ
（０））であり、ID＝Ｊ（Ｖ（０））Wdである。これら
の２つの式及び式（２）をＪのある近似に対して解い
て、Ｖ（０）＝Vsc及びIDを求める。Ｊ＝αV2であり、
ｎ＝２又は４である場合 ID0＝（1/2）（Wcμe/L）（VG−VT−Ｖ（０））２ （1
1） 但しＶ（０）＝（（１−４μ（VT−VG）1/2−１）/2μ ;n＝４の時 （12） 又はＶ（０）＝（VG−VT）／（μ＋１）;n＝２の時 （13） μ２＝（2Ldα）／（ｃμｅ） （14） 式（14）で、αは第９図から接点電流密度に応じて評価
することが出来る。第12図の破線の曲線が、ｎ＝２及び
α＝0.2A/cm2/ボルト２の場合のこの近似である。この
近似は使える位に十分によい。重なりが小さい場合、こ
の領域ではＪはｎ＝３の方がよく合うので、この近似は
うまくない。この近似を使って、重なりｄに対しIDの勾
配を評価することが出来る。ｎ＝２とした式（11）及び
（３）からこの勾配を使って、臨界的な接点の重なりd
cc＝ID/（∂ID/∂ｄ）を定める。重要な結論として、d
ccはFETの形状に対して次の近似で表わされる様な関係
を持つ。
重なりの距離がdccよりずっと大きい場合、飽和状態
のチャンネル電流は接点の重なりに無関係になる。この
近似は、装置及び材料のパラメータに対する接点の重な
りの最小距離の重要な依存性を示している。この公式を
用いる時、動作領域が、Ｊを２次関数で近似することが
出来る様な領域内にとゞまることを検証すべきである。
のチャンネル電流は接点の重なりに無関係になる。この
近似は、装置及び材料のパラメータに対する接点の重な
りの最小距離の重要な依存性を示している。この公式を
用いる時、動作領域が、Ｊを２次関数で近似することが
出来る様な領域内にとゞまることを検証すべきである。
上に述べたのはαを実験的に決定する方法であるが、
αは、次に示す様に、ドープされていない又は軽くドー
プされたシリコン層の厚さ及びトラップ密度に関係する
ことを示すことが出来る。
αは、次に示す様に、ドープされていない又は軽くドー
プされたシリコン層の厚さ及びトラップ密度に関係する
ことを示すことが出来る。
こゝでNeは伝導帯の等価状態密度、Ntはギャップ中間
の状態密度である。εは比誘電率であり、シリコンでは
約12.8であり、ε０は自由空間の誘電率である。差Ec−
Efnは、伝導帯の縁からの準フェルミ・レベルの距離で
ある。Efをフェルミ・レベルとして、Efn＝Efとして
も、よい近似である。上に述べた様に、μｅは非晶質シ
リコン内の電子移動度である。非晶質シリコン並びに大
抵の半導体では、Neは約1021＃/cm3である。良好な非晶
質シリコンでは、Ntは典型的には約1015乃至1017＃/cm3
/電子ボルトである。一般的に、αが材料に依存する性
質であることが判る。αはドープされていない非晶質シ
リコンでは約0.1乃至1A/cm2/ボルト２であり、軽くドー
プされた非晶質シリコンではずっと大きい。ギャップ中
間の状態密度Ｎを下げることにより、αを増加すること
も出来る。この発明では、αが約５乃至50A/cm2/ボルト
２になる様に、ドーピングにより、αの値を約50倍に増
加する。
の状態密度である。εは比誘電率であり、シリコンでは
約12.8であり、ε０は自由空間の誘電率である。差Ec−
Efnは、伝導帯の縁からの準フェルミ・レベルの距離で
ある。Efをフェルミ・レベルとして、Efn＝Efとして
も、よい近似である。上に述べた様に、μｅは非晶質シ
リコン内の電子移動度である。非晶質シリコン並びに大
抵の半導体では、Neは約1021＃/cm3である。良好な非晶
質シリコンでは、Ntは典型的には約1015乃至1017＃/cm3
/電子ボルトである。一般的に、αが材料に依存する性
質であることが判る。αはドープされていない非晶質シ
リコンでは約0.1乃至1A/cm2/ボルト２であり、軽くドー
プされた非晶質シリコンではずっと大きい。ギャップ中
間の状態密度Ｎを下げることにより、αを増加すること
も出来る。この発明では、αが約５乃至50A/cm2/ボルト
２になる様に、ドーピングにより、αの値を約50倍に増
加する。
この発明は、シリコン層をＰ又はSbの様なｎ形ドーパ
ントで軽くドープする。これを行なう為に、Ｎ形ドーパ
ントを含むPH3の様なガスを非晶質シリコンを沈積する
為に使われるSiH4と混合するか、又はＮ形ドーパントの
原子をシリコン内にイオン打込みを行なう。後の場合、
マスクを使ってドーパントを接点区域に制限し、こうし
てFETのチャンネル領域に対するドーパントと幾分有害
な影響を除く。非晶質シリコンをドープすると、αが実
質的に増加し（式（16）参照）、従って臨界的な接点の
重なりの距離dcc（式（15）参照）が大幅に減少する。
この為、接点の重なりの距離ｄを実質的に減少すること
が出来、こうしてソース・ゲート間静電容量を減少する
ことが出来る。例えば燐のドーピングを用いて、非晶質
シリコンの室温導電度を約２×10-5モー/cmにする。
ントで軽くドープする。これを行なう為に、Ｎ形ドーパ
ントを含むPH3の様なガスを非晶質シリコンを沈積する
為に使われるSiH4と混合するか、又はＮ形ドーパントの
原子をシリコン内にイオン打込みを行なう。後の場合、
マスクを使ってドーパントを接点区域に制限し、こうし
てFETのチャンネル領域に対するドーパントと幾分有害
な影響を除く。非晶質シリコンをドープすると、αが実
質的に増加し（式（16）参照）、従って臨界的な接点の
重なりの距離dcc（式（15）参照）が大幅に減少する。
この為、接点の重なりの距離ｄを実質的に減少すること
が出来、こうしてソース・ゲート間静電容量を減少する
ことが出来る。例えば燐のドーピングを用いて、非晶質
シリコンの室温導電度を約２×10-5モー/cmにする。
αがNtに反比例し、この為ギャップ内の状態密度が一
層少ない一層良い非晶質シリコン材料はαが一層小さ
く、従ってdccが一層小さいことに注意されたい。更
に、材料を燐又はその他のＮ形ドーパントでドープする
と、差Ec−Efが減少することに注意されたい。Ec−Efが
0.1電子ボルト変化すると、室温でαが47倍に増加す
る。第７図に前に述べたように真性シリコンの厚さｔを
変えた場合のドレイン電流−ドレイン電圧特性を示して
いるのに対して、第14図に重なりｄを変えた場合のドレ
イン電流−ドレイン電圧特性を示す。第７図及び第14図
の太い実線の曲線は、正確なモデル（式（10））を用い
てドレイン電圧に対するドレイン電流をシミュレーショ
ンしたものである。あるバイアス式に於ける正確なモデ
ルを用いて重なりに対するドレイン電流を計算し（例え
ば第12図参照）、この電流を用いて近似的なモデル（式
（３）及び（７））にあてはまる実効的な重なりdcを選
ぶことにより、略同等の結果が得られる。第７図で、最
大オン電流並びに低いドレイン電圧の時の接点電圧降下
の挙動に対する真性シリコン層の厚さの著しい影響に注
意されたい。真性シリコンの厚さがゼロである理論的な
装置は、Mo/N+界面による電圧降下しか持たない。理想
的な接点曲線は接点に於ける電圧降下を持たない。第７
図及び第14図は、真性シリコンの厚さ及びドーピンが異
なるFETに対する若干の実験データをも示している。全
ての装置はＬ＝７ミクロンであり、Ｗ＝200ミクロンで
ある。第７図及び第14図で、曲線（ａ）乃至（ｄ）は実
験データを示し、曲線（ａ）及び（ｄ）は真性シリコン
の厚さが300nmの場合であり、（ｂ）は真性シリコンの
厚さが200nmの場合であり、（ｃ）は室温導電度が２×1
0-5モー/cmである、燐で軽くドープした厚さ200nmのシ
リコンの場合である。これらの装置に対する接点の重な
りは、曲線（ｄ）の場合が５ミクロンであることを除け
ば、１乃至1.5ミクロンである。曲線（ｄ）は、接点の
重なりが５ミクロンであることを別とすれば、曲線
（ａ）と同じ装置の構造である。接点の重なりがこの様
に５倍増加したことにより、オン電流の小さな増加に注
意されたい。曲線（ｃ）で示したＮ形に軽くドープした
能動シリコン層を持つ装置は、Mo/N+接点によって制限
された装置の様に振舞い、空間電荷によって制限された
導電にはならない。これは、V2領域では、空間電荷によ
って制限された電流はexp［−（Ec−Ef）/kT］（式（1
6）参照）に、比例する筈であるから、自由電子と捕捉
電子の比の変化による様な空間電荷によって制限された
電流の理論から理解することが出来る。ドレイン電圧が
低い時の電流の実質的な増加及び接点電圧降下の減少と
云う挙動は、シリコン層をＮ形に軽くドープした時に予
想されるαの減少を実証している。勿論、チャンネルを
軽くドープすることは、オフ電流を増加する傾向を持
つ。然し、上に述べた実験で少量のドーパントを導入す
ると、VG＝−５ボルトに於けるオフ電流は10-10アンペ
アであった。
層少ない一層良い非晶質シリコン材料はαが一層小さ
く、従ってdccが一層小さいことに注意されたい。更
に、材料を燐又はその他のＮ形ドーパントでドープする
と、差Ec−Efが減少することに注意されたい。Ec−Efが
0.1電子ボルト変化すると、室温でαが47倍に増加す
る。第７図に前に述べたように真性シリコンの厚さｔを
変えた場合のドレイン電流−ドレイン電圧特性を示して
いるのに対して、第14図に重なりｄを変えた場合のドレ
イン電流−ドレイン電圧特性を示す。第７図及び第14図
の太い実線の曲線は、正確なモデル（式（10））を用い
てドレイン電圧に対するドレイン電流をシミュレーショ
ンしたものである。あるバイアス式に於ける正確なモデ
ルを用いて重なりに対するドレイン電流を計算し（例え
ば第12図参照）、この電流を用いて近似的なモデル（式
（３）及び（７））にあてはまる実効的な重なりdcを選
ぶことにより、略同等の結果が得られる。第７図で、最
大オン電流並びに低いドレイン電圧の時の接点電圧降下
の挙動に対する真性シリコン層の厚さの著しい影響に注
意されたい。真性シリコンの厚さがゼロである理論的な
装置は、Mo/N+界面による電圧降下しか持たない。理想
的な接点曲線は接点に於ける電圧降下を持たない。第７
図及び第14図は、真性シリコンの厚さ及びドーピンが異
なるFETに対する若干の実験データをも示している。全
ての装置はＬ＝７ミクロンであり、Ｗ＝200ミクロンで
ある。第７図及び第14図で、曲線（ａ）乃至（ｄ）は実
験データを示し、曲線（ａ）及び（ｄ）は真性シリコン
の厚さが300nmの場合であり、（ｂ）は真性シリコンの
厚さが200nmの場合であり、（ｃ）は室温導電度が２×1
0-5モー/cmである、燐で軽くドープした厚さ200nmのシ
リコンの場合である。これらの装置に対する接点の重な
りは、曲線（ｄ）の場合が５ミクロンであることを除け
ば、１乃至1.5ミクロンである。曲線（ｄ）は、接点の
重なりが５ミクロンであることを別とすれば、曲線
（ａ）と同じ装置の構造である。接点の重なりがこの様
に５倍増加したことにより、オン電流の小さな増加に注
意されたい。曲線（ｃ）で示したＮ形に軽くドープした
能動シリコン層を持つ装置は、Mo/N+接点によって制限
された装置の様に振舞い、空間電荷によって制限された
導電にはならない。これは、V2領域では、空間電荷によ
って制限された電流はexp［−（Ec−Ef）/kT］（式（1
6）参照）に、比例する筈であるから、自由電子と捕捉
電子の比の変化による様な空間電荷によって制限された
電流の理論から理解することが出来る。ドレイン電圧が
低い時の電流の実質的な増加及び接点電圧降下の減少と
云う挙動は、シリコン層をＮ形に軽くドープした時に予
想されるαの減少を実証している。勿論、チャンネルを
軽くドープすることは、オフ電流を増加する傾向を持
つ。然し、上に述べた実験で少量のドーパントを導入す
ると、VG＝−５ボルトに於けるオフ電流は10-10アンペ
アであった。
理論並びに第７図のデータから、真性シリコ層の厚さ
が300ナノメータより厚くなると、装置の性能にかなり
の犠牲を伴なうことが判る。第15図はこの結論をまとめ
たものであり、ソースとゲートとの重なり及びチャンネ
ルの長さを変えた場合のシリコンの厚さｔに対するドレ
イン電流の変化を表す。この図は、式（10）と第９図に
示す接点電圧降下のデータに基づいて、２種類のソース
・ゲート間の重なりに対し、シリコンの厚さに対してVG
＝8V及びVD＝10Vの時のドレイン電流の正確なモデル計
算を示している。５ミクロンに比べて１ミクロンの場合
の影響が割合小さいことに注意されたい。１ミクロン未
満では、ドレイン電流が急速に減少する。こういう結果
は、チャンネル内にあるシリコン層の品質（ギャップ中
間のトラップ密度）及びフェルミ・レベルに関係する。
ギャップ中間のトラップ密度を減少すると、接点電圧降
下が減少する。真性シリコン層のフェルミ・レベルの変
化は一層著しい効果を持つ。この為、装置の性能の低下
に対する臨界的な厚さは、種々の処理方法に関係する。
軽いＮ形のドーピングが役に立つかどうかは、特定の用
途に対するオフ電流の条件によって決定的に決まる。
が300ナノメータより厚くなると、装置の性能にかなり
の犠牲を伴なうことが判る。第15図はこの結論をまとめ
たものであり、ソースとゲートとの重なり及びチャンネ
ルの長さを変えた場合のシリコンの厚さｔに対するドレ
イン電流の変化を表す。この図は、式（10）と第９図に
示す接点電圧降下のデータに基づいて、２種類のソース
・ゲート間の重なりに対し、シリコンの厚さに対してVG
＝8V及びVD＝10Vの時のドレイン電流の正確なモデル計
算を示している。５ミクロンに比べて１ミクロンの場合
の影響が割合小さいことに注意されたい。１ミクロン未
満では、ドレイン電流が急速に減少する。こういう結果
は、チャンネル内にあるシリコン層の品質（ギャップ中
間のトラップ密度）及びフェルミ・レベルに関係する。
ギャップ中間のトラップ密度を減少すると、接点電圧降
下が減少する。真性シリコン層のフェルミ・レベルの変
化は一層著しい効果を持つ。この為、装置の性能の低下
に対する臨界的な厚さは、種々の処理方法に関係する。
軽いＮ形のドーピングが役に立つかどうかは、特定の用
途に対するオフ電流の条件によって決定的に決まる。
まとめて云えば、チャンネルの長さＬ、ソースとゲー
トの重なりｄ、シリコンの厚さｔ及びαの間に臨界的な
関係があることが判る。特に、寄生静電容量CSGを減少
する為にソースとゲートの重なりを減少する努力は、そ
うすると接点に電圧降下が入り込むことによって、臨界
的に制限を受ける。然し、この発明では、装置の形状
で、シリコンの厚さを最大にし、重なりの距離を最小に
すると共に、α−Siドーピング用いて、αを制御し、こ
の問題を許容し得る値にまで軽減する。シリコンの厚さ
を小さな値に減少することにより、接点電圧降下を下げ
ることが出来ることにも注意されたい。然し、これは装
置の処理並びに閾値電圧の制御に望ましくない影響があ
る。この為、出来るだけシリコンの厚さを厚くすること
が普通は望ましい。
トの重なりｄ、シリコンの厚さｔ及びαの間に臨界的な
関係があることが判る。特に、寄生静電容量CSGを減少
する為にソースとゲートの重なりを減少する努力は、そ
うすると接点に電圧降下が入り込むことによって、臨界
的に制限を受ける。然し、この発明では、装置の形状
で、シリコンの厚さを最大にし、重なりの距離を最小に
すると共に、α−Siドーピング用いて、αを制御し、こ
の問題を許容し得る値にまで軽減する。シリコンの厚さ
を小さな値に減少することにより、接点電圧降下を下げ
ることが出来ることにも注意されたい。然し、これは装
置の処理並びに閾値電圧の制御に望ましくない影響があ
る。この為、出来るだけシリコンの厚さを厚くすること
が普通は望ましい。
この発明をある好ましい実施例について詳しく説明し
たが、当業者であれば、種々の変更を加えることが出来
よう。従って、特許請求の範囲は、この発明の範囲内に
含まれるこの様な全ての変更を包括するものであること
を承知されたい。
たが、当業者であれば、種々の変更を加えることが出来
よう。従って、特許請求の範囲は、この発明の範囲内に
含まれるこの様な全ての変更を包括するものであること
を承知されたい。
第１図はマトリクス・アドレス形液晶表示装置にFETを
使うことを示した回路図、第２図はFET装置、特に液晶
表示装置に使われるFET装置に寄生静電容量（鎖線で示
す）が存在することを示す回路図、第３図は典型的な薄
膜FETの物理的な構造と寸法を示す側面断面図、第４図
はあるパラメータの関係を試験する為に実験的に用いた
等価装置の側面断面図、第５図は垂直方向の電流密度Ｊ
を更に具体的に示す為の第３図の拡大した一部分の側面
断面図、第６図はソース又はドレインの重なり距離に対
するドレイン電流のグラフ、第７図は８ボルトのゲート
電圧でドレイン電圧に対するドレイン電流の計算値と測
定値のグラフ、第８図は第４図に示した構造の電圧並び
に温度に対する測定された電流密度のグラフ、第９図は
20℃の温度でシリコンの何種類かの厚さに関して、接点
電圧降下に対する接点電流密度を示すグラフ、第10図は
種々の重なりの距離に対し、横方向の電流Ｉ及び垂直方
向の電流密度Ｊを計算した値を示すグラフ、第11図はド
レイン電圧が10ボルトでなく、２ボルトにした場合の第
10図と同様なグラフである。、第12図は種々のチャンネ
ルの長さＬに関して、ソース接点の重なりの距離に対す
るドレイン電流の計算値（実線）を示すグラフであり、
破線の曲線は重なりが小さい場合の接点によって制限さ
れた電流の２次近似を示す。第13図はシリコンの厚さが
第12図の様に0.3ミクロンでなく、0.2ミクロンであるこ
とを別として、第12図と同じ状態で、ソースの重なりに
対してドレイン電流の計算値を示すグラフ、第14図は８
ボルトのゲート電圧に於けるドレイン電流対ドレイン電
圧特性の計算値（実線）及び測定値のグラフ、第15図は
シリコンの厚さの関数としてドレイン電流を計算した値
を示すグラフである。 （主な符号の説明） 20:基板 22:ゲート電極 24:絶縁層 26:非晶質シリコン層 30:ドレイン電極 35:ソース電極
使うことを示した回路図、第２図はFET装置、特に液晶
表示装置に使われるFET装置に寄生静電容量（鎖線で示
す）が存在することを示す回路図、第３図は典型的な薄
膜FETの物理的な構造と寸法を示す側面断面図、第４図
はあるパラメータの関係を試験する為に実験的に用いた
等価装置の側面断面図、第５図は垂直方向の電流密度Ｊ
を更に具体的に示す為の第３図の拡大した一部分の側面
断面図、第６図はソース又はドレインの重なり距離に対
するドレイン電流のグラフ、第７図は８ボルトのゲート
電圧でドレイン電圧に対するドレイン電流の計算値と測
定値のグラフ、第８図は第４図に示した構造の電圧並び
に温度に対する測定された電流密度のグラフ、第９図は
20℃の温度でシリコンの何種類かの厚さに関して、接点
電圧降下に対する接点電流密度を示すグラフ、第10図は
種々の重なりの距離に対し、横方向の電流Ｉ及び垂直方
向の電流密度Ｊを計算した値を示すグラフ、第11図はド
レイン電圧が10ボルトでなく、２ボルトにした場合の第
10図と同様なグラフである。、第12図は種々のチャンネ
ルの長さＬに関して、ソース接点の重なりの距離に対す
るドレイン電流の計算値（実線）を示すグラフであり、
破線の曲線は重なりが小さい場合の接点によって制限さ
れた電流の２次近似を示す。第13図はシリコンの厚さが
第12図の様に0.3ミクロンでなく、0.2ミクロンであるこ
とを別として、第12図と同じ状態で、ソースの重なりに
対してドレイン電流の計算値を示すグラフ、第14図は８
ボルトのゲート電圧に於けるドレイン電流対ドレイン電
圧特性の計算値（実線）及び測定値のグラフ、第15図は
シリコンの厚さの関数としてドレイン電流を計算した値
を示すグラフである。 （主な符号の説明） 20:基板 22:ゲート電極 24:絶縁層 26:非晶質シリコン層 30:ドレイン電極 35:ソース電極
Claims (7)
- 【請求項１】特に液晶表示装置に用いるのに適した非晶
質シリコン薄膜電界効果トランジスタに於て、絶縁基板
と、該絶縁基板の上に配置されたゲート電極と、該ゲー
ト電極の上に配置された絶縁層と、該絶縁層の上に配置
されていて厚さｔを持つドープされた非晶質シリコン層
と、該絶縁層の上に配置された厚さｔの非晶質シリコン
層と、前記ゲート電極と部分的に重なる様に前記非晶質
シリコン層の上に配置されたドレイン電極と、前記非晶
質シリコン層内に長さＬのチャンネル領域を構成する様
に前記非晶質シリコン層の上に配置されたソース電極と
を有し、前記チャンネル領域は前記ソース電極及び前記
ドレイン電極の間で前記非晶質シリコン層の中を伸び、
前記ソース電極が、ｃを単位面積当りのゲートの静電容
量、μｅを非晶質シリコン層内の実効的な電子移動度、
αを５アンペア/cm2/（ボルト）２乃至50アンペア/cm2/
（ボルト）２として、近似的にｃμe/（2Lα）によって
表される距離ｄだけ、前記ゲート電極の上に重なってい
る非晶質シリコン薄膜電界効果トランジスタ。 - 【請求項２】特許請求の範囲１）に記載した非晶質シリ
コン薄膜電界効果トランジスタに於て、前記厚さｔが30
0nmより小さい非晶質シリコン薄膜電界効果トランジス
タ。 - 【請求項３】特許請求の範囲１）に記載した非晶質シリ
コン薄膜電界効果トランジスタに於て、前記厚さｔが15
0nmである非晶質シリコン薄膜電界効果トランジスタ。 - 【請求項４】特許請求の範囲１）に記載した非晶質シリ
コン薄膜電界効果トランジスタに於て、μｅが0.5cm2/
ボルト乃至0.8cm2/ボルトである非晶質シリコン薄膜電
界効果トランジスタ。 - 【請求項５】特許請求の範囲１）に記載した非晶質シリ
コン薄膜電界効果トランジスタに於て、ｃが４×10-8フ
ァラッド/cm2である非晶質シリコン薄膜電界効果トラン
ジスタ。 - 【請求項６】特許請求の範囲１）に記載した非晶質シリ
コン薄膜電界効果トランジスタに於て、前記重なりの距
離ｄが１ミクロンより短い非晶質シリコン薄膜電界効果
トランジスタ。 - 【請求項７】特許請求の範囲１）に記載した非晶質シリ
コン薄膜電界効果トランジスタに於て、前記非晶質シリ
コン層が、２×10-5モー/cmの室温導電度を持つ様に燐
でドープされている非晶質シリコン薄膜電界効果トラン
ジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/761,981 US4704623A (en) | 1985-08-02 | 1985-08-02 | Doping for low capacitance amorphous silicon field effect transistor |
| US761981 | 1985-08-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273671A JPS6273671A (ja) | 1987-04-04 |
| JPH0812925B2 true JPH0812925B2 (ja) | 1996-02-07 |
Family
ID=25063793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180275A Expired - Lifetime JPH0812925B2 (ja) | 1985-08-02 | 1986-08-01 | 非晶質シリコン薄膜電界効果トランジスタ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4704623A (ja) |
| EP (1) | EP0211367B1 (ja) |
| JP (1) | JPH0812925B2 (ja) |
| FR (1) | FR2585883B1 (ja) |
| HK (1) | HK29093A (ja) |
| SG (1) | SG128592G (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302769A (ja) * | 1988-05-30 | 1989-12-06 | Seikosha Co Ltd | 逆スタガー型シリコン薄膜トランジスタの製造方法 |
| US5289027A (en) * | 1988-12-09 | 1994-02-22 | Hughes Aircraft Company | Ultrathin submicron MOSFET with intrinsic channel |
| US4998146A (en) * | 1989-05-24 | 1991-03-05 | Xerox Corporation | High voltage thin film transistor |
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| TW384515B (en) * | 1993-07-14 | 2000-03-11 | Frontec Inc | Electronic device and its manufacturing method |
| JP3765337B2 (ja) * | 1996-10-25 | 2006-04-12 | 株式会社東芝 | Ｍａｃのバンクレジスタ回路 |
| TW437097B (en) * | 1999-12-20 | 2001-05-28 | Hannstar Display Corp | Manufacturing method for thin film transistor |
| WO2002050917A1 (en) * | 2000-12-21 | 2002-06-27 | Koninklijke Philips Electronics N.V. | Thin film transistors |
| KR102110226B1 (ko) * | 2013-09-11 | 2020-05-14 | 삼성디스플레이 주식회사 | 표시패널 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4597001A (en) * | 1984-10-05 | 1986-06-24 | General Electric Company | Thin film field-effect transistors with tolerance to electrode misalignment |
-
1985
- 1985-08-02 US US06/761,981 patent/US4704623A/en not_active Expired - Lifetime
-
1986
- 1986-07-28 EP EP86110365A patent/EP0211367B1/en not_active Expired
- 1986-08-01 FR FR868611184A patent/FR2585883B1/fr not_active Expired
- 1986-08-01 JP JP61180275A patent/JPH0812925B2/ja not_active Expired - Lifetime
-
1992
- 1992-12-17 SG SG1285/92A patent/SG128592G/en unknown
-
1993
- 1993-03-25 HK HK290/93A patent/HK29093A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0211367B1 (en) | 1991-11-06 |
| JPS6273671A (ja) | 1987-04-04 |
| SG128592G (en) | 1993-04-16 |
| US4704623A (en) | 1987-11-03 |
| HK29093A (en) | 1993-04-02 |
| EP0211367A3 (en) | 1987-12-02 |
| EP0211367A2 (en) | 1987-02-25 |
| FR2585883A1 (fr) | 1987-02-06 |
| FR2585883B1 (fr) | 1989-03-03 |
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Legal Events
| Date | Code | Title | Description |
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