JPH08116242A - Logic circuit - Google Patents
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- JPH08116242A JPH08116242A JP6273062A JP27306294A JPH08116242A JP H08116242 A JPH08116242 A JP H08116242A JP 6273062 A JP6273062 A JP 6273062A JP 27306294 A JP27306294 A JP 27306294A JP H08116242 A JPH08116242 A JP H08116242A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は論理回路に関し、特に正
／逆両相の互いにタイミングを補正する機能を有する論
理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit, and more particularly to a logic circuit having a function of correcting timings of both positive and negative phases.
【０００２】[0002]
【従来の技術】論理ＬＳＩで用いられる従来の駆動回路
の一例を図５に示す。この回路では２個の縦続接続イン
バータ回路からなる駆動回路を、入力データＤおよび逆
相のデータ▽Ｄ（▽は、反転を意味する上バーの代用。
以下同じ）に対し２つ並列に用いる回路構成がとられて
いる。2. Description of the Related Art FIG. 5 shows an example of a conventional drive circuit used in a logic LSI. In this circuit, a drive circuit consisting of two cascade-connected inverter circuits is used, and input data D and reverse phase data ▽ D (▽ is a substitute for the upper bar meaning inversion).
The same applies to the following).
【０００３】この回路において入力データＤおよび逆相
のデータ▽Ｄがデータ入力端子１１、１２に入力される
と、インバータ２１、２２を通って、節点１３、１４に
は入力されたデータ信号とは反対位相の信号が出力され
る。この信号がさらにインバータ２５、２６を通ること
で、データ出力端子１５、１６には最初の入力データと
同相の信号が出力される。In this circuit, when the input data D and the negative phase data ∇D are input to the data input terminals 11 and 12, the data signals are input to the nodes 13 and 14 through the inverters 21 and 22. Signals with opposite phases are output. When this signal further passes through the inverters 25 and 26, signals having the same phase as the first input data are output to the data output terminals 15 and 16.
【０００４】また、別な従来の駆動回路の例として、図
６に示した構成の回路がある。この回路では、クロック
入力端子１７を介してクロックφがＮＯＲ回路５１、５
２に入力されている。すなわち、ＮＯＲ回路５１には、
データＤとクロックφとが入力され、ＮＯＲ回路５２に
は逆相データ∇Ｄとクロックφとが入力されている。こ
の回路において、データＤを取り込んだＮＯＲ回路５１
の出力信号は次段のＮＯＲ回路５３に入力される。ＮＯ
Ｒ回路５３の出力信号はこの回路の出力信号Ｑとなると
ともに、さらにＮＯＲ回路５４の入力信号となる。逆相
データ▽Ｄを取り込んだＮＯＲ回路５２の出力信号は次
段のＮＯＲ回路５４に入力される。ＮＯＲ回路５４の出
力信号はこの回路の出力信号∇Ｑとなるとともに、さら
にＮＯＲ回路５３の入力信号となる。Another example of a conventional drive circuit is a circuit having the configuration shown in FIG. In this circuit, the clock φ is supplied to the NOR circuits 51, 5 via the clock input terminal 17.
It is entered in 2. That is, in the NOR circuit 51,
The data D and the clock φ are input, and the NOR circuit 52 receives the antiphase data ∇D and the clock φ. In this circuit, the NOR circuit 51 which takes in the data D
Is output to the NOR circuit 53 at the next stage. NO
The output signal of the R circuit 53 becomes the output signal Q of this circuit, and further becomes the input signal of the NOR circuit 54. The output signal of the NOR circuit 52 that takes in the negative phase data ∇D is input to the NOR circuit 54 of the next stage. The output signal of the NOR circuit 54 becomes the output signal ∇Q of this circuit and also becomes the input signal of the NOR circuit 53.
【０００５】次に、図７を参照して図６の回路の動作に
ついて説明する。データＤ、逆相データ∇Ｄ、クロック
φが図示されたように与えられているものとする。時刻
ｔ１では、Ｄがロー、∇Ｄがハイとなっており、Ｑ、∇
Ｑもそれぞれロー、ハイとなっている。時刻ｔ２におい
て、∇Ｄがローに転じると、クロックφがローであるた
め、節点１４がハイとなり、∇Ｑがローとなる。Next, the operation of the circuit of FIG. 6 will be described with reference to FIG. It is assumed that data D, negative phase data ∇D, and clock φ are given as shown. At time t1, D is low, ∇D is high, and Q, ∇
Q is low and high, respectively. At time t2, when ∇D turns low, node φ goes high and ∇Q goes low because clock φ is low.
【０００６】時刻ｔ３において、Ｄがハイに転じると、
節点１３がローとなり、それに伴ってＱがハイとなる。
時刻ｔ４において、クロックφがハイとなると、節点１
３、１４はともにローとなるが、Ｑ、∇Ｑは、ハイ、ロ
ーの状態を続ける。時刻ｔ５において、クロックφがロ
ーとなったことにより、∇Ｄがローであるため節点１４
はハイとなるが、このとき∇Ｑはすでにローであるた
め、出力データに変化は起こらない。At time t3, when D changes to high,
Node 13 goes low, and Q goes high accordingly.
At time t4, when the clock φ becomes high, the node 1
Both 3 and 14 go low, but Q and ∇Q continue to be high and low. At time t5, since the clock φ becomes low, ∇D is low, so the node 14
Goes high, but since ∇Q is already low at this time, no change occurs in the output data.
【０００７】時刻ｔ６において、Ｄがローに転じると、
クロックφがローであるため、節点１３がハイとなり、
Ｑがローとなる。時刻ｔ７において、∇Ｄがハイに転じ
ると、節点１４がローとなり、それに伴って∇Ｑがハイ
となる。時刻ｔ８において、クロックφがハイとなる
と、節点１３、１４はともにローとなるが、Ｑ、∇Ｑ
は、ロー、ハイの状態を続ける。以下、同様の動作を繰
り返す。At time t6, when D goes low,
Since the clock φ is low, the node 13 becomes high,
Q goes low. At time t7, when ∇D turns high, the node 14 goes low, and ∇Q goes high accordingly. At time t8, when the clock φ becomes high, both nodes 13 and 14 become low, but Q, ∇Q
Keeps low and high. Hereinafter, the same operation is repeated.
【０００８】[0008]
【発明が解決しようとする課題】Ｓｉのｎ−ＭＯＳ回路
や、ＧａＡｓのＤＣＦＬ回路に代表されるようなレシオ
論理回路においては、動作余裕度の確保のために回路を
構成するエンハンスメント型ＦＥＴとディプリーション
型ＦＥＴとで流れる電流値が異なって設計されているた
め、立ち上がり時間と立ち下がり時間が異なり、入力さ
れた信号のハイとローの比率（duty比）が本来の値（例
えば、クロック信号ではduty比＝０．５）からずれてし
まうことがある。In a ratio logic circuit typified by a Si n-MOS circuit or a GaAs DCFL circuit, an enhancement type FET and a depletion type FET which form a circuit for securing an operating margin are provided. Since the current value flowing between the precession type FET and the precession type FET is different, the rise time and fall time are different, and the high-low ratio (duty ratio) of the input signal is the original value (for example, clock signal Then, the duty ratio may deviate from 0.5).
【０００９】図５に示される駆動回路においては、上記
のような場合にそのずれたduty比を補正することはでき
ず、そのままのタイミングで出力されてしまい、誤動作
の原因となる。また、図６に示される回路は、タイミン
グのずれなどを補正する場合に多く使用されるラッチ回
路であり、よい条件の下では、正・逆データのタイミン
グのずれを補正することができ、さらにduty比のずれを
も補正することができる。しかし、最悪の場合、図７に
示されるように、正・逆データのタイミングのずれおよ
びduty比のいずれをも補正することはできない。In the drive circuit shown in FIG. 5, the shifted duty ratio cannot be corrected in the above case, and the duty ratio is output as it is, which causes a malfunction. Further, the circuit shown in FIG. 6 is a latch circuit that is often used when correcting a timing shift or the like. Under good conditions, the timing shift of the forward and reverse data can be corrected. It is possible to correct the deviation of the duty ratio. However, in the worst case, as shown in FIG. 7, it is not possible to correct both the timing shift between the forward and reverse data and the duty ratio.
【００１０】本発明はこの点に鑑みてなされたものであ
って、その目的は、ラッチ回路などを用いても補正でき
ないような波形のduty比のずれを補正できる論理回路を
提供できるようにすることであり、このことにより高速
の論理ＬＳＩにおいても誤動作を防止できるようにする
ことである。The present invention has been made in view of this point, and an object thereof is to provide a logic circuit capable of correcting the deviation of the duty ratio of a waveform which cannot be corrected even by using a latch circuit or the like. This means that it is possible to prevent malfunction even in a high-speed logic LSI.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、第１のデータ信号が入力され、出
力端子が第１の節点に接続された第１のインバータと、
第１のデータ信号とは反対位相の第２のデータ信号が入
力され、出力端子が第２の節点に接続された第２のイン
バータと、入力端子が前記第１の節点に接続され、出力
端子が第１のデータ出力端子に接続された第３のインバ
ータと、入力端子が前記第２の節点に接続され、出力端
子が第２のデータ出力端子に接続された第４のインバー
タと、入力端子が前記第１の節点に接続され、出力端子
が前記第２の節点に接続された第５のインバータと、入
力端子が前記第２の節点に接続され、出力端子が前記第
１の節点に接続された第６のインバータと、を有する論
理回路、が提供される。In order to achieve the above-mentioned object, according to the present invention, a first inverter to which a first data signal is input and whose output terminal is connected to a first node,
A second inverter having a second data signal having a phase opposite to that of the first data signal and having an output terminal connected to a second node; and an input terminal connected to the first node and an output terminal A third inverter connected to the first data output terminal, a fourth inverter having an input terminal connected to the second node and an output terminal connected to the second data output terminal, and an input terminal Is connected to the first node, an output terminal is connected to the second node, an input terminal is connected to the second node, and an output terminal is connected to the first node. And a logic circuit having a sixth inverter formed by:
【００１２】[0012]
【作用】本発明による論理回路においては、交差接続し
たインバータ回路によって、正相もしくは逆相のどちら
か一方先に変化した方の影響を他方へ与え、他方をも変
化させている。このことにより、入力されたデータ信号
のハイ／ローの比率、すなわちduty比を０．５に補正す
ることを可能にしている。In the logic circuit according to the present invention, the cross-connected inverter circuit affects the other one of the positive phase and the negative phase, whichever changes first, and changes the other. This makes it possible to correct the high / low ratio of the input data signal, that is, the duty ratio to 0.5.
【００１３】[0013]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す回路
図である。図１に示されるように、インバータ２１の入
力端子はデータＤの入力されるデータ入力端子１１に接
続され、インバータ２２の入力端子は逆相データ∇Ｄの
入力されるデータ入力端子１２に接続されている。イン
バータ２１の出力端子は節点１３に接続され、インバー
タ２２の出力端子は節点１４に接続されている。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a circuit diagram showing a first embodiment of the present invention. As shown in FIG. 1, the input terminal of the inverter 21 is connected to the data input terminal 11 to which the data D is input, and the input terminal of the inverter 22 is connected to the data input terminal 12 to which the reverse phase data ∇D is input. ing. The output terminal of the inverter 21 is connected to the node 13, and the output terminal of the inverter 22 is connected to the node 14.
【００１４】節点１３には、さらにインバータ２３の出
力端子と、インバータ２４、２５の入力端子が接続され
ている。また、節点１４には、インバータ２４の出力端
子と、インバータ２３、２６の入力端子が接続されてい
る。インバータ２５の出力端子は回路のデータ出力端子
１５に接続され、インバータ２６の出力端子は回路のデ
ータ出力端子１６に接続されている。The output terminal of the inverter 23 and the input terminals of the inverters 24 and 25 are further connected to the node 13. Further, the output terminal of the inverter 24 and the input terminals of the inverters 23 and 26 are connected to the node 14. The output terminal of the inverter 25 is connected to the data output terminal 15 of the circuit, and the output terminal of the inverter 26 is connected to the data output terminal 16 of the circuit.
【００１５】次に、図２を参照して第１の実施例の回路
動作について説明する。データ入力端子１１、１２には
図２に示されるようにデータＤ、∇Ｄが入力されている
ものとする。時刻ｔ１では、Ｄはハイ、∇Ｄはローとな
っている。このとき、出力端子１５に出力される出力デ
ータＱはハイ、出力端子１６に出力される出力データ∇
Ｑはローとなっている。Next, the circuit operation of the first embodiment will be described with reference to FIG. It is assumed that data D and ∇D are input to the data input terminals 11 and 12 as shown in FIG. At time t1, D is high and ∇D is low. At this time, the output data Q output to the output terminal 15 is high, and the output data ∇ output to the output terminal 16 is high.
Q is low.
【００１６】時刻ｔ２において、Ｄがローに転じると、
節点１３がハイ、Ｑがローとなる。また、節点１３がハ
イとなったことによりインバータ２４が反転して節点１
４がローとなり、これに伴って∇Ｑがハイとなる。時刻
ｔ３において、∇Ｄがハイに転じるが節点１４が既にロ
ーとなっているため、出力データＤ、∇Ｄに変化は生じ
ない。At time t2, when D goes low,
Node 13 is high and Q is low. In addition, since the node 13 becomes high, the inverter 24 is inverted and the node 1
4 goes low, and ∇Q goes high accordingly. At time t3, ∇D turns to high, but since the node 14 is already low, the output data D and ∇D do not change.
【００１７】時刻ｔ４において、∇Ｄがローに転じる
と、節点１４がハイ、∇Ｑがローとなる。また、節点１
４がハイとなったことによりインバータ２３が反転して
節点１３がローとなり、これに伴ってＱがハイとなる。
時刻ｔ５において、Ｄがハイに転じるが節点１３が既に
ローとなっているため、出力データＤ、∇Ｄに変化は生
じない。以下、同様の動作を繰り返す。At time t4, when ∇D turns low, node 14 goes high and ∇Q goes low. Also, node 1
When 4 becomes high, the inverter 23 is inverted and the node 13 becomes low, and Q becomes high accordingly.
At time t5, D changes to high, but since node 13 is already low, the output data D and ∇D do not change. Hereinafter, the same operation is repeated.
【００１８】以上のように、この駆動回路では、データ
Ｄの方が逆相データ▽Ｄより先に変化する場合には、先
に節点１３の状態が変化し、その変化によってインバー
タ２４が節点１４の状態を変化させるように動作する。
この節点１３、１４の状態の変化を受けて、インバータ
２５、２６からはタイミングの揃ったデータＤ、▽Ｄが
出力される。As described above, in this drive circuit, when the data D changes before the reverse phase data ▽ D, the state of the node 13 changes first, and the change causes the inverter 24 to change to the node 14. Operates to change the state of.
In response to the change in the states of the nodes 13 and 14, the inverters 25 and 26 output the data D and ∇D with uniform timing.
【００１９】逆に、データ▽Ｄの方がデータＤより先に
変化した場合には、先に節点１４の状態が変化し、その
変化によってインバータ２３が節点１３の状態を変化さ
せるように動作する。この節点１３、１４の状態の変化
を受けて、インバータ２５、２６からはタイミングの揃
ったデータＤ、▽Ｄが出力される。その結果、入力デー
タのduty比のずれは補正される。On the contrary, when the data ∇D changes before the data D, the state of the node 14 changes first, and the change causes the inverter 23 to change the state of the node 13. . In response to the change in the states of the nodes 13 and 14, the inverters 25 and 26 output the data D and ∇D with uniform timing. As a result, the deviation of the duty ratio of the input data is corrected.
【００２０】図３は本発明の第２の実施例を示す回路図
である。本実施例は、第１の実施例におけるインバータ
２１、２２、２５、２６をバッファ回路３１、３２、３
５、３６と置き換えた回路である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention. In this embodiment, the inverters 21, 22, 25 and 26 in the first embodiment are replaced by buffer circuits 31, 32 and 3.
The circuit is replaced with the circuits 5 and 36.
【００２１】この駆動回路では、データ入力端子１１に
入力されるデータＤの方が、データ入力端子１２に入力
されるデータ▽Ｄより先に変化する場合には、先に節点
１３の状態が変化し、その変化によってインバータ２４
が節点１４の状態を変化させるように動作する。この節
点１３、１４の状態の変化を受けて、バッファ回路３
５、３６からはタイミングの揃ったデータＤ、▽Ｄが出
力される。In this drive circuit, when the data D input to the data input terminal 11 changes before the data ∇D input to the data input terminal 12, the state of the node 13 changes first. The inverter 24
Operates to change the state of node 14. In response to the change in the states of the nodes 13 and 14, the buffer circuit 3
Data D and ∇D with uniform timing are output from 5 and 36.
【００２２】逆に、データ▽Ｄの方がデータＤより先に
変化する場合には、先に節点１４の状態が変化し、その
変化によってインバータ２３が節点１３の状態を変化さ
せるように動作する。この節点１３、１４の状態の変化
を受けて、バッファ回路３５、３６からはタイミングの
揃ったデータＤ、▽Ｄが出力される。これにより、入力
データのduty比のずれが補正できる。On the contrary, when the data ∇D changes before the data D, the state of the node 14 changes first, and the change causes the inverter 23 to change the state of the node 13. . In response to the change in the states of the nodes 13 and 14, the buffer circuits 35 and 36 output the data D and ∇D at the same timing. As a result, the deviation of the duty ratio of the input data can be corrected.
【００２３】図４は、本発明の第３の実施例を示す回路
図である。同図において、図１に示した第１の実施例の
部分と対応する部分については同一の参照番号が付せら
れているので重複する説明は省略する。本実施例の第１
の実施例と相違する点は、インバータ２１の出力端子と
インバータ２５の入力端子との間に（節点１３ａと節点
１３ｂとの間に）遅延回路４１が、またインバータ２２
の出力端子とインバータ２６の入力端子との間に（節点
１４ａと節点１４ｂとの間に）遅延回路４２が接続され
ている点である。遅延回路４１、４２の遅延時間はイン
バータ２３、２４による遅延時間程度に設定されてい
る。FIG. 4 is a circuit diagram showing a third embodiment of the present invention. In the figure, parts corresponding to those of the first embodiment shown in FIG. 1 are designated by the same reference numerals, and a duplicate description will be omitted. First of this embodiment
2 is different from that of the first embodiment in that the delay circuit 41 is provided between the output terminal of the inverter 21 and the input terminal of the inverter 25 (between the node 13a and the node 13b), and the inverter 22 is also provided.
The delay circuit 42 is connected between the output terminal of the inverter and the input terminal of the inverter 26 (between the node 14a and the node 14b). The delay times of the delay circuits 41 and 42 are set to about the delay times of the inverters 23 and 24.
【００２４】図１に示した第１の実施例では、例えばＤ
の方が∇Ｄより早く変化した場合、節点１４の方が節点
１３よりインバータ２４の反転時間分だけ遅れ、そのた
め、∇ＱのタイミングはＱに対して僅かに遅れる。これ
に対し、本実施例では、インバータ間に遅延回路４１、
４２が挿入されているため、例えばＤの方が∇Ｄより早
く変化した場合、先ず節点１３ａの電位が変化しこの電
位変化は同時に節点１３ｂ、１４ｂに伝達されるため、
Ｑと∇Ｑのタイミングは完全に揃えられる。In the first embodiment shown in FIG. 1, for example, D
When changes in ∇D occur faster than ∇D, the node 14 is delayed from the node 13 by the inversion time of the inverter 24, and therefore the timing of ∇Q is slightly delayed with respect to Q. On the other hand, in this embodiment, the delay circuit 41,
Since 42 is inserted, for example, when D changes earlier than ∇D, the potential of the node 13a changes first, and this potential change is transmitted to the nodes 13b and 14b at the same time.
The timings of Q and ∇Q are perfectly aligned.
【００２５】図５に示した従来例では、出力間のタイミ
ングずれやduty比のずれの補正を行う機能はなく、ま
た、第６に示したラッチ回路を用いる回路では、特定の
条件の下以外では、出力間のタイミングを合わせたり、
duty比の補正を行わせたりすることができなかったのに
対し、本発明の各実施例においては、交差接続したイン
バータ回路を用いることにより、出力間のタイミングを
揃えることができる外duty比をほぼ完全に補正すること
ができる。The conventional example shown in FIG. 5 does not have the function of correcting the timing deviation between outputs or the deviation of the duty ratio, and the circuit using the latch circuit shown in FIG. Then, match the timing between outputs,
While it was not possible to correct the duty ratio, in each of the embodiments of the present invention, by using the cross-connected inverter circuit, the outer duty ratio that can align the timing between outputs is set. It can be corrected almost completely.
【００２６】また、本発明の各実施例は２入力ＮＯＲ回
路を用いている図６の従来例に対し回路的に簡素化さ
れ、さらにクロック信号を必要としないためクロックの
ための駆動回路も必要なく、消費電力の増加もない。し
たがって、本発明の回路は、低消費電力化やＬＳＩの小
型化に対し有利な回路構成となっている。Further, each embodiment of the present invention is simplified in circuit as compared with the conventional example of FIG. 6 which uses a 2-input NOR circuit, and further, since a clock signal is not required, a drive circuit for a clock is also required. There is also no increase in power consumption. Therefore, the circuit of the present invention has a circuit configuration advantageous for low power consumption and miniaturization of LSI.
【００２７】[0027]
【発明の効果】以上説明したように、本発明の論理回路
は、２つの２段縦続接続インバータ（またはバッファ回
路）回路の中間点同士をインバータにより交差接続した
ものであるので、正相と逆相の立ち上がり立ち下がりの
タイミングを一致させることができると共に、信号のdu
ty比のずれを補正することができる。したがって、本発
明によれば、duty比のずれによって起こるＬＳＩの誤動
作を防止することができ、論理ＬＳＩの動作高速化に資
することができる。As described above, in the logic circuit of the present invention, since the midpoints of two two-stage cascade connection inverter (or buffer circuit) circuits are cross-connected by the inverters, the positive phase and the reverse phase are reversed. The timing of the rise and fall of the phase can be matched, and the signal du
It is possible to correct the deviation of the ty ratio. Therefore, according to the present invention, it is possible to prevent the malfunction of the LSI caused by the deviation of the duty ratio, and it is possible to contribute to the operation speedup of the logic LSI.
【図１】本発明の第１の実施例の回路図。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
【図２】本発明の第１の実施例の動作を説明するための
波形図。FIG. 2 is a waveform diagram for explaining the operation of the first embodiment of the present invention.
【図３】本発明の第２の実施例の回路図。FIG. 3 is a circuit diagram of a second embodiment of the present invention.
【図４】本発明の第３の実施例の回路図。FIG. 4 is a circuit diagram of a third embodiment of the present invention.
【図５】従来例の回路図。FIG. 5 is a circuit diagram of a conventional example.
【図６】他の従来例の回路図。FIG. 6 is a circuit diagram of another conventional example.
【図７】図６に示された従来例の動作を説明するための
波形図。7 is a waveform diagram for explaining the operation of the conventional example shown in FIG.
１１、１２ データ入力端子 １３、１３ａ、１３ｂ、１４、１４ａ、１４ｂ 節点 １５、１６ データ出力端子 １７ クロック入力端子 ２１、２２、２３、２４、２５、２６ インバータ ３１、３２、３５、３６ バッファ回路 ４１、４２ 遅延回路 ５１、５２、５３、５４ ＮＯＲ回路 11, 12 Data input terminals 13, 13a, 13b, 14, 14a, 14b Nodes 15, 16 Data output terminals 17 Clock input terminals 21, 22, 23, 24, 25, 26 Inverters 31, 32, 35, 36 Buffer circuits 41 , 42 delay circuits 51, 52, 53, 54 NOR circuits
Claims (3)
が第１の節点に接続された第１のインバータと、 第１のデータ信号とは反対位相の第２のデータ信号が入
力され、出力端子が第２の節点に接続された第２のイン
バータと、 入力端子が前記第１の節点に接続され、出力端子が第１
のデータ出力端子に接続された第３のインバータと、 入力端子が前記第２の節点に接続され、出力端子が第２
のデータ出力端子に接続された第４のインバータと、 入力端子が前記第１の節点に接続され、出力端子が前記
第２の節点に接続された第５のインバータと、 入力端子が前記第２の節点に接続され、出力端子が前記
第１の節点に接続された第６のインバータと、を有する
ことを特徴とする論理回路。1. A first inverter having a first data signal input thereto, an output terminal connected to a first node, and a second data signal having a phase opposite to that of the first data signal, A second inverter having an output terminal connected to the second node, an input terminal connected to the first node, and an output terminal having the first
A third inverter connected to the data output terminal of, and an input terminal connected to the second node and an output terminal of the second
A fourth inverter connected to the data output terminal of the second inverter, a fifth inverter having an input terminal connected to the first node and an output terminal connected to the second node, and an input terminal connected to the second inverter. A sixth inverter connected to the first node and having an output terminal connected to the first node.
が第１の節点に接続された第１のバッファ回路と、 第１のデータ信号とは反対位相の第２のデータ信号が入
力され、出力端子が第２の節点に接続された第２のバッ
ファ回路と、 入力端子が前記第１の節点に接続され、出力端子が第１
のデータ出力端子に接続された第３のバッファ回路と、 入力端子が前記第２の節点に接続され、出力端子が第２
のデータ出力端子に接続された第４のバッファ回路と、 入力端子が前記第１の節点に接続され、出力端子が前記
第２の節点に接続された第１のインバータと、 入力端子が前記第２の節点に接続され、出力端子が前記
第１の節点に接続された第２のインバータと、を有する
ことを特徴とする論理回路。2. A first buffer circuit having a first data signal input thereto, an output terminal connected to the first node, and a second data signal having a phase opposite to that of the first data signal. A second buffer circuit having an output terminal connected to the second node, an input terminal connected to the first node, and an output terminal first
A third buffer circuit connected to the data output terminal of the second node, an input terminal connected to the second node, and an output terminal connected to the second node.
A fourth buffer circuit connected to the data output terminal, a first inverter having an input terminal connected to the first node and an output terminal connected to the second node, and an input terminal having the first inverter A second inverter connected to the second node and having an output terminal connected to the first node.
が第１の節点に接続された第１のインバータと、 第１のデータ信号とは反対位相の第２のデータ信号が入
力され、出力端子が第２の節点に接続された第２のイン
バータと、 入力端子が前記第１の節点に接続され、出力端子が第３
の節点に接続された第１の遅延回路と、 入力端子が前記第２の節点に接続され、出力端子が第４
の節点に接続された第２の遅延回路と、 入力端子が前記第３の節点に接続され、出力端子が第１
のデータ出力端子に接続された第３のインバータと、 入力端子が前記第４の節点に接続され、出力端子が第２
のデータ出力端子に接続された第４のインバータと、 入力端子が前記第１の節点に接続され、出力端子が前記
第４の節点に接続された第５のインバータと、 入力端子が前記第２の節点に接続され、出力端子が前記
第３の節点に接続された第６のインバータと、を有する
ことを特徴とする論理回路。3. A first inverter having a first data signal input thereto, an output terminal connected to a first node, and a second data signal having a phase opposite to that of the first data signal, A second inverter having an output terminal connected to the second node, an input terminal connected to the first node, and an output terminal connected to the third node.
A first delay circuit connected to the second node, an input terminal connected to the second node, and an output terminal connected to the fourth node.
A second delay circuit connected to the node, an input terminal is connected to the third node, and an output terminal is the first
A third inverter connected to the data output terminal of the input terminal, an input terminal connected to the fourth node, and an output terminal connected to the second node.
A fourth inverter connected to the data output terminal of the first inverter, an input terminal connected to the first node, an output terminal connected to the fourth node, and an input terminal connected to the second inverter. And a sixth inverter connected to the third node and having an output terminal connected to the third node.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6273062A JP2870629B2 (en) | 1994-10-13 | 1994-10-13 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6273062A JP2870629B2 (en) | 1994-10-13 | 1994-10-13 | Logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116242A true JPH08116242A (en) | 1996-05-07 |
| JP2870629B2 JP2870629B2 (en) | 1999-03-17 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6273062A Expired - Lifetime JP2870629B2 (en) | 1994-10-13 | 1994-10-13 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870629B2 (en) |
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|---|---|
| JP2870629B2 (en) | 1999-03-17 |
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