JPH08115074A - 画像表示装置 - Google Patents
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- JPH08115074A JPH08115074A JP6248915A JP24891594A JPH08115074A JP H08115074 A JPH08115074 A JP H08115074A JP 6248915 A JP6248915 A JP 6248915A JP 24891594 A JP24891594 A JP 24891594A JP H08115074 A JPH08115074 A JP H08115074A
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Abstract
(57)【要約】
【目的】 画像表示装置において、高精細な画像空間を
低速な回路素子を用いて、記憶装置に蓄積した画像を高
速に転送し、表示制御する。 【構成】 高精細画像空間を間引いて４つのサブ画像空
間に分割し、４つの記憶装置１０５〜１０８に蓄積す
る。これら４つのサブ画像空間の画像データを共通バス
１０１を介して、４つの記憶装置１０５〜１０８から対
応した４つの表示装置１１０〜１１３へそれぞれ転送す
る。共通バス１０１は、各ノードに接続した装置間で独
立にデータ転送を行い、制御ホスト１０３はそのデータ
転送を制御して、４つの記憶装置１０５〜１０８の画像
データを同時に４つの表示装置に転送する。これによ
り、低速な回路素子を用いて画像データの高速な転送を
実現する。４つの表示装置１１０〜１１３は、各画像を
重畳投写方式で重畳合成し高精細画像空間を再現する。
低速な回路素子を用いて、記憶装置に蓄積した画像を高
速に転送し、表示制御する。 【構成】 高精細画像空間を間引いて４つのサブ画像空
間に分割し、４つの記憶装置１０５〜１０８に蓄積す
る。これら４つのサブ画像空間の画像データを共通バス
１０１を介して、４つの記憶装置１０５〜１０８から対
応した４つの表示装置１１０〜１１３へそれぞれ転送す
る。共通バス１０１は、各ノードに接続した装置間で独
立にデータ転送を行い、制御ホスト１０３はそのデータ
転送を制御して、４つの記憶装置１０５〜１０８の画像
データを同時に４つの表示装置に転送する。これによ
り、低速な回路素子を用いて画像データの高速な転送を
実現する。４つの表示装置１１０〜１１３は、各画像を
重畳投写方式で重畳合成し高精細画像空間を再現する。
Description
【０００１】
【産業上の利用分野】本発明は、記憶装置に蓄積された
大容量の画像空間を高速に表示する画像表示装置に関す
る。
大容量の画像空間を高速に表示する画像表示装置に関す
る。
【０００２】
【従来の技術】電子出版、遠隔医療、ＤＴＰ等コンピュ
ータと通信が融合することによるマルチメディアの世界
では、電子ディスプレイと、紙やフィルムとの境界がな
くなりつつあり、より、高精細画像への要望が高まりつ
つある。従来、記憶装置に蓄積した画像を表示するに
は、図１１に示すような画像表示装置で行われていた。
この画像表示装置は、共通バス９０１に制御ホスト用イ
ンタフェース回路９０２を介して制御ホスト９０３と、
記憶装置用インタフェース回路９０４を介して記憶装置
９０５および表示装置用インタフェース回路９０６を介
して表示装置９０７が接続された構成である。ここで、
記憶装置９０５に蓄積された画像は、制御ホスト９０３
からのコマンドによって読み出しが行われ、共通バス９
０１を介して表示装置９０７へ転送されていた。
ータと通信が融合することによるマルチメディアの世界
では、電子ディスプレイと、紙やフィルムとの境界がな
くなりつつあり、より、高精細画像への要望が高まりつ
つある。従来、記憶装置に蓄積した画像を表示するに
は、図１１に示すような画像表示装置で行われていた。
この画像表示装置は、共通バス９０１に制御ホスト用イ
ンタフェース回路９０２を介して制御ホスト９０３と、
記憶装置用インタフェース回路９０４を介して記憶装置
９０５および表示装置用インタフェース回路９０６を介
して表示装置９０７が接続された構成である。ここで、
記憶装置９０５に蓄積された画像は、制御ホスト９０３
からのコマンドによって読み出しが行われ、共通バス９
０１を介して表示装置９０７へ転送されていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
画像表示装置は、１台の記憶装置から表示装置へ画像を
転送する構成であるため、画像の高精細化にともなって
画素数が増大し、記憶装置から表示装置へのデータ転送
に長時間を要するといった問題が生じてきた。また、従
来の表示装置では画素数が増大すると、画素数に比例し
てアナログ信号の帯域が広がり、すでに１２８０×１０
２４画素のディスプレイでは信号帯域として１００ＭＨ
ｚが要求されている。これが、２０００×２０００画素
になると、約４００ＭＨｚとなってくる。さらに、画素
数が増大すると、信号帯域が広がるだけでなく、ディス
プレイのフレームレートは変わらないので、画像メモリ
の読み出し速度、メモリ制御回路の処理速度が高速にな
る。このため、高価で高速な回路素子を必要とするとい
った問題も生じてくる。
画像表示装置は、１台の記憶装置から表示装置へ画像を
転送する構成であるため、画像の高精細化にともなって
画素数が増大し、記憶装置から表示装置へのデータ転送
に長時間を要するといった問題が生じてきた。また、従
来の表示装置では画素数が増大すると、画素数に比例し
てアナログ信号の帯域が広がり、すでに１２８０×１０
２４画素のディスプレイでは信号帯域として１００ＭＨ
ｚが要求されている。これが、２０００×２０００画素
になると、約４００ＭＨｚとなってくる。さらに、画素
数が増大すると、信号帯域が広がるだけでなく、ディス
プレイのフレームレートは変わらないので、画像メモリ
の読み出し速度、メモリ制御回路の処理速度が高速にな
る。このため、高価で高速な回路素子を必要とするとい
った問題も生じてくる。
【０００４】本発明は、以上のような問題点を解決する
ためになされたものであり、高精細な画像空間を低速な
回路素子で実現できる表示装置を用いて、記憶装置に蓄
積されている画像データを高速に表示装置へ転送して、
表示制御することができる画像表示装置を提供すること
を目的としている。
ためになされたものであり、高精細な画像空間を低速な
回路素子で実現できる表示装置を用いて、記憶装置に蓄
積されている画像データを高速に表示装置へ転送して、
表示制御することができる画像表示装置を提供すること
を目的としている。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の画像表示装置では、複数に分割した画像
を分けて記憶する複数の記憶装置と、前記複数の記憶装
置から転送される画像を合成して表示する複数の表示装
置と、前記転送を制御する制御ホストと、前記記憶装置
および表示装置および制御ホストの各装置をインタフェ
ース回路を介して任意に接続する接続手段と、を具備す
ることを特徴とする。
めに、本発明の画像表示装置では、複数に分割した画像
を分けて記憶する複数の記憶装置と、前記複数の記憶装
置から転送される画像を合成して表示する複数の表示装
置と、前記転送を制御する制御ホストと、前記記憶装置
および表示装置および制御ホストの各装置をインタフェ
ース回路を介して任意に接続する接続手段と、を具備す
ることを特徴とする。
【０００６】上記装置における分割と合成に関しては、
高精細画像空間を前記表示装置の台数に等しい数のサブ
画像空間に間引いて分割し、該サブ画像空間に対応した
サブ画像データが前記複数の記憶装置に分けて格納さ
れ、前記制御ホストからの指示により前記サブ画像デー
タが接続手段を介して前記表示装置のそれぞれに同時に
前記サブ画像データが入力されて、前記複数の表示装置
が前記サブ画像データの画像を重畳合成して表示するの
が、好適である。
高精細画像空間を前記表示装置の台数に等しい数のサブ
画像空間に間引いて分割し、該サブ画像空間に対応した
サブ画像データが前記複数の記憶装置に分けて格納さ
れ、前記制御ホストからの指示により前記サブ画像デー
タが接続手段を介して前記表示装置のそれぞれに同時に
前記サブ画像データが入力されて、前記複数の表示装置
が前記サブ画像データの画像を重畳合成して表示するの
が、好適である。
【０００７】あるいは、高精細画像空間を前記表示装置
の台数に等しい数のサブ画像空間に領域分割し、該サブ
画像空間に対応したサブ画像データが前記複数の記憶装
置に分けて格納され、前記制御ホストからの指示により
前記サブ画像データが接続手段を介して前記表示装置の
それぞれに同時に前記サブ画像データが入力されて、前
記複数の表示装置が前記サブ画像データの画像を領域合
成して表示するのが、好適である。
の台数に等しい数のサブ画像空間に領域分割し、該サブ
画像空間に対応したサブ画像データが前記複数の記憶装
置に分けて格納され、前記制御ホストからの指示により
前記サブ画像データが接続手段を介して前記表示装置の
それぞれに同時に前記サブ画像データが入力されて、前
記複数の表示装置が前記サブ画像データの画像を領域合
成して表示するのが、好適である。
【０００８】また、以上の装置において、接続手段とし
ては、１または２以上の共通バスで構成するか、あるい
は、インテリジェントスイッチャで構成するのが好適で
ある。
ては、１または２以上の共通バスで構成するか、あるい
は、インテリジェントスイッチャで構成するのが好適で
ある。
【０００９】
【作用】本発明による画像表示装置では、画像空間を複
数に分割して複数の記憶装置に蓄積し、これら複数に分
割した画像空間の画像データを共通バス等の接続手段を
介して、目的の複数の表示装置へ転送する。接続手段は
各ノードに接続した装置間で独立にデータ転送を行い、
制御ホストはそのデータ転送を制御して、複数の記憶装
置に蓄積されていた画像データを同時に複数の表示装置
に転送する。これにより、低速な回路素子を用いて画像
データの高速な転送を実現する。複数の表示装置は、各
画像データの画像を結果的に合成し、高精細画像空間を
再現する。
数に分割して複数の記憶装置に蓄積し、これら複数に分
割した画像空間の画像データを共通バス等の接続手段を
介して、目的の複数の表示装置へ転送する。接続手段は
各ノードに接続した装置間で独立にデータ転送を行い、
制御ホストはそのデータ転送を制御して、複数の記憶装
置に蓄積されていた画像データを同時に複数の表示装置
に転送する。これにより、低速な回路素子を用いて画像
データの高速な転送を実現する。複数の表示装置は、各
画像データの画像を結果的に合成し、高精細画像空間を
再現する。
【００１０】
【実施例】以下、本発明の実施例を、図面を参照して詳
細に説明する。
細に説明する。
【００１１】図１は本発明の第１の実施例を示す図であ
り、画像表示装置のブロック構成を示す。本実施例は、
リング状の共通バス１０１に、制御ホスト用インタフェ
ース回路１０２を介して制御ホスト１０３と、記憶装置
用インタフェース回路１０４を介して４台の記憶装置１
０５，１０６，１０７，１０８、および表示装置用イン
タフェース回路１０９を介して４台の表示装置１１０，
１１１，１１２，１１３が接続された構成である。
り、画像表示装置のブロック構成を示す。本実施例は、
リング状の共通バス１０１に、制御ホスト用インタフェ
ース回路１０２を介して制御ホスト１０３と、記憶装置
用インタフェース回路１０４を介して４台の記憶装置１
０５，１０６，１０７，１０８、および表示装置用イン
タフェース回路１０９を介して４台の表示装置１１０，
１１１，１１２，１１３が接続された構成である。
【００１２】図２は高精細画像空間（２ｎ×２ｍ）２０
１を間引いて４つのサブ画像空間（ｍ×ｎ）２０２，２
０３，２０４，２０５に分割した例である。この例で
は、水平、垂直方向に１画素おきに間引いて分割を行っ
ている。４つのサブ画像空間Ａ２０２，Ｂ２０３，Ｃ２
０４，Ｄ２０５は、それぞれ図１の記憶装置Ａ１０５，
Ｂ１０６，Ｃ１０７，Ｄ１０８に分けて蓄積されてい
る。
１を間引いて４つのサブ画像空間（ｍ×ｎ）２０２，２
０３，２０４，２０５に分割した例である。この例で
は、水平、垂直方向に１画素おきに間引いて分割を行っ
ている。４つのサブ画像空間Ａ２０２，Ｂ２０３，Ｃ２
０４，Ｄ２０５は、それぞれ図１の記憶装置Ａ１０５，
Ｂ１０６，Ｃ１０７，Ｄ１０８に分けて蓄積されてい
る。
【００１３】図１および図２を用いて第１の実施例の画
像表示装置の動作を説明する。まず、制御ホスト１０３
からのコマンドによって、記憶装置Ａ１０５から記憶装
置用インタフェース回路１０４を介して表示装置Ａ１１
０へ向けての画像データを送信する。同様に、記憶装置
Ｂ１０６、記憶装置Ｃ１０７、記憶装置Ｄ１０８から表
示装置Ｂ１１１，Ｃ１１２，Ｄ１１３に向けてデータ転
送が行われる。それぞれの表示装置に接続した表示装置
用インタフェース回路１０９は、各表示装置あてのデー
タのみを選択して取り込み、各表示装置へデータを転送
する。１台の記憶装置からの転送に比べ、約４倍の転送
速度が得られる。
像表示装置の動作を説明する。まず、制御ホスト１０３
からのコマンドによって、記憶装置Ａ１０５から記憶装
置用インタフェース回路１０４を介して表示装置Ａ１１
０へ向けての画像データを送信する。同様に、記憶装置
Ｂ１０６、記憶装置Ｃ１０７、記憶装置Ｄ１０８から表
示装置Ｂ１１１，Ｃ１１２，Ｄ１１３に向けてデータ転
送が行われる。それぞれの表示装置に接続した表示装置
用インタフェース回路１０９は、各表示装置あてのデー
タのみを選択して取り込み、各表示装置へデータを転送
する。１台の記憶装置からの転送に比べ、約４倍の転送
速度が得られる。
【００１４】図３は本発明の第２の実施例を示すブロッ
ク構成図であり、上記第１の実施例において記憶装置を
２台とした場合の例である。すなわち、記憶装置の構成
に関しては、記憶装置Ａ１０５，Ｂ１０６のみがそれぞ
れ記憶装置用インタフェース１０４を介して共通バス１
０１に接続されている。それ以外の構成は第１の実施例
と同様である。
ク構成図であり、上記第１の実施例において記憶装置を
２台とした場合の例である。すなわち、記憶装置の構成
に関しては、記憶装置Ａ１０５，Ｂ１０６のみがそれぞ
れ記憶装置用インタフェース１０４を介して共通バス１
０１に接続されている。それ以外の構成は第１の実施例
と同様である。
【００１５】本実施例の動作は次のとおりである。共通
バス１０１に接続された記憶装置Ａ１０５，Ｂ１０６に
は、図２の高精細画像空間２０１を分割した４つのサブ
画像空間Ａ２０１，Ｂ２０２，Ｃ２０３，Ｄ２０４が２
つに分けられて蓄積されている。例えば、記憶装置Ａ１
０５には、サブ画像空間Ａ２０２とサブ画像空間Ｂ２０
３が蓄積され、また、記憶装置Ｂ１０６にはサブ画像空
間Ｃ２０４とサブ画像空間Ｄ２０５が蓄積されている。
制御ホスト１０３からのコマンドによって記憶装置Ａ１
０５からは、例えば、最初にサブ画像空間Ａ２０２が表
示装置Ａ１１０に向けて送信され、その送信の完了後、
サブ画像空間Ｂ２０３が表示装置Ｂ１１１に向けて送信
される。記憶装置Ｂ１０６においても同様に、サブ画像
空間Ｃ２０４とサブ画像空間Ｄ２０５がそれぞれの表示
装置Ｃ１１２，Ｄ１１３に向けて送信される。各表示装
置用インタフェース回路１０９では、自分あてのデータ
のみを選択して取り込む。本実施例の場合には、１台だ
けの記憶装置からの転送に比べて約２倍の転送速度が得
られる。
バス１０１に接続された記憶装置Ａ１０５，Ｂ１０６に
は、図２の高精細画像空間２０１を分割した４つのサブ
画像空間Ａ２０１，Ｂ２０２，Ｃ２０３，Ｄ２０４が２
つに分けられて蓄積されている。例えば、記憶装置Ａ１
０５には、サブ画像空間Ａ２０２とサブ画像空間Ｂ２０
３が蓄積され、また、記憶装置Ｂ１０６にはサブ画像空
間Ｃ２０４とサブ画像空間Ｄ２０５が蓄積されている。
制御ホスト１０３からのコマンドによって記憶装置Ａ１
０５からは、例えば、最初にサブ画像空間Ａ２０２が表
示装置Ａ１１０に向けて送信され、その送信の完了後、
サブ画像空間Ｂ２０３が表示装置Ｂ１１１に向けて送信
される。記憶装置Ｂ１０６においても同様に、サブ画像
空間Ｃ２０４とサブ画像空間Ｄ２０５がそれぞれの表示
装置Ｃ１１２，Ｄ１１３に向けて送信される。各表示装
置用インタフェース回路１０９では、自分あてのデータ
のみを選択して取り込む。本実施例の場合には、１台だ
けの記憶装置からの転送に比べて約２倍の転送速度が得
られる。
【００１６】以上説明した実施例の画像転送はナショナ
ルセミコンダクタ社が提案しているデータ伝送アーキテ
クチャであるＱｕｉｃｋＲｉｎｇ（クイックリング）を
用いて実現できる。ＱｕｉｃｋＲｉｎｇは、リング状の
共通バスを有し、リングに接続したノード間でポイント
ツーポイントのデータ転送ができる伝送アーキテクチャ
である。
ルセミコンダクタ社が提案しているデータ伝送アーキテ
クチャであるＱｕｉｃｋＲｉｎｇ（クイックリング）を
用いて実現できる。ＱｕｉｃｋＲｉｎｇは、リング状の
共通バスを有し、リングに接続したノード間でポイント
ツーポイントのデータ転送ができる伝送アーキテクチャ
である。
【００１７】図４のブロック構成図に、ＱｕｉｃｋＲｉ
ｎｇを用いて作製した画像表示装置の例として上記第２
の実施例の具体的な構成例を示す。共通バス１０１とし
て、ＱｕｉｃｋＲｉｎｇバスを用いている。記憶装置Ａ
１０５、記憶装置Ｂ１０６は、ディスク３１０とＳＣＳ
Ｉインタフェース３１１から構成されている。この記憶
装置Ａ１０５，Ｂ１０６は、それぞれＶＭＥバス（標準
規格化バス）を介して記憶装置用インタフェース回路１
０４に接続されている。この記憶装置用インタフェース
回路１０４は、共通バス１０１と記憶装置Ａ１０５，Ｂ
１０６とを接続する機能を有し、本実施例ではＶＭＥイ
ンタフェースとＱｕｉｃｋＲｉｎｇインタフェースから
成るＶＭＥバスアダプタによって構成されている。４台
の重畳合成方式による表示装置Ａ１１０，Ｂ１１１，Ｃ
１１２，Ｄ１１３へは、各表示装置に対応したＡ−ｃｈ
〜Ｄ−ｃｈから成る４つの画像変換回路３０１，３０
２，３０３，３０４から映像信号が送られることにな
る。各画像変換回路は、ＱｕｉｃｋＲｉｎｇバス１０１
との接続の機能を果たす表示装置用インタフェース回路
１０９、すなわち、ＶＭＥインタフェースとＱｕｉｃｋ
Ｒｉｎｇインタフェースから成るＶＭＥバスアダプタ、
および、ＶＭＥバス、フレームメモリ３０６、メモリ制
御回路３０５から構成される。画像データの転送および
画像データの表示は、制御ホストであるＷＳ（ワークス
テーション、例えばサンマイクロシステム社製のＳＵＮ
等）１０３によって制御され、このＷＳ１０３はＳバス
（サンマイクロシステム社の使用バス）アダプタによる
制御ホスト用インタフェース回路１０２を介してＱｕｉ
ｃｋＲｉｎｇバス１０１に接続される。画像変換回路３
０１〜３０４を含む装置全体３０８の同期は、クロック
発生器３０７によってとられる。
ｎｇを用いて作製した画像表示装置の例として上記第２
の実施例の具体的な構成例を示す。共通バス１０１とし
て、ＱｕｉｃｋＲｉｎｇバスを用いている。記憶装置Ａ
１０５、記憶装置Ｂ１０６は、ディスク３１０とＳＣＳ
Ｉインタフェース３１１から構成されている。この記憶
装置Ａ１０５，Ｂ１０６は、それぞれＶＭＥバス（標準
規格化バス）を介して記憶装置用インタフェース回路１
０４に接続されている。この記憶装置用インタフェース
回路１０４は、共通バス１０１と記憶装置Ａ１０５，Ｂ
１０６とを接続する機能を有し、本実施例ではＶＭＥイ
ンタフェースとＱｕｉｃｋＲｉｎｇインタフェースから
成るＶＭＥバスアダプタによって構成されている。４台
の重畳合成方式による表示装置Ａ１１０，Ｂ１１１，Ｃ
１１２，Ｄ１１３へは、各表示装置に対応したＡ−ｃｈ
〜Ｄ−ｃｈから成る４つの画像変換回路３０１，３０
２，３０３，３０４から映像信号が送られることにな
る。各画像変換回路は、ＱｕｉｃｋＲｉｎｇバス１０１
との接続の機能を果たす表示装置用インタフェース回路
１０９、すなわち、ＶＭＥインタフェースとＱｕｉｃｋ
Ｒｉｎｇインタフェースから成るＶＭＥバスアダプタ、
および、ＶＭＥバス、フレームメモリ３０６、メモリ制
御回路３０５から構成される。画像データの転送および
画像データの表示は、制御ホストであるＷＳ（ワークス
テーション、例えばサンマイクロシステム社製のＳＵＮ
等）１０３によって制御され、このＷＳ１０３はＳバス
（サンマイクロシステム社の使用バス）アダプタによる
制御ホスト用インタフェース回路１０２を介してＱｕｉ
ｃｋＲｉｎｇバス１０１に接続される。画像変換回路３
０１〜３０４を含む装置全体３０８の同期は、クロック
発生器３０７によってとられる。
【００１８】本構成例における画像データの転送および
画像データの表示に関する制御の一例を示す。図５は記
憶装置Ａ１０５および記憶装置Ｂ１０６からＶＭＥバス
アダプタを介して転送される画像データの構造例であ
り、図５（ａ）は記憶装置Ａ１０５の場合、図５（ｂ）
は記憶装置Ｂ１０６の場合を示す。画像データの先頭に
あるヘッダは、記憶装置用インタフェース回路１０４の
ＱｕｉｃｋＲｉｎｇインタフェースでつけられ、データ
の宛先が示されている。記憶装置Ａ１０５からは表示装
置Ａ１１０用の画像データＡと表示装置Ｂ１１１用の画
像データＢが転送される。また、記憶装置Ｂ１０６から
は表示装置Ｃ１１２用の画像データＣと表示装置Ｄ用の
画像データＤが転送される。実際の転送においては、ま
ず、ＷＳ１０３からのコマンドがＱｕｉｃｋＲｉｎｇバ
ス１０１上に転送され、表示装置用インタフェース回路
１０４を構成するＱｕｉｃｋＲｉｎｇインタフェースが
データの取得状態となり、次に、ＷＳ１０３からのコマ
ンドによって記憶装置Ａ１０５および記憶装置Ｂ１０６
から画像データが転送される。記憶装置Ａ１０５から
は、まず、画像データＡがＡ−ｃｈの画像変換回路を構
成するＱｕｉｃｋＲｉｎｇインタフェースに向けて転送
され、同時に、記憶装置Ｂ１０６からは、画像データＣ
がＣ−ｃｈの画像変換回路を構成するＱｕｉｃｋＲｉｎ
ｇインタフェースに向けて転送される。各々のＱｕｉｃ
ｋＲｉｎｇインタフェースで自分あての画像データを取
得した後、ＶＭＥバスインタフェースを介してＶＭＥバ
ス上に転送され、メモリ制御回路３０５のコマンドにし
たがってフレームメモリ３０６にデータが書き込まれ
る。４−ｃｈ間の同期はクロック発生器３０７によって
とられている。以上示した手順にしたがって画像データ
が高速に転送され表示される。
画像データの表示に関する制御の一例を示す。図５は記
憶装置Ａ１０５および記憶装置Ｂ１０６からＶＭＥバス
アダプタを介して転送される画像データの構造例であ
り、図５（ａ）は記憶装置Ａ１０５の場合、図５（ｂ）
は記憶装置Ｂ１０６の場合を示す。画像データの先頭に
あるヘッダは、記憶装置用インタフェース回路１０４の
ＱｕｉｃｋＲｉｎｇインタフェースでつけられ、データ
の宛先が示されている。記憶装置Ａ１０５からは表示装
置Ａ１１０用の画像データＡと表示装置Ｂ１１１用の画
像データＢが転送される。また、記憶装置Ｂ１０６から
は表示装置Ｃ１１２用の画像データＣと表示装置Ｄ用の
画像データＤが転送される。実際の転送においては、ま
ず、ＷＳ１０３からのコマンドがＱｕｉｃｋＲｉｎｇバ
ス１０１上に転送され、表示装置用インタフェース回路
１０４を構成するＱｕｉｃｋＲｉｎｇインタフェースが
データの取得状態となり、次に、ＷＳ１０３からのコマ
ンドによって記憶装置Ａ１０５および記憶装置Ｂ１０６
から画像データが転送される。記憶装置Ａ１０５から
は、まず、画像データＡがＡ−ｃｈの画像変換回路を構
成するＱｕｉｃｋＲｉｎｇインタフェースに向けて転送
され、同時に、記憶装置Ｂ１０６からは、画像データＣ
がＣ−ｃｈの画像変換回路を構成するＱｕｉｃｋＲｉｎ
ｇインタフェースに向けて転送される。各々のＱｕｉｃ
ｋＲｉｎｇインタフェースで自分あての画像データを取
得した後、ＶＭＥバスインタフェースを介してＶＭＥバ
ス上に転送され、メモリ制御回路３０５のコマンドにし
たがってフレームメモリ３０６にデータが書き込まれ
る。４−ｃｈ間の同期はクロック発生器３０７によって
とられている。以上示した手順にしたがって画像データ
が高速に転送され表示される。
【００１９】以下、リング状の共通バスではなく、別形
態の共通バス等を使った第３および第４の実施例を示
す。
態の共通バス等を使った第３および第４の実施例を示
す。
【００２０】図６は第３の実施例を示す図であり、共通
バスを２本（共通バスＡ４０１，Ｂ４０２）を用いた場
合の画像表示装置のブロック構成を示す。共通バスＡ４
０１に記憶装置用インタフェース回路４０４を介して記
憶装置Ａ１０５が接続されている。また、共通バスＢ４
０２には記憶装置用インタフェース回路４０４を介して
記憶装置Ｂ１０６が接続されている。また、共通バスＡ
４０１には２つの表示用インタフェース回路４０５を介
してそれぞれ表示装置Ａ１１０と表示装置Ｂ１１１が接
続され、同様に、共通バスＢ４０２には２つの表示用イ
ンタフェース回路４０５を介してそれぞれ表示装置Ａ１
１２と表示装置Ｂ１１２が接続されている。
バスを２本（共通バスＡ４０１，Ｂ４０２）を用いた場
合の画像表示装置のブロック構成を示す。共通バスＡ４
０１に記憶装置用インタフェース回路４０４を介して記
憶装置Ａ１０５が接続されている。また、共通バスＢ４
０２には記憶装置用インタフェース回路４０４を介して
記憶装置Ｂ１０６が接続されている。また、共通バスＡ
４０１には２つの表示用インタフェース回路４０５を介
してそれぞれ表示装置Ａ１１０と表示装置Ｂ１１１が接
続され、同様に、共通バスＢ４０２には２つの表示用イ
ンタフェース回路４０５を介してそれぞれ表示装置Ａ１
１２と表示装置Ｂ１１２が接続されている。
【００２１】第３の実施例においては、制御ホスト用イ
ンタフェース回路４０３を介しての制御ホスト１０３か
らのコマンドによって、記憶装置Ａ１０５からは、共通
バスＡ１０５を介して、表示装置Ａのデータおよび表示
装置Ｂのデータが転送される。同様に、記憶装置Ｂから
は共通バスＢ１０６を介して、表示装置Ｃのデータおよ
び表示装置Ｄのデータが転送される。この実施例では、
２つの共通バスが完全に独立して動作できるため、記憶
装置や表示装置が多数の場合、あるいは高速な場合に、
より高速な画像データ転送ができる。
ンタフェース回路４０３を介しての制御ホスト１０３か
らのコマンドによって、記憶装置Ａ１０５からは、共通
バスＡ１０５を介して、表示装置Ａのデータおよび表示
装置Ｂのデータが転送される。同様に、記憶装置Ｂから
は共通バスＢ１０６を介して、表示装置Ｃのデータおよ
び表示装置Ｄのデータが転送される。この実施例では、
２つの共通バスが完全に独立して動作できるため、記憶
装置や表示装置が多数の場合、あるいは高速な場合に、
より高速な画像データ転送ができる。
【００２２】図７は第４の実施例を示す図であり、イン
テリジェントスイッチャを用いた場合の画像表示装置の
ブロック構成である。インテリジェントスイッチャ５０
１には、制御ホスト用インタフェース回路５０３を介し
て制御ホスト１０３が接続され、２つの記憶装置用イン
タフェース回路５０４を介してそれぞれ記憶装置Ａ１０
５および記憶装置Ｂ１０６が接続され、４つの表示装置
用インタフェース回路５０５を介してそれぞれ表示装置
Ａ１１０、表示装置Ｂ１１１、表示装置Ｃ１１２、表示
装置Ｄが接続されている。インテリジェントスイッチャ
５０１は、ルートスイッチを有し、データのヘッダ等を
解読して１以上の任意の装置同士の組を接続する機能を
有する。
テリジェントスイッチャを用いた場合の画像表示装置の
ブロック構成である。インテリジェントスイッチャ５０
１には、制御ホスト用インタフェース回路５０３を介し
て制御ホスト１０３が接続され、２つの記憶装置用イン
タフェース回路５０４を介してそれぞれ記憶装置Ａ１０
５および記憶装置Ｂ１０６が接続され、４つの表示装置
用インタフェース回路５０５を介してそれぞれ表示装置
Ａ１１０、表示装置Ｂ１１１、表示装置Ｃ１１２、表示
装置Ｄが接続されている。インテリジェントスイッチャ
５０１は、ルートスイッチを有し、データのヘッダ等を
解読して１以上の任意の装置同士の組を接続する機能を
有する。
【００２３】以上の構成の第４の実施例においては、制
御ホスト１０３からのコマンドによって、記憶装置Ａ１
０５からのデータは、インテリジェントスイッチャ５０
１に接続されて表示装置Ａ１１０と表示装置Ｂ１１１へ
転送され、記憶装置Ｂ１０６からのデータは、同様に表
示装置Ｃ１１２と表示装置Ｄ１１３へ転送される。イン
テリジェントスイッチャ５０１によって接続されるルー
トは互いに独立であるため、データ転送の高速化に有利
である。
御ホスト１０３からのコマンドによって、記憶装置Ａ１
０５からのデータは、インテリジェントスイッチャ５０
１に接続されて表示装置Ａ１１０と表示装置Ｂ１１１へ
転送され、記憶装置Ｂ１０６からのデータは、同様に表
示装置Ｃ１１２と表示装置Ｄ１１３へ転送される。イン
テリジェントスイッチャ５０１によって接続されるルー
トは互いに独立であるため、データ転送の高速化に有利
である。
【００２４】図８は、以上説明した画像表示装置で実際
に画像メモリの内容を表示するための説明図である。一
例として表示装置に投写型表示装置を使用した場合を示
している。６０１〜６０４は４台のプロジェクタ（投写
ユニット）であり、それぞれの画像メモリの内容を表示
する前述の表示装置Ａ，Ｂ，Ｃ，Ｄに相当している。プ
ロジェクタＡ６０１，Ｂ６０２，Ｃ６０３，Ｄ６０４
は、それぞれの画像をスクリーン６０５上で互いの画素
間を重畳するように投写する（重畳投写方式）。サブ画
像空間は図２に示したように互いに１画素ずつずれた構
造であるので、スクリーン６０５上では間引き前の高精
細情報を表示することになる。この重畳投写方式は、Ｔ
ＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を
用いた液晶パネルの画像を投写光学系で拡大投写する表
示装置によって実現できる。
に画像メモリの内容を表示するための説明図である。一
例として表示装置に投写型表示装置を使用した場合を示
している。６０１〜６０４は４台のプロジェクタ（投写
ユニット）であり、それぞれの画像メモリの内容を表示
する前述の表示装置Ａ，Ｂ，Ｃ，Ｄに相当している。プ
ロジェクタＡ６０１，Ｂ６０２，Ｃ６０３，Ｄ６０４
は、それぞれの画像をスクリーン６０５上で互いの画素
間を重畳するように投写する（重畳投写方式）。サブ画
像空間は図２に示したように互いに１画素ずつずれた構
造であるので、スクリーン６０５上では間引き前の高精
細情報を表示することになる。この重畳投写方式は、Ｔ
ＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を
用いた液晶パネルの画像を投写光学系で拡大投写する表
示装置によって実現できる。
【００２５】図９は液晶パネルの画素の形状である。７
０１は光を通過する開口部であり、７０２は光を遮断す
る遮断部である。開口部７０１は間引いた画素に相当す
る大きさに形成されて配置され、そこから例えば間引い
た画像Ａが投写される。遮断部７０２は液晶パネルの画
素のゲート線、データ線の配線領域からの光もれを防ぐ
ために必要であり、通常６０〜７０％を占める。
０１は光を通過する開口部であり、７０２は光を遮断す
る遮断部である。開口部７０１は間引いた画素に相当す
る大きさに形成されて配置され、そこから例えば間引い
た画像Ａが投写される。遮断部７０２は液晶パネルの画
素のゲート線、データ線の配線領域からの光もれを防ぐ
ために必要であり、通常６０〜７０％を占める。
【００２６】図１０は上記液晶パネルを複数用いて各液
晶パネルの画像間に重畳させて、高精細な画像を生成す
る重畳投写方式を説明している。８０１から８０４は液
晶パネルの画像Ａ〜Ｄであり、説明を簡単にするため２
×２の画素数としている。画像Ａ〜Ｄを互いに画素の遮
断部７０２に重畳させれば、８０５に示す重畳画像、す
なわち、４×４画素の４倍の画素数の画像が得られる。
すなわち、画像ＡとＢ、画像ＣとＤは互いに水平走査方
向で１８０度サンプル点がずれた画像であり、画像Ａ、
Ｂと画像Ｃ、Ｄは走査線がずれた画像であれば、重畳さ
れた画像８０５は４倍の高精細な画像となる。
晶パネルの画像間に重畳させて、高精細な画像を生成す
る重畳投写方式を説明している。８０１から８０４は液
晶パネルの画像Ａ〜Ｄであり、説明を簡単にするため２
×２の画素数としている。画像Ａ〜Ｄを互いに画素の遮
断部７０２に重畳させれば、８０５に示す重畳画像、す
なわち、４×４画素の４倍の画素数の画像が得られる。
すなわち、画像ＡとＢ、画像ＣとＤは互いに水平走査方
向で１８０度サンプル点がずれた画像であり、画像Ａ、
Ｂと画像Ｃ、Ｄは走査線がずれた画像であれば、重畳さ
れた画像８０５は４倍の高精細な画像となる。
【００２７】なお、高精細画像空間の分割数は４に限る
ものではない。また、高精細画像空間の分割の仕方とし
ては、複数区画に領域分割し、これを複数の表示装置で
つなぎ合わせるように領域合成して表示するようにして
も良い。
ものではない。また、高精細画像空間の分割の仕方とし
ては、複数区画に領域分割し、これを複数の表示装置で
つなぎ合わせるように領域合成して表示するようにして
も良い。
【００２８】
【発明の効果】以上、説明したように、本発明の画像表
示装置によれば、複数の記憶装置と複数の表示装置と制
御ホスト、および各装置間に接続する接続手段を用い
て、高精細画像空間を表示装置の台数分の複数の画像空
間に分割し、分割した画像空間を複数の記憶装置に蓄積
し、制御ホストの制御によってそれぞれの記憶装置から
表示装置へ同時に画像空間の内容を転送し、その画像空
間の内容を合成して画像を表示するため、高精細画像を
高速に転送でき、低速な回路素子で高精細な画像空間を
実現できる。
示装置によれば、複数の記憶装置と複数の表示装置と制
御ホスト、および各装置間に接続する接続手段を用い
て、高精細画像空間を表示装置の台数分の複数の画像空
間に分割し、分割した画像空間を複数の記憶装置に蓄積
し、制御ホストの制御によってそれぞれの記憶装置から
表示装置へ同時に画像空間の内容を転送し、その画像空
間の内容を合成して画像を表示するため、高精細画像を
高速に転送でき、低速な回路素子で高精細な画像空間を
実現できる。
【００２９】接続手段として、共通バスを用いる場合に
は、安価に構成できる利点があり、２以上の共通バスを
用いた場合には、画面の分割数が多く記憶装置の数も多
い場合に有利である。また、インテリジェントスイッチ
ャを用いた場合には、共通バスを使用しないのでデータ
転送の高速化に有利である。
は、安価に構成できる利点があり、２以上の共通バスを
用いた場合には、画面の分割数が多く記憶装置の数も多
い場合に有利である。また、インテリジェントスイッチ
ャを用いた場合には、共通バスを使用しないのでデータ
転送の高速化に有利である。
【図１】本発明の第１の実施例を示す図であり、リング
状の共通バスを用いた場合の画像表示装置のブロック構
成図である。
状の共通バスを用いた場合の画像表示装置のブロック構
成図である。
【図２】高精細画像空間と分割したサブ画像空間との関
係の一例を示す説明図である。
係の一例を示す説明図である。
【図３】本発明の第２の実施例を示す図であり、記憶装
置が２台の場合の画像表示装置のブロック構成図であ
る。
置が２台の場合の画像表示装置のブロック構成図であ
る。
【図４】上記実施例の具体的な構成例を示す図であり、
共通バスにＱｕｉｃｋＲｉｎｇバスを用いた画像表示装
置を用いた一例を示す構成図である。
共通バスにＱｕｉｃｋＲｉｎｇバスを用いた画像表示装
置を用いた一例を示す構成図である。
【図５】（ａ），（ｂ）は、図４で示した画像表示装置
における画像データの構造例を示す説明図である。
における画像データの構造例を示す説明図である。
【図６】本発明の第３の実施例を示す図であり、共通バ
スを２本を用いた場合の画像表示装置のブロック構成図
である。
スを２本を用いた場合の画像表示装置のブロック構成図
である。
【図７】本発明の第４の実施例を示す図であり、インテ
リジェントスイッチャを用いた場合の画像表示装置のブ
ロック構成図である。
リジェントスイッチャを用いた場合の画像表示装置のブ
ロック構成図である。
【図８】本発明におけるサブ画像メモリの内容を表示す
るための一例を示す説明図である。
るための一例を示す説明図である。
【図９】上記表示の一例における液晶パネルの画素の形
状を示す図である。
状を示す図である。
【図１０】上記液晶パネルを複数用いて各液晶パネルの
画像間に重畳させて、高精細な画像を生成する重畳投写
方式の説明図である。
画像間に重畳させて、高精細な画像を生成する重畳投写
方式の説明図である。
【図１１】従来の画像表示装置を示すブロック構成図で
ある。
ある。
１０１…共通バス １０２…制御ホスト用インタフェース回路 １０３…制御ホスト １０４…記憶装置用インタフェース回路 １０５〜１０７…記憶装置 １０９…表示装置用インタフェース回路 １１０〜１１３…表示装置 ２０１…高精細画像空間（２ｎ×２ｍ） ２０２〜２０５…サブ画像空間（ｎ×ｍ） ４０１…共通バスＡ ４０２…共通バスＢ ４０３…制御ホスト用インタフェース回路 ４０４…記憶装置用インタフェース回路 ４０５…表示装置用インタフェース回路 ５０１…インテリジェントスイッチャ ５０３…制御ホスト用インタフェース回路 ５０４…記憶装置用インタフェース回路 ５０５…表示装置用インタフェース回路 ６０１〜６０４…プロジェクタ
Claims (5)
- 【請求項１】 複数に分割した画像を分けて記憶する複
数の記憶装置と、前記複数の記憶装置から転送される画
像を合成して表示する複数の表示装置と、前記転送を制
御する制御ホストと、前記記憶装置および表示装置およ
び制御ホストの各装置をインタフェース回路を介して任
意に接続する接続手段と、を具備することを特徴とする
画像表示装置。 - 【請求項２】 請求項１記載の画像表示装置において、
高精細画像空間を前記表示装置の台数に等しい数のサブ
画像空間に間引いて分割し、該サブ画像空間に対応した
サブ画像データが前記複数の記憶装置に分けて格納さ
れ、前記制御ホストからの指示により前記サブ画像デー
タが接続手段を介して前記表示装置のそれぞれに同時に
前記サブ画像データが入力されて、前記複数の表示装置
が前記サブ画像データの画像を重畳合成して表示するこ
とを特徴とする画像表示装置。 - 【請求項３】 請求項１記載の画像表示装置において、
高精細画像空間を前記表示装置の台数に等しい数のサブ
画像空間に領域分割し、該サブ画像空間に対応したサブ
画像データが前記複数の記憶装置に分けて格納され、前
記制御ホストからの指示により前記サブ画像データが接
続手段を介して前記表示装置のそれぞれに同時に前記サ
ブ画像データが入力されて、前記複数の表示装置が前記
サブ画像データの画像を領域合成して表示することを特
徴とする画像表示装置。 - 【請求項４】 接続手段が１または２以上の共通バスか
ら構成されていることを特徴とする請求項１または請求
項２または請求項３記載の画像表示装置。 - 【請求項５】 接続手段がインテリジェントスイッチャ
から構成されていることを特徴とする請求項１または請
求項２または請求項３記載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6248915A JPH08115074A (ja) | 1994-10-14 | 1994-10-14 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6248915A JPH08115074A (ja) | 1994-10-14 | 1994-10-14 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115074A true JPH08115074A (ja) | 1996-05-07 |
Family
ID=17185322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6248915A Pending JPH08115074A (ja) | 1994-10-14 | 1994-10-14 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115074A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7369131B2 (en) | 2001-10-19 | 2008-05-06 | Samsung Electronics Co., Ltd. | Multi-display system and method thereof |
| JP2009141829A (ja) * | 2007-12-10 | 2009-06-25 | Seiko Epson Corp | プロジェクションシステム及びプロジェクタ |
| JP2015162864A (ja) * | 2014-02-28 | 2015-09-07 | 日本放送協会 | 表示装置 |
-
1994
- 1994-10-14 JP JP6248915A patent/JPH08115074A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7369131B2 (en) | 2001-10-19 | 2008-05-06 | Samsung Electronics Co., Ltd. | Multi-display system and method thereof |
| JP2009141829A (ja) * | 2007-12-10 | 2009-06-25 | Seiko Epson Corp | プロジェクションシステム及びプロジェクタ |
| JP2015162864A (ja) * | 2014-02-28 | 2015-09-07 | 日本放送協会 | 表示装置 |
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