JPH08110828A

JPH08110828A - タッチパネルの押圧位置検出装置

Info

Publication number: JPH08110828A
Application number: JP31072594A
Authority: JP
Inventors: Yoshiro Yamaha; 義郎山羽
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 1994-08-18
Filing date: 1994-12-14
Publication date: 1996-04-30

Abstract

(57)【要約】【目的】タッチパネルに印加される電源電圧の変動や
各種部品のバラツキの影響を回避することができるタッ
チパネルの押圧位置検出装置を提供する。【構成】電圧の印加されている抵抗線ＬＡ_iの電極間
から電圧Ｖｍを取り出し、この電圧をスイッチＳＲ１，
ＳＲ２を介して抵抗線と並列回路を構成する抵抗列１３
の両端に印加し、抵抗列の各抵抗間に設けられた各タッ
プから各電圧値Ｖｎを得る。また、電圧の印加されてい
ない電極からスイッチＳＴを介して、押圧部位の電圧Ｖ
ｔを取り出す。そして、タップの電圧値Ｖｎと押圧部位
の電圧値Ｖｔをコンパレータ１６及び逐次比較回路１７
で比較することにより基板上の押圧位置を検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ペンタッチ入力装置や
タブレット等に用いられる感圧ディジタル型抵抗膜及び
感圧アナログ型抵抗膜を有するタッチパネルの押圧位置
検出装置に関する。

【０００２】

【従来の技術】従来のタッチパネルの押圧位置検出装置
としては、例えば図４に示す構成のものが知られてい
る。この従来例は、一対の電極ＰＡ_1,ＰＡ₂間に複数の
抵抗線ＬＡを併設した薄膜基板と一対の電極ＰＢ_1,ＰＢ
₂間に複数の抵抗線ＬＢを併設した薄膜基板とを両抵抗
線が直交し、且つ近接対向するように積層して形成した
タッチパネル１に対して、各基板の電極ＰＡ_1,ＰＡ₂及
びＰＢ_1,ＰＢ₂間に交互にオン・オフ制御されるスイッ
チＳＡ_1,ＳＡ₂及びＳＢ_1,ＳＢ₂を介して直流電圧Ｅ１
を印加した状態で、電圧が印加されていない電極の電圧
を切換スイッチＳＣで選択してＡ／Ｄ変換器ＡＤに入力
することにより、各抵抗線で表されるＸ座標及びＹ座標
を検出するようにしている。

【０００３】即ち、スイッチＳＡ₁,ＳＡ₂を閉じ電極Ｐ
Ａ₁,ＰＡ₂間に電圧を印加して、薄膜基板上の任意の抵
抗線ＬＡ, ＬＢの交点を押圧した場合、上下の基板が一
点で接触し、押圧部位Ｔには抵抗線ＬＡの電極間電圧に
対する分圧比に応じた電圧が生じ、この押圧部位Ｔの電
圧を開放端の電極ＰＢ₂から取り出すことができる。こ
の電圧により押圧部位Ｔの例えばＸ座標の位置が検出さ
れる。また逆に、スイッチＳＢ₁,ＳＢ₂を閉じ電極ＰＢ
₁,ＰＢ₂間に電圧を印加したときには、開放端の電極Ｐ
Ａ₂から取り出した電圧により例えばＹ座標の位置が検
出される。図示しない切替え制御回路によりスイッチＳ
Ａ₁,ＳＡ₂とスイッチＳＢ₁,ＳＢ₂の切替えは交互に且
つ高速に行われる。また、スイッチＳＡ₁〜ＳＢ₂は、
例えば半導体スイッチで構成されそれぞれ抵抗成分Ｒ_A1
〜Ｒ_B2が含まれている。

【０００４】開放端の電極ＰＡ₂又はＰＢ₂から取り出
された電圧は、スイッチＳＣを介してＡ／Ｄ変換器ＡＤ
に入力され、この出力信号は図示しない中央処理装置
（ＣＰＵ）に入力されて各種の信号処理が行われる。こ
こで、Ａ／Ｄ変換を行うためには押圧部位Ｔの電圧をグ
ランドレベルからの絶対的な値として求める必要があ
る。押圧部位Ｔの電圧Ｖｙは、電極間の距離をＬ、押圧
部位Ｔの位置をｙとすると、次のように表される。

【０００５】Ｖｙ＝（ｙ／Ｌ）・Ｅ電圧Ｖｙはグランドレベルからの電位であるので、抵抗
成分Ｒ_A1〜Ｒ_B2の抵抗値は抵抗線ＬＡ，ＬＢに比べて十
分に小さくする必要がある。また、抵抗線ＬＡ（抵抗値
Ｒｍ）に流れる電流Ｉは次のように表される。Ｉ＝Ｅ／（Ｒｍ＋Ｒ_A1＋Ｒ_A2）そして、Ａ／Ｄ変換器ＡＤに入力される最大電圧Ｖ_ADは
次式で表される。

【０００６】Ｖ_AD＝Ｉ・Ｒｍ即ち、最大電圧Ｖ_ADは、電流Ｉに依存する。

【０００７】

【発明が解決しようとする課題】上記従来のタッチパネ
ルの押圧位置検出装置においては、Ａ／Ｄ変換を行うた
めに、押圧した部位のグランドレベルからの電位をＡ／
Ｄ変換器に入力しており、例えば、定電圧Ｅ１が温度変
化等により変動した場合には電極の印加電圧が変化し、
さらに押圧部位Ｔの電位Ｖｙが変化してしまい、Ａ／Ｄ
変換器から誤った出力値が出力され正確な位置検出を行
うことができないという問題が生じる。

【０００８】また、定電圧Ｅ１の変動の他に、半導体ス
イッチの抵抗成分や薄膜基板に形成した各抵抗線の抵抗
値のバラツキ及び誤差によっても、押圧部位Ｔ点での分
圧された電位は変化するため、バラツキ及び誤差を極力
小さくすることが要求されコストの上昇につながる。ま
た、この誤差要因の影響を回避するために、Ａ／Ｄ変換
器に入力される最大電圧を入力最大定格電圧に近い値に
設定してダイナミックレンジを広げる必要もあり、抵抗
体に流す電流の増加により消費電流の増加の恐れがあ
る。

【０００９】半導体スイッチの抵抗成分の影響を低減し
た従来例として、例えば、特公平６−５４４５８号公報
に記載されたタッチパネル入力装置が提案されている。
これは、電圧が印加されている電極間の端子電圧を測定
し、タッチパネル面の実際の電圧分布を求めることによ
り、半導体スイッチの抵抗成分の影響を低減しようとす
るものである。しかしながら、この従来例であっても、
電圧の印加されていない電極から押圧位置の所定の電圧
を検出する場合に、この押圧位置の電圧が接地電位を基
準として検出されているので、電圧が印加されている電
極に接続されている接地側の半導体スイッチの抵抗成分
による影響が残り、押圧位置の電圧検出に誤差が生じる
恐れがある。

【００１０】さらに、電極に印加される電圧の小さな変
動や各種の抵抗値の僅かなバラツキによってＡ／Ｄ変換
器の出力値が大きく変化しないようにするために、Ａ／
Ｄ変換器の分解能を高くする必要があり、これは、Ａ／
Ｄ変換器のビット数の増加につながりコストの上昇を招
く恐れがある。したがって、本発明に係るタッチパネル
の押圧位置検出装置においては、電極への印加電圧の変
化や、基板に形成された各抵抗体の抵抗値のバラツキの
影響を受けずにタッチ位置の検出を行うことができると
共に、消費電流の低減を図ることのできるタッチパネル
の押圧位置検出装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係るタッチパネルの押圧位置検出装置
は、表面に互いに離間して配設された一対の電極と当該
電極間に配設された抵抗体とを形成した２枚の基板を、
互いに接触可能に近接対向させて構成されるタッチパネ
ルについて、その所望の位置を押圧したときに発生する
電圧に基づいて押圧部位を検出するタッチパネルの押圧
位置検出装置において、前記２枚の基板の電極間に交互
に電圧を印加する電圧印加手段と、該電圧印加手段によ
り電圧が印加されている電極間に前記抵抗体と並列に構
成される電圧分割手段を接続し、該電圧分割手段の出力
電圧と前記電圧印加手段により電圧が印加されていない
電極の電圧とを比較して押圧位置を検出する押圧位置検
出手段と、を備えたことを特徴とする。

【００１２】そして、請求項２に係るタッチパネルの押
圧位置検出装置は、押圧位置検出手段が、前記電圧分割
手段の出力電圧と前記電圧印加手段により電圧が印加さ
れていない電極の電圧とを比較して押圧位置を検出する
際に、両電圧の差を零とするように前記電圧分割手段の
出力電圧値を変化させ、その出力電圧値に基づいて押圧
位置を検出することを特徴とする。

【００１３】また、請求項３に係るタッチパネルの押圧
位置検出装置は、前記電圧分割手段が、インピーダンス
体であることを特徴とする。さらに、請求項４に係るタ
ッチパネルの押圧位置検出装置は、前記インピーダンス
体が、抵抗体であることを特徴とする。また、請求項５
に係るタッチパネルの押圧位置検出装置は、前記抵抗体
が、直列に接続された複数の分割抵抗で構成され、且
つ、各分割抵抗間に電圧取出し用のタップを有すること
を特徴とする。

【００１４】

【作用】請求項１に係る発明によれば、電圧印加手段に
より電圧が印加されている電極間に抵抗体と並列回路を
構成して電圧分割手段を接続し、この電圧分割手段から
電圧を取り出し、且つ、電圧印加手段により電圧が印加
されていない電極から接触点である押圧部位の電圧を取
り出している。そして、電圧分割手段の出力電圧値と押
圧部位の電圧値とを押圧位置検出手段で比較することに
より基板上の押圧位置を検出している。したがって、請
求項１に係る発明においては、押圧部位の電位を接地電
位からの絶対的な値として直接検出せずに、電圧分割手
段から得た電圧値と押圧部位の電圧値とを比較して押圧
位置を検出しているため、押圧部位に対応する相対的な
電圧値を得ることが可能となり、電圧印加手段に設けら
れた例えば半導体スイッチの抵抗成分による影響は確実
に回避される。

【００１５】そして、請求項２に係る発明によれば、電
圧分割手段の出力電圧値と押圧部位の電圧値との差分が
零となるように電圧分割手段の出力電圧値を変化させ、
差分が零となったときの出力電圧値が押圧位置に対応す
る。また、請求項３に係る発明によれば、電圧分割手段
が、インピーダンス体例えば抵抗素子や容量素子で構成
される。

【００１６】さらに、請求項４に係る発明によれば、イ
ンピーダンス体が、例えば直列及び／又は並列に接続さ
れた抵抗体で構成される。また、請求項５に係る発明に
よれば、前記抵抗体は複数の分割抵抗が直列に接続され
て構成され、各分割抵抗間に設けたタップから電圧を取
出し、このタップの電圧値と押圧部位の電圧値とを比較
して差分が零となるタップを選択することにより押圧位
置が検出される。したがって、この分割抵抗の数に基づ
いて所望の位置検出分解能が得られ、例えば、分割抵抗
数が２５６で構成され、下から５０番目の抵抗のタップ
から導出された電圧値と押圧部位の電圧値とがほぼ同じ
になった場合には、この５０番目の抵抗位置に相当する
基板上の位置がタッチ位置であることを表している。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係るタッチパネルの押圧位置検出
装置の第１実施例を示すブロック図であり、図２に示す
タッチパネル１の押圧位置を検出する。先ず、押圧位置
を検出する対象となるタッチパネル１を、図２について
説明する。このタッチパネル１はいわゆるディジタル型
抵抗膜感圧式であって、表面に互いに所定間隔を保って
形成された一対の電極ＰＡ₁，ＰＡ₂と、これら電極Ｐ
Ａ₁，ＰＡ₂間に平行に配設された複数例えば１２７本
の抵抗体としての抵抗線ＬＡ₁〜ＬＡ₁₂₇とを形成した
薄膜基板Ａと、同様に表面に互いに所定間隔を保って形
成された一対の電極ＰＢ₁，ＰＢ₂と、これら電極ＰＢ
₁，ＰＢ₂間に平行に配設された複数例えば１２７本の
抵抗体としての抵抗線ＬＢ₁〜ＬＢ₁₂₇とを形成した薄
膜基板Ｂとが、両抵抗線ＬＡ₁〜ＬＡ₁₂₇及びＬＢ₁〜
ＬＢ₁₂₇が直交し、且つ抵抗線ＬＡ₁〜ＬＡ₁₂₇及びＬ
Ｂ₁〜ＬＢ₁₂₇同志が互いに近接対向する関係で積層さ
れて構成されている。ここで、各薄膜基板Ａ及びＢの電
極ＰＡ_1,ＰＡ₂及びＰＢ_1,ＰＢ₂や抵抗線ＬＡ₁〜ＬＡ
₁₂₇及びＬＢ₁〜ＬＢ₁₂₇は、夫々例えば印刷や蒸着に
よって形成されている。

【００１８】そして、上記構成を有するタッチパネル１
の押圧位置を検出する押圧位置検出装置は、図１に示す
ように、タッチパネル１の各電極ＰＡ₁，ＰＡ₂及びＰ
Ｂ₁，ＰＢ₂に対して交互に直流電源を印加する電圧印
加手段としての電圧印加回路１０と、タッチパネル１の
所望の抵抗線ＬＡ_i（ｉ＝１，２……１２７）とＬＢ _j
（ｊ＝１，２……１２７）との交点を押圧したときに、
電圧印加回路１０により電圧が印加されている電極間に
接続される電圧分割手段のインピーダンス体から取出し
た電圧と電圧が印加されていない電極から取出した電圧
とを比較して押圧位置を検出する押圧位置検出手段とし
ての押圧位置検出回路１１と、電圧印加回路１０及び押
圧位置検出回路１１に含まれるスイッチを切換えるタイ
ミング制御回路１２とを備えている。

【００１９】電圧印加回路１０は、直流電源Ｅ２と、こ
の直流電源Ｅ２の正極側とタッチパネル１の電極ＰＡ₁
及びＰＢ₁との間に介挿された内部抵抗Ｒ_A1及びＲ_B1を
有する例えば半導体スイッチで構成される常閉スイッチ
ＳＡ１及び常開スイッチＳＢ１と、直流電源Ｅ２の負極
側とタッチパネルの電極ＰＡ₂及びＰＢ₂との間に介挿
された内部抵抗Ｒ_A2及びＲ_B2を有する例えば半導体スイ
ッチで構成される常閉スイッチＳＡ２及び常開スイッチ
ＳＢ２とを有している。これらスイッチＳＡ１，ＳＡ２
及びＳＢ１，ＳＢ２は、タイミング制御回路１２からの
制御信号ＴＣの電圧レベルに応じてオン・オフの切替え
が行われ、制御信号ＴＣがハイレベルのときにスイッチ
ＳＡ１，ＳＡ２の接点が閉じスイッチＳＢ１，ＳＢ２の
接点は開き、ローレベルのときにスイッチＳＡ１，ＳＡ
２の接点が開きスイッチＳＢ１，ＳＢ２の接点は閉じ
る。

【００２０】押圧位置検出回路１１は、電圧が印加され
ている電極と並列に接続される電圧分割手段のインピー
ダンス体としての抵抗列１３と、この抵抗列１３の各タ
ップ位置の電圧と電圧が印加されていない電極の電圧と
を比較して押圧位置を検出する比較検出回路１４とを備
えている。抵抗列１３は、例えばタッチパネルの分解能
の２倍に当たる２５６個の分割抵抗Ｒｍ₁〜Ｒｍ₂₅₆が
直列に接続され、その両端がそれぞれスイッチＳＲ１，
ＳＲ２を介して電圧が印加されている電極ＰＡ_1,ＰＡ₂
又はＰＢ_1,ＰＢ₂に接続され、各抵抗間にはタップが設
けられている。ここで、スイッチＳＲ１，ＳＲ２は、常
閉接点ｔａが電極ＰＡ_1,ＰＡ₂に、常開接点ｔｂが電極
ＰＢ_1,ＰＢ₂に、可動接点ｔｃが抵抗Ｒｍ₂₅₆,Ｒｍ₁に
各々接続され、タイミング制御回路１２からの制御信号
ＴＣがハイレベルであるときに可動接点ｔｃが常閉接点
ｔａに接触する第１の切替え位置をとり、ローレベルの
ときに可動接点ｔｃが常開接点ｔｂに接触する第２の切
替え位置をとる。

【００２１】比較検出回路１４は、アナログ・マルチプ
レクサ１５、コンパレータ１６及び逐次比較回路１７で
構成されている。アナログ・マルチプレクサ１５は、そ
の入力側が抵抗列１３の各タップに、出力側がコンパレ
ータ１６の入力端子に夫々接続されており、内部に設け
られたデコーダ１５ａに逐次比較回路１７から出力され
るディジタル制御信号Ｄ１が供給されることにより、デ
ィジタル制御信号Ｄ１の値に応じた抵抗列１３のタップ
を選択し、その出力電圧Ｖｎをコンパレータ１６に送出
する。

【００２２】コンパレータ１６は、一の入力端子にアナ
ログ・マルチプレクサ１５からの出力電圧Ｖｎを入力
し、他の入力端子にスイッチＳＴから出力された押圧部
位の電圧Ｖｔを入力し、Ｖｎ＜Ｖｔのとき高レベル、Ｖ
ｎ≧Ｖｔのとき低レベルとなる比較信号ＣＳを逐次比較
回路１７に送出する。ここで、スイッチＳＴは、常閉接
点ｔａが電極ＰＢ₂に、常開接点ｔｂが電極ＰＡ₂に、
可動接点ｔｃがコンパレータ１６の入力端子に各々接続
され、タイミング制御回路１２からの制御信号ＴＣがハ
イレベルであるときに可動接点ｔｃが常閉接点ｔａに接
触する第１の切替え位置をとり、ローレベルのときに可
動接点ｔｃが常開接点ｔｂに接触する第２の切替え位置
をとる。

【００２３】逐次比較回路１７は、逐次比較用レジスタ
を備え、このレジスタの各ビットはコンパレータ１６か
らの入力電圧に基づいて順次決定され、レジスタの値は
各ビットが決定される毎にディジタル制御信号Ｄ１とし
てアナログ・マルチプレクサ１５に出力されると共に、
全てのビットが決定されたときに、ディジタル出力信号
Ｄ２として例えば中央処理装置に出力され、これと同時
に一方の座標の位置検出が完了したとしてタイミング制
御回路１２に検出完了信号ＣＥが送出される。なお、レ
ジスタのビット数は抵抗列１３の抵抗の数に基づいて定
まり、例えば、抵抗数が２５６個の場合にはレジスタは
８ビットで構成される。

【００２４】タイミング制御回路１２は、初期時に例え
ばＸ座標の位置検出を行うようハイレベルの制御信号Ｔ
Ｃを送出して各スイッチ位置を設定し、逐次比較回路１
７からの検出完了信号ＣＥがタイミング制御回路１２に
入力された時点で、例えばＹ座標の位置検出を行うよう
制御信号ＴＣの電圧レベルを反転させてローレベルの信
号を送出し各スイッチを切替え、検出完了信号ＣＥの入
力ごとに制御信号ＴＣの電圧レベルを順次反転させる。

【００２５】次に、第１実施例の動作を説明する。先
ず、Ｘ座標の押圧位置を検出するために、タイミング制
御回路１２からハイレベルの制御信号ＴＣが出力され、
図１に示すように、スイッチＳＡ１_,ＳＡ２が閉じら
れ、スイッチＳＢ１_,ＳＢ２は開かれ、スイッチＳＲ１
_,ＳＲ２，ＳＴはそれぞれ可動接点ｔｃが常閉接点ｔａ
に接触するよう設定される。このような各スイッチの設
定により、電極ＰＡ_{1 ,}ＰＡ₂間に直流電源Ｅ２からの
直流電圧が印加されると共に、これら電極間の電圧Ｖｍ
は抵抗列１３に印加され、アナログ・マルチプレクサ１
５で抵抗列１３のタップのうち１つのタップが選択さ
れ、その選択されたタップの電圧Ｖｎがコンパレータ１
６に入力される。また、コンパレータ１６には電圧が印
加されていない電極ＰＢ₂に生じる押圧部位の電圧Ｖｔ
が入力される。そして、コンパレータ１６では、タップ
の電圧Ｖｎと押圧部位の電圧Ｖｔの大小が比較され、そ
の出力電圧ＣＳは逐次比較回路１７へ送出される。

【００２６】次に、図３を参照して逐次比較回路１７の
動作を説明する。本実施例では、例えば、電極ＰＢ_{1 ,}
ＰＢ₂間に配された７２番目の抵抗線ＬＢ₇₂が押圧され
たとし、これは電極間電圧Ｖｍの９／１６の電圧に相当
し、押圧電圧Ｖｔは（９／１６）・Ｖｍとなる。先ず、
逐次比較回路１７では、ディジタル変換開始と同時に逐
次比較回路１７内の逐次比較用レジスタの最上位ビット
（ＭＳＢ）のみをオンにして、ディジタル制御信号Ｄ１
を最大値の１／２フルスケールにしアナログ・マルチプ
レクサ１５に出力する。ここで、ディジタル制御信号Ｄ
１が８ビットで構成されている場合には「１０００００
００」の２値化信号が出力される。アナログ・マルチプ
レクサ１５では、ディジタル制御信号Ｄ１に応じてデコ
ーダ１５ａにより抵抗列１３の中間位置のタップに対応
する半導体スイッチがオンになりそのタップの電圧Ｖｎ
がコンパレータ１６に送出される。コンパレータ１６は
入力電圧の比較の結果、図３に示すように電圧Ｖｔの方
が電圧Ｖｎより大きいので高レベルの電圧を逐次比較回
路１７に出力する。

【００２７】そして、逐次比較回路１７からは、コンパ
レータ１６から高レベルの電圧が入力されたときには、
逐次比較用レジスタの１／２フルスケールのビットはそ
のままで１／４フルスケールのビットをオンにし「１１
００００００」のディジタル制御信号Ｄ１が出力され
る。この結果、アナログ・マルチプレクサ１５のタップ
電圧Ｖｎは電極間電圧Ｖｍの７５％の出力電圧になり、
電圧Ｖｔの方が電圧Ｖｎより小さくなるのでコンパレー
タ１６は低レベルの電圧を出力する。逐次比較回路１７
では、コンパレータ１６から低レベルの電圧が入力され
た場合には、１／４フルスケールのビットをオフにする
と共に１／８フルスケールのビットをオンにして「１０
１０００００」のディジタル制御信号Ｄ１を出力する。
以下同様にして、逐次比較回路１７では、最下位ビット
（ＬＳＢ）に至るまで順次ビットのオン・オフを決定し
ていき、ディジタル制御信号Ｄ１が抵抗Ｒｍ₁₄₄のタッ
プ位置に相当する「１００１００００」を出力したとき
に、タップの電圧Ｖｎが（９／１６）・Ｖｍになり押圧
電圧Ｖｔと同じ値になる。逐次比較回路１７では、最下
位ビットが決定したときに、そのときのレジスタの値を
押圧位置に対応する信号であるとして出力信号Ｄ２を出
力し、図示しない例えば中央処理装置に送出する。本実
施例では、抵抗線及び抵抗列の各抵抗値等のバラツキに
より押圧電圧Ｖｔとタップ電圧Ｖｎが一致しない場合で
あっても、ビットが順次決定されて押圧電圧Ｖｔに最も
近い値のディジタル信号Ｄ２が出力される。

【００２８】逐次比較回路１７による最下位ビットの決
定後には検出完了信号ＣＥがタイミング制御回路１２に
出力され、制御信号ＴＣの電圧レベルが反転してローレ
ベルになり、これにより、スイッチＳＡ１_,ＳＡ２が開
かれ、スイッチＳＢ１_,ＳＢ２は閉じられ、スイッチＳ
Ｒ１_,ＳＲ２，ＳＴはそれぞれ可動接点ｔｃが常開接点
ｔｂに接触するよう設定され、Ｙ座標の押圧位置の検出
が上記と同様に行われる。そして、検出完了信号ＣＥの
入力毎に制御信号ＴＣの電圧レベルが反転して各スイッ
チが切替えられ、Ｘ及びＹ座標の押圧位置検出が順次行
われる。

【００２９】このように、第１実施例においては、抵抗
列１３の各タップ位置が基板Ａ，Ｂ上の押圧位置に対応
し、押圧位置がタップの電圧Ｖｎと押圧部位の電圧Ｖｔ
との比較により求められるため、直流電源Ｅ２の変動に
より電極間電圧が変化してもその影響を回避することが
できる。また、電圧印加回路１０の各スイッチＳＡ１〜
ＳＢ２における電圧降下の変化が押圧の位置検出に影響
を与えることもない。また、抵抗線の押圧部位の電圧を
タップ電圧により相対的に得ているので、基板上に形成
された各抵抗線の配設間隔のバラツキの影響も回避でき
る。さらに、抵抗体に流す電流においても特に必要な条
件が課せられておらず、電極間電圧が発生できる程度の
電流を流せばよいため、消費電流の低減を図ることがで
きる。そして、アナログ・マルチプレクサと逐次比較回
路とを設けているので、コンパレータを抵抗列のタップ
数設ける必要がなく、簡易な構成で位置検出を行うこと
ができる。

【００３０】また、第１実施例では、タップ電圧Ｖｎと
押圧電圧Ｖｔとをいわゆるホイーストンブリッジの電圧
差としてコンパレータ１６に入力し、この電圧差が零に
なるようにタップ電圧の取出し位置を変化させ、その位
置情報に基づいて押圧位置検出値を得る零平衡法を採用
しており、これにより、高い精度の検出を行うことが可
能となる。

【００３１】次に、第２実施例を図５に基づいて説明す
る。この実施例では、インピーダンス体として容量素子
を用いている。以下、本図において図１に示したブロッ
ク図と同一の構成要素には同一番号を付して説明を省略
する。この第２実施例は、図１における抵抗列１３及び
アナログ・マルチプレクサ１５の代わりに、図５に示す
ように、コンデンサ並列回路１３’及びコンデンサ選択
回路１５’を有する。本実施例の説明においても押圧位
置の分解能は第１実施例と同様の１２８であり、逐次比
較回路１７のレジスタは８ビットで構成されるとする。

【００３２】コンデンサ並列回路１３’は、スイッチＳ
Ｒ１及びＳＲ２と、コンデンサＣ_H0〜Ｃ_H7及びＣ_L0〜Ｃ
_L7とを有し、コンデンサ選択回路１５’は、スイッチＳ
Ｈ１〜ＳＨ７及びＳＬ１〜ＳＬ７と、切替制御回路１５
ａ’とを有している。スイッチＳＲ１及びＳＲ２の各常
閉接点ｔａは、それぞれ電極ＰＡ₁及びＰＡ₂に接続さ
れ、各常開接点ｔｂは、それぞれ電極ＰＢ₁及びＰＢ₂
に接続され、スイッチＳＲ１及びスイッチＳＲ２の各可
動接点ｔｃ間に、入力電圧を分割するコンデンサＣ_H0と
コンデンサＣ_L0が直列回路を構成して配設される。この
コンデンサＣ_H0とコンデンサＣ_L0の接続点には図中上側
に配設されたコンデンサＣ_H7〜Ｃ_H1及び図中下側に配設
されたコンデンサＣ_L7〜Ｃ_L1の各一端が接続され、コン
デンサＣ _H7〜Ｃ_H1の各他端は図中上側のスイッチＳＨ７
〜ＳＨ１の可動接点ｔｃにそれぞれ対応して接続され、
コンデンサＣ_L7〜Ｃ_L1の各他端は図中下側のスイッチＳ
Ｌ７〜ＳＬ１の可動接点ｔｃにそれぞれ対応して接続さ
れる。スイッチＳＨｉ（ｉ＝７〜１）の常閉接点ｔａ及
びスイッチＳＬｉの常開接点ｔｂは、スイッチＳＲ１の
可動接点ｔｃに接続され、スイッチＳＨｉの常開接点ｔ
ｂ及びスイッチＳＬｉの常閉接点ｔａは、スイッチＳＲ
２の可動接点ｔｃに接続され、各スイッチＳＨｉ及びＳ
Ｌｉにはそれぞれ対応して各切替信号ＴＨｉ及びＴＬｉ
が切替制御回路１５ａ’から供給され、直列回路を構成
するコンデンサＣ_H0とコンデンサＣ_L0の接続点から取り
出されたタップ電圧Ｖｎがコンパレータ１６に供給され
る。

【００３３】ここで、スイッチＳＨｉは、ローレベルの
切替信号ＴＨｉが供給されたときに、スイッチＳＨｉの
可動接点ｔｃが常閉接点ｔａと接触し、これにより、コ
ンデンサＣ_H7〜Ｃ_H1は、図中上側のコンデンサＣ_H0と並
列回路を構成し、逆に、ハイレベルの切替信号ＴＨｉが
供給されたときには、スイッチＳＨｉの可動接点ｔｃは
常開接点ｔｂと接触し、これにより、コンデンサＣ_H7〜
Ｃ_H1は、下側のコンデンサＣ_L0と並列回路を構成する。

【００３４】また、スイッチＳＬｉは、ローレベルの切
替信号ＴＬｉが供給されたときに、スイッチＳＬｉの可
動接点ｔｃが常閉接点ｔａと接触し、これにより、コン
デンサＣ_L7〜Ｃ_L1は、下側のコンデンサＣ_L0と並列回路
を構成し、逆に、ハイレベルの切替信号ＴＬｉが供給さ
れたときには、スイッチＳＬｉの可動接点ｔｃは常開接
点ｔｂと接触し、これにより、コンデンサＣ_L7〜Ｃ
_L1は、上側のコンデンサＣ _H0と並列回路を構成する。

【００３５】また、コンデンサの容量値は、コンデンサ
Ｃ_H0及びＣ_L0の容量を基準としてその値を１と設定する
と、コンデンサＣ_H7及びＣ_L7の容量値は６４倍、コンデ
ンサＣ_H6及びＣ_L6は３２倍、以下同様に１／２ずつ低下
し、コンデンサＣ_H1及びＣ_L1は１倍にそれぞれ設定され
ている。切替制御回路１５ａ’は、例えばゲート回路で
構成され、図６にその一例を示す。この切替制御回路１
５ａ’は、インバータ回路ＩＶと、アンド回路Ａ７ａ〜
Ａ１ａ及びＡ７ｂ〜Ａ１ｂとを有し、各アンド回路Ａ７
ａ〜Ａ１ａの一の各入力端子には、８ビットで構成され
るディジタル制御信号Ｄ１（ｄ８〜ｄ１）のうちの最上
位ビットｄ８の信号がインバータ回路ＩＶを介して供給
され、他の各入力端子には、ディジタル制御信号Ｄ１の
他の残りのビット（ｄ７〜ｄ１）の信号がそれぞれ供給
され、出力端子からは入力信号のディジタル制御信号Ｄ
１（ｄ７〜ｄ１）に対応して７ビットから成る切替信号
ＴＨ７〜ＴＨ１が出力され、各アンド回路Ａ７ｂ〜Ａ１
ｂの一の各入力端子には、最上位ビットｄ８の信号が供
給され、他の各入力端子には、ディジタル制御信号Ｄ１
の他のビット（ｄ７〜ｄ１）の信号がそれぞれ供給され
て、出力端子からは同じく７ビットから成る切替信号Ｔ
Ｌ７〜ＴＬ１が出力されるよう構成される。

【００３６】このように構成される切替制御回路１５
ａ’からは、図７の真理値図表に示すように、ディジタ
ル制御信号Ｄ１が「１０００００００」のときには、全
てのビットがローレベルの切替信号ＴＨｉ及びＴＬｉが
出力される。また、ディジタル制御信号Ｄ１が「１００
０００００」より大きな値の例えば「１１１００００
０」であれば、ローレベルの切替信号ＴＨｉと、ディジ
タル制御信号Ｄ１の７ビット目以降のハイレベルのビッ
トに対応するビットのみがハイレベルとなる「１１００
０００」の切替信号ＴＬｉが出力され、一方、ディジタ
ル制御信号Ｄ１が「１０００００００」より小さな値で
あれば、ディジタル制御信号Ｄ１のハイレベルのビット
に対応するビットのみがハイレベルとなる切替信号ＴＨ
ｉと、ローレベルの切替信号ＴＬｉとが出力される。

【００３７】コンパレータ１６及び逐次比較回路１７は
第１実施例と同様な構成及び作用を有し、コンパレータ
１６にはタップ電圧Ｖｎと押圧電圧Ｖｔが入力され、コ
ンパレータ１６の出力電圧ＣＳは逐次比較回路１７に供
給され、タップ電圧Ｖｎと押圧電圧Ｖｔとが等しい値に
なるように制御され、逐次比較回路１７からディジタル
制御信号Ｄ１が切替制御回路１５ａ’に出力される。

【００３８】次に、第２実施例の動作を説明する。本実
施例においても、第１実施例と同様に、例えば、電極Ｐ
Ｂ_{1 ,}ＰＢ₂間に配された７２番目の抵抗線ＬＢ₇₂が押
圧され、（９／１６）Ｖｍの値を有する押圧電圧Ｖｔが
コンパレータ１６に供給されたとする。先ず、逐次比較
回路１７は、第１実施例と同様に、ディジタル変換開始
と同時に最上位ビットのみをオンにして、「１００００
０００」のディジタル制御信号Ｄ１を出力する。これに
応じて切替制御回路１５ａ’は、ともに「００００００
０」の切替信号ＴＨｉ及びＴＬｉを出力する。これによ
り、全てのスイッチＳＨｉ及びＳＬｉは常閉接点ｔａ側
に切替えられ、タップ電圧Ｖｎの図中上側及び下側に配
設されたコンデンサの容量値は共に１２８となり容量比
が同一になるので、タップ電圧Ｖｎは（１／２）Ｖｍの
値になる。

【００３９】この場合には押圧電圧Ｖｔの方がタップ電
圧Ｖｎより大きいので、第１実施例で述べたように「１
１００００００」のディジタル制御信号Ｄ１が出力さ
れ、これに応じて切替制御回路１５ａ’からは、切替信
号ＴＨｉの値はそのままで、切替信号ＴＬｉの第７ビッ
ト目を「１」にした「１００００００」の信号が出力さ
れる。これにより、図５に示すようにスイッチＳＬ７の
みが常開接点ｔｂ側に切替えられ、上側の合計容量値は
初期時より６４増加して１９２となり、下側の合計容量
値は初期時より６４減少して６４となり、上下の容量比
が３：１となるのでタップ電圧Ｖｎは（３／４）Ｖｍと
なる。そして、押圧電圧Ｖｔの方がタップ電圧Ｖｎより
小さくなったので、「１０１０００００」のディジタル
制御信号Ｄ１が出力され、切替制御回路１５ａ’から
は、切替信号ＴＨｉの値はそのままで、第６ビット目を
「１」にした「０１０００００」の切替信号ＴＬｉが出
力れる。これにより、スイッチＳＬ６のみが常開接点ｔ
ｂ側に切替えられ、上側の合計容量値が初期時より３２
増加して１６０となり、下側の合計容量値が初期時より
３２減少して９６となり、上下の容量比が５：３となる
のでタップ電圧Ｖｎは（５／８）Ｖｍとなる。以下同様
にして、最下位ビットに至まで順次ビットが決定され、
最終的に、切替信号ＴＨｉからは「０００００００」、
切替信号ＴＬｉからは「００１００００」の信号がそれ
ぞれ出力され、上下の容量比は９：７となりタップ電圧
Ｖｎは（９／１６）Ｖｍとなる。

【００４０】ここで、押圧電圧Ｖｔが（１／２）Ｖｍよ
り小さい値のときには、初期時には、切替信号ＴＨｉ及
びＴＬｉはともに「０００００００」の２値化信号が出
力され、押圧電圧Ｖｔとタップ電圧Ｖｎとを順次比較し
ていくときに、切替信号ＴＬｉはそのままで、切替信号
ＴＨｉはディジタル制御信号Ｄ１のハイレベルのビット
に対応するビットが「１」に設定されて出力される。

【００４１】このように、第２実施例においては、零平
衡法を採用すると共に、インピーダンス体を容量素子で
構成し、インピーダンス体の中央部に電圧取出し位置が
設けられ、上下に配設されたそれぞれのコンデンサの容
量値を重み付けを行って設定しており、ディジタル制御
信号Ｄ１に対応してビットごとにスイッチＳＨｉ及びＳ
Ｌｉを切替えて上下部の容量比を変化させて押圧位置を
検出している。このため、上下それぞれのコンデンサの
素子数及び切替えスイッチの数を、分解能のビット数に
対応する数のみで構成することができ、回路構成の縮小
化を図ることが可能となる。また、コンデンサで構成さ
れているので、消費電流の低減も図ることができる。

【００４２】なお、上記各実施例においては、タッチパ
ネルとして電極間に複数の抵抗線が設けられたいわゆる
ディジタル型抵抗膜感圧式のものを用いて押圧位置の検
出を説明したが、線ではなく面状の抵抗膜が電極間に均
一に形成されたいわゆるアナログ型抵抗膜感圧式のタッ
チパネルを用いても同様に押圧位置の検出を行うことが
可能である。この場合には、押圧位置の分解能は、第１
実施例では抵抗列の分割抵抗の数、第２実施例ではコン
デンサの数により定まる。また、タッチパネルは、近接
対向された基板の一方をディジタル型抵抗膜感圧式で構
成し、他方をアナログ型抵抗膜感圧式で構成したもので
あってもよい。

【００４３】また、第１実施例では、抵抗列１３を２５
６個の分割抵抗で構成したが、これに限定されるもので
なく、タッチパネルの基板Ａ，Ｂ上でＮの分解能を有す
るように抵抗線がＮ−１本で構成されているときには、
抵抗列１３の抵抗の数はａ・Ｎ（ａは正の整数）で構成
され、特に、検出誤差の低減と回路規模の縮小化の兼ね
合いからａが２であることが好ましい。また、抵抗列の
抵抗数は抵抗線の数より少なくてもよい。また、抵抗列
は、複数の抵抗を直列に接続した構成に限定されること
なく、一本の抵抗線から複数のタップを取り出した構造
であってもよい。

【００４４】また、第２実施例では、コンデンサ並列回
路１３’のコンデンサがコンデンサＣ_H0〜Ｃ_H7及びＣ_L0
〜Ｃ_L7でそれぞれ８個で構成されているが、これに限定
するものでなく、タッチパネルが基板Ａ，Ｂ上で２^Nの
分解能を有し、検出精度をこの分解能に対応させるとき
には、コンデンサ並列回路１３’のコンデンサの数はそ
れぞれａ・Ｎ（ａは正の整数）個で構成され、本実施例
では、検出誤差の低減と回路規模の縮小化の兼ね合いか
ら、ａ＝２としたが、検出誤差の低減等に応じてコンデ
ンサの数を増やしてよい。

【００４５】また、第１及び第２実施例では、電圧分割
手段としてそれぞれ抵抗体１３及びコンデンサ並列回路
１３’を用いて構成した場合について説明したが、これ
に限定されるものでなく、半導体素子例えば電界効果型
トランジスタ等を用いて可変抵抗を構成してもよい。ま
た、逐次比較回路１７においては、逐次比較レジスタの
最上位ビットから順次各ビットを決定するようディジタ
ル制御信号Ｄ１をアナログ・マルチプレクサ１５に出力
して抵抗列１３のタップを中央位置から順次選択してい
るが、抵抗列１３のタップの上又は下から順にタップを
選択するようなディジタル制御信号Ｄ１を出力してもよ
い。この場合には、コンパレータ１６の出力電圧が反転
した時点におけるディジタル制御信号Ｄ１が、押圧位置
に対応する値となる。

【００４６】また、スイッチＳＡ１〜ＳＢ２，ＳＲ１，
ＳＲ２，ＳＴは、半導体スイッチで構成する他にＡＮＤ
及びＯＲ回路等を組み合わせたゲート回路で構成しても
よく、あるいは機械式リレーであってもよい。また、ア
ナログ・マルチプレクサを省略してタップ数分コンパレ
ータを設け、その出力を順次シフトレジスタで構成され
る走査器で走査して押圧位置を検出するように構成して
もよい。

【００４７】また、押圧位置検出回路１１に含まれるス
イッチＳＲ１，ＳＲ２及びＳＴは、Ｘ座標とＹ座標の二
方向の押圧位置を検出する場合には電極の切替えのため
に必要となるが、装置自体が一方向のみの位置検出用に
使用される場合には、電極ＰＡ₁，ＰＡ₂（又はＰ
Ｂ₁，ＰＢ₂）と抵抗列１３の接続を固定できるのでス
イッチＳＲ１，ＳＲ２及びＳＴを省くことができる。ま
た、同様に、電圧印加回路１０のスイッチＳＡ１〜ＳＢ
２も省くことができる。

【００４８】

【発明の効果】以上説明したように、請求項１に係る発
明においては、電圧が印加されている電極間にタッチパ
ネルの抵抗体と並列に電圧分割手段を接続し、電圧分割
手段の出力電圧と、電圧が印加されていない電極から取
出した押圧部位の電圧とを押圧位置検出手段で比較する
ことにより押圧位置に対応する相対的な出力信号を得て
いる。このため、この出力信号は電極間電圧の変動によ
り変化することはない。また、温度変化の影響が低減さ
れた出力電圧を得ることができる。さらに、タッチパネ
ルの抵抗体に流す電流を小さく設定することが可能にな
るため、消費電流の低減を達成することができる。そし
て、電圧印加手段に設けられた例えば半導体スイッチの
抵抗成分による影響を確実に回避するとが可能となる。

【００４９】そして、請求項２に係る発明においては、
電圧分割手段の出力電圧値と押圧部位の電圧値との差分
が零となるように電圧分割手段の出力電圧値を変化さ
せ、その出力電圧値に基づいて押圧位置検出値を得る零
平衡法を採用しており、これにより、高い精度の検出を
行うことが可能となる。また、請求項３に係る発明にお
いては、電圧分割手段をインピーダンス体で構成してい
るので、簡単な構成で電圧分割手段を実現することがで
きる。

【００５０】さらに、請求項４に係る発明においては、
インピーダンス体が抵抗体で構成されるので、薄膜基板
に印刷や蒸着により抵抗体を形成することができ、装置
の小型化を達成することができる。また、請求項５に係
る発明においては、インピーダンス体が抵抗体で形成さ
れ、その抵抗体は直列に接続された複数の分割抵抗を有
し、各分割抵抗間に電圧取出し用のタップが設けられて
いるので、所定のタップを選択することにより簡単な構
成でタッチパネルの押圧位置に対応した位置情報を得る
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す構成図である。

【図２】タッチパネルの概略構成図である。

【図３】逐次比較回路の動作を説明するための説明図で
ある。

【図４】従来のタッチパネル位置検出回路を示す構成図
である。

【図５】本発明の第２実施例を示す構成図である。

【図６】切替制御回路の一例を示す回路図である。

【図７】切替制御回路の入出力信号の真理値図表であ
る。

【符号の説明】

１タッチパネル１０電圧印加回路１１押圧位置検出回路１２タイミング制御回路１３抵抗列１３’ コンデンサ並列回路１４比較検出回路１５アナログ・マルチプレクサ１５’ コンデンサ選択回路１５ａデコーダ１５ａ’ 切替制御回路１６コンパレータ１７逐次比較回路Ａ、Ｂ薄膜基板Ｃ_H0〜Ｃ_H7，Ｃ_L0〜Ｃ_L7 コンデンサＬＡ₁〜ＬＡ₁₂₇，ＬＢ₁〜ＬＢ₁₂₇ 抵抗線（抵抗
体）ＰＡ₁，ＰＡ₂，ＰＢ₁，ＰＢ₂ 電極ＳＡ１〜ＳＢ２，ＳＲ１，ＳＲ２，ＳＴスイッチＴ押圧位置Ｖｎタップ電圧Ｖｔ押圧位置電圧

Claims

【特許請求の範囲】

【請求項１】表面に互いに離間して配設された一対の
電極と当該電極間に配設された抵抗体とを形成した２枚
の基板を、互いに接触可能に近接対向させて構成される
タッチパネルについて、その所望の位置を押圧したとき
に発生する電圧に基づいて押圧部位を検出するタッチパ
ネルの押圧位置検出装置において、前記２枚の基板の電極間に交互に電圧を印加する電圧印
加手段と、該電圧印加手段により電圧が印加されている
電極間に前記抵抗体と並列に構成される電圧分割手段を
接続し、該電圧分割手段の出力電圧と前記電圧印加手段
により電圧が印加されていない電極の電圧とを比較して
押圧位置を検出する押圧位置検出手段と、を備えたこと
を特徴とするタッチパネルの押圧位置検出装置。
【請求項２】押圧位置検出手段は、前記電圧分割手段
の出力電圧と前記電圧印加手段により電圧が印加されて
いない電極の電圧とを比較して押圧位置を検出する際
に、両電圧の差を零とするように前記電圧分割手段の出
力電圧値を変化させ、その出力電圧値に基づいて押圧位
置を検出することを特徴とする請求項１に記載のタッチ
パネルの押圧位置検出装置。
【請求項３】前記電圧分割手段が、インピーダンス体
であることを特徴とする請求項１又は２に記載のタッチ
パネルの押圧位置検出装置。
【請求項４】前記インピーダンス体が、抵抗体である
ことを特徴とする請求項３に記載のタッチパネルの押圧
位置検出装置。
【請求項５】前記抵抗体は、直列に接続された複数の
分割抵抗で構成され、且つ、各分割抵抗間に電圧取出し
用のタップを有することを特徴とする請求項４に記載の
タッチパネルの押圧位置検出装置。