JPH08107214A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH08107214A JPH08107214A JP26458894A JP26458894A JPH08107214A JP H08107214 A JPH08107214 A JP H08107214A JP 26458894 A JP26458894 A JP 26458894A JP 26458894 A JP26458894 A JP 26458894A JP H08107214 A JPH08107214 A JP H08107214A
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Abstract
(57)【要約】
【目的】 活性層としての半導体層が大気中の不純物に
よって汚染されるのを防止して、閾値電圧の変動を防止
する。 【構成】 活性層としての多結晶Ｓｉ層１６を形成する
ための非晶質Ｓｉ層１５を堆積時から大気と遮断した状
態で、その表面にＳｉＯ2 膜１７を形成する。このた
め、非晶質Ｓｉ層１５及び多結晶Ｓｉ層１６が大気中の
不純物によって汚染されるのを防止することができ、こ
の汚染による閾値電圧の変動を防止することができる。
よって汚染されるのを防止して、閾値電圧の変動を防止
する。 【構成】 活性層としての多結晶Ｓｉ層１６を形成する
ための非晶質Ｓｉ層１５を堆積時から大気と遮断した状
態で、その表面にＳｉＯ2 膜１７を形成する。このた
め、非晶質Ｓｉ層１５及び多結晶Ｓｉ層１６が大気中の
不純物によって汚染されるのを防止することができ、こ
の汚染による閾値電圧の変動を防止することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、半導体層を活性層
にする薄膜トランジスタの製造方法に関するものであ
る。
にする薄膜トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】図３は、ボトムゲート型の薄膜トランジ
スタの製造方法の一従来例を示している。この一従来例
では、図３（ａ）に示す様に、Ｓｉ基板１１の表面のＳ
ｉＯ2膜１２上に、厚さが５０ｎｍの多結晶Ｓｉ層１３
をＣＶＤ法で堆積させる。そして、Ｐｈｏｓ+ を１×１
０15ｃｍ-2のドーズ量で多結晶Ｓｉ層１３にイオン注入
して多結晶Ｓｉ層１３をＮ+ 型にした後、この多結晶Ｓ
ｉ層１３をゲート電極の形状に加工する。
スタの製造方法の一従来例を示している。この一従来例
では、図３（ａ）に示す様に、Ｓｉ基板１１の表面のＳ
ｉＯ2膜１２上に、厚さが５０ｎｍの多結晶Ｓｉ層１３
をＣＶＤ法で堆積させる。そして、Ｐｈｏｓ+ を１×１
０15ｃｍ-2のドーズ量で多結晶Ｓｉ層１３にイオン注入
して多結晶Ｓｉ層１３をＮ+ 型にした後、この多結晶Ｓ
ｉ層１３をゲート電極の形状に加工する。
【０００３】次に、図３（ｂ）に示す様に、ゲート酸化
膜として、厚さが５０ｎｍのＳｉＯ2 膜１４をＣＶＤ法
で堆積させる。そして、図３（ｃ）に示す様に、厚さが
３０ｎｍの非晶質Ｓｉ層１５をＣＶＤ法で堆積させ、６
５０℃のＮ2 雰囲気中で１０時間のアニールを施して非
晶質Ｓｉ層１５中で結晶粒を成長させて、この非晶質Ｓ
ｉ層１５を多結晶Ｓｉ層１６にする。
膜として、厚さが５０ｎｍのＳｉＯ2 膜１４をＣＶＤ法
で堆積させる。そして、図３（ｃ）に示す様に、厚さが
３０ｎｍの非晶質Ｓｉ層１５をＣＶＤ法で堆積させ、６
５０℃のＮ2 雰囲気中で１０時間のアニールを施して非
晶質Ｓｉ層１５中で結晶粒を成長させて、この非晶質Ｓ
ｉ層１５を多結晶Ｓｉ層１６にする。
【０００４】次に、図３（ｄ）に示す様に、多結晶Ｓｉ
層１６を活性層の形状に加工した後、ＢＦ2 + を多結晶
Ｓｉ層１６に選択的にイオン注入して、Ｐ+ 型のソース
１６ａ及びドレイン１６ｂをこの多結晶Ｓｉ層１６に形
成する。その後、図示してはいないが、層間絶縁膜や電
極や表面保護膜等を形成して、このボトムゲート型の薄
膜トランジスタを完成させる。
層１６を活性層の形状に加工した後、ＢＦ2 + を多結晶
Ｓｉ層１６に選択的にイオン注入して、Ｐ+ 型のソース
１６ａ及びドレイン１６ｂをこの多結晶Ｓｉ層１６に形
成する。その後、図示してはいないが、層間絶縁膜や電
極や表面保護膜等を形成して、このボトムゲート型の薄
膜トランジスタを完成させる。
【０００５】
【発明が解決しようとする課題】ところが、図３に示し
た一従来例では、非晶質Ｓｉ層１５を堆積させた後、こ
の非晶質Ｓｉ層１５または多結晶Ｓｉ層１６を大気に曝
すと、空調設備の集塵用フィルタ中に含まれていたＢや
ＰＯＣｌ3 を用いるプレデポジション炉から漏洩したＰ
ｈｏｓ等の大気中の不純物によって、非晶質Ｓｉ層１５
または多結晶Ｓｉ層１６が汚染される。
た一従来例では、非晶質Ｓｉ層１５を堆積させた後、こ
の非晶質Ｓｉ層１５または多結晶Ｓｉ層１６を大気に曝
すと、空調設備の集塵用フィルタ中に含まれていたＢや
ＰＯＣｌ3 を用いるプレデポジション炉から漏洩したＰ
ｈｏｓ等の大気中の不純物によって、非晶質Ｓｉ層１５
または多結晶Ｓｉ層１６が汚染される。
【０００６】非晶質Ｓｉ層１５を堆積させた後にＳｉＯ
2 膜（図示せず）をＣＶＤ法で堆積させ、このＳｉＯ2
膜で非晶質Ｓｉ層１５または多結晶Ｓｉ層１６を被覆し
ても、ＣＶＤまでの間に大気中の不純物による汚染が生
じる。そして、この様な汚染が僅かでも生じると、多結
晶Ｓｉ層１６が厚さ３０ｎｍ以下の薄膜であるので、薄
膜トランジスタの閾値電圧が変動する。従って、図３に
示した一従来例では、薄膜トランジスタを高い歩留りで
製造することが困難であった。
2 膜（図示せず）をＣＶＤ法で堆積させ、このＳｉＯ2
膜で非晶質Ｓｉ層１５または多結晶Ｓｉ層１６を被覆し
ても、ＣＶＤまでの間に大気中の不純物による汚染が生
じる。そして、この様な汚染が僅かでも生じると、多結
晶Ｓｉ層１６が厚さ３０ｎｍ以下の薄膜であるので、薄
膜トランジスタの閾値電圧が変動する。従って、図３に
示した一従来例では、薄膜トランジスタを高い歩留りで
製造することが困難であった。
【０００７】
【課題を解決するための手段】請求項１の薄膜トランジ
スタの製造方法は、活性層にするための半導体層１５、
１６を堆積させる工程と、前記堆積時から大気と遮断し
た状態の前記半導体層１５、１６の表面に半導体酸化膜
１７を形成する工程とを具備することを特徴としてい
る。
スタの製造方法は、活性層にするための半導体層１５、
１６を堆積させる工程と、前記堆積時から大気と遮断し
た状態の前記半導体層１５、１６の表面に半導体酸化膜
１７を形成する工程とを具備することを特徴としてい
る。
【０００８】請求項２の薄膜トランジスタの製造方法
は、請求項１の薄膜トランジスタの製造方法において、
前記半導体酸化膜１７の厚さを２０ｎｍ以下にすること
を特徴としている。
は、請求項１の薄膜トランジスタの製造方法において、
前記半導体酸化膜１７の厚さを２０ｎｍ以下にすること
を特徴としている。
【０００９】請求項３の薄膜トランジスタの製造方法
は、請求項１または２の薄膜トランジスタの製造方法に
おいて、少なくとも前記半導体層１５、１６の堆積から
前記半導体酸化膜１７の形成までを同一の反応炉内で行
うことを特徴としている。
は、請求項１または２の薄膜トランジスタの製造方法に
おいて、少なくとも前記半導体層１５、１６の堆積から
前記半導体酸化膜１７の形成までを同一の反応炉内で行
うことを特徴としている。
【００１０】
【作用】請求項１の薄膜トランジスタの製造方法では、
半導体層１５、１６を堆積させた時からこの半導体層１
５、１６の表面に半導体酸化膜１７を形成するまで、半
導体層１５、１６を大気から遮断しているので、大気中
の不純物によって半導体層１５、１６が汚染されるのを
防止することができる。また、半導体酸化膜１７を形成
した後では、半導体層１５、１６を大気に曝しても、半
導体層１５、１６が半導体酸化膜１７に既に覆われてい
るので、やはり大気中の不純物によって半導体層１５、
１６が汚染されるのを防止することができる。
半導体層１５、１６を堆積させた時からこの半導体層１
５、１６の表面に半導体酸化膜１７を形成するまで、半
導体層１５、１６を大気から遮断しているので、大気中
の不純物によって半導体層１５、１６が汚染されるのを
防止することができる。また、半導体酸化膜１７を形成
した後では、半導体層１５、１６を大気に曝しても、半
導体層１５、１６が半導体酸化膜１７に既に覆われてい
るので、やはり大気中の不純物によって半導体層１５、
１６が汚染されるのを防止することができる。
【００１１】請求項２の薄膜トランジスタの製造方法で
は、半導体酸化膜１７の厚さを２０ｎｍ以下にしている
ので、通常のＲＩＥ技術等を用いても、半導体層１５、
１６を活性層の形状に加工したりするのに支障は生じな
い。
は、半導体酸化膜１７の厚さを２０ｎｍ以下にしている
ので、通常のＲＩＥ技術等を用いても、半導体層１５、
１６を活性層の形状に加工したりするのに支障は生じな
い。
【００１２】請求項３の薄膜トランジスタの製造方法で
は、少なくとも半導体層１５、１６の堆積から半導体酸
化膜１７の形成までを同一の反応炉内で行っているの
で、半導体層１５、１６を大気から容易に遮断すること
ができる。
は、少なくとも半導体層１５、１６の堆積から半導体酸
化膜１７の形成までを同一の反応炉内で行っているの
で、半導体層１５、１６を大気から容易に遮断すること
ができる。
【００１３】
【実施例】以下、本願の発明の第１及び第２実施例を、
図１、２を参照しながら説明する。なお、図１、２に示
す第１及び第２実施例のうちで、図３に示した一従来例
と対応する構成部分には、図３と同一の符号を付してあ
る。
図１、２を参照しながら説明する。なお、図１、２に示
す第１及び第２実施例のうちで、図３に示した一従来例
と対応する構成部分には、図３と同一の符号を付してあ
る。
【００１４】図１が、ボトムゲート型の薄膜トランジス
タの製造に適用した本願の発明の第１実施例を示してい
る。この第１実施例でも、図１（ａ）（ｂ）に示す様
に、ＳｉＯ2 膜１４を堆積させるまでは、図３に示した
一従来例と実質的に同様の工程を実行する。
タの製造に適用した本願の発明の第１実施例を示してい
る。この第１実施例でも、図１（ａ）（ｂ）に示す様
に、ＳｉＯ2 膜１４を堆積させるまでは、図３に示した
一従来例と実質的に同様の工程を実行する。
【００１５】この第１実施例では、その後、図１（ｃ）
に示す様に、厚さが３０ｎｍの非晶質Ｓｉ層１５をＣＶ
Ｄ法で堆積させ、更に、非晶質Ｓｉ層１５を堆積させる
ために導入していたＳｉＨ4 ガスを引き続きＣＶＤ炉内
へ導入すると共にＯ2 ガスをもこのＣＶＤ炉内へ導入
し、ＳｉＨ4 ガスとＯ2 ガスとの反応によって、厚さが
５ｎｍのＳｉＯ2 膜１７を堆積させる。
に示す様に、厚さが３０ｎｍの非晶質Ｓｉ層１５をＣＶ
Ｄ法で堆積させ、更に、非晶質Ｓｉ層１５を堆積させる
ために導入していたＳｉＨ4 ガスを引き続きＣＶＤ炉内
へ導入すると共にＯ2 ガスをもこのＣＶＤ炉内へ導入
し、ＳｉＨ4 ガスとＯ2 ガスとの反応によって、厚さが
５ｎｍのＳｉＯ2 膜１７を堆積させる。
【００１６】なお、非晶質Ｓｉ層１５をＣＶＤ法で堆積
させた後、ＣＶＤ炉内へのＳｉＨ4ガスの導入を停止し
てＯ2 ガスのみをこのＣＶＤ炉内へ導入し、非晶質Ｓｉ
層１５の表面を酸化することによってＳｉＯ2 膜１７を
形成してもよい。
させた後、ＣＶＤ炉内へのＳｉＨ4ガスの導入を停止し
てＯ2 ガスのみをこのＣＶＤ炉内へ導入し、非晶質Ｓｉ
層１５の表面を酸化することによってＳｉＯ2 膜１７を
形成してもよい。
【００１７】その後、６５０℃のＮ2 雰囲気中で１０時
間のアニールを施して非晶質Ｓｉ層１５中で結晶粒を成
長させて、この非晶質Ｓｉ層１５を多結晶Ｓｉ層１６に
する。なお、非晶質Ｓｉ層１５をＣＶＤ法で堆積させた
後、まずこのＣＶＤ炉内で引き続き非晶質Ｓｉ層１５に
アニールを施して非晶質Ｓｉ層１５を多結晶Ｓｉ層１６
にしてから、更にこのＣＶＤ炉内で引き続いてＳｉＯ2
膜１７を形成してもよい。
間のアニールを施して非晶質Ｓｉ層１５中で結晶粒を成
長させて、この非晶質Ｓｉ層１５を多結晶Ｓｉ層１６に
する。なお、非晶質Ｓｉ層１５をＣＶＤ法で堆積させた
後、まずこのＣＶＤ炉内で引き続き非晶質Ｓｉ層１５に
アニールを施して非晶質Ｓｉ層１５を多結晶Ｓｉ層１６
にしてから、更にこのＣＶＤ炉内で引き続いてＳｉＯ2
膜１７を形成してもよい。
【００１８】次に、図１（ｄ）に示す様に、ＳｉＯ2 膜
１７及び多結晶Ｓｉ層１６をＲＩＥで活性層の形状に加
工した後、ＢＦ2 + を多結晶Ｓｉ層１６に選択的にイオ
ン注入して、Ｐ+ 型のソース１６ａ及びドレイン１６ｂ
をこの多結晶Ｓｉ層１６に形成する。その後、図示して
はいないが、層間絶縁膜や電極や表面保護膜等を形成し
て、このボトムゲート型の薄膜トランジスタを完成させ
る。
１７及び多結晶Ｓｉ層１６をＲＩＥで活性層の形状に加
工した後、ＢＦ2 + を多結晶Ｓｉ層１６に選択的にイオ
ン注入して、Ｐ+ 型のソース１６ａ及びドレイン１６ｂ
をこの多結晶Ｓｉ層１６に形成する。その後、図示して
はいないが、層間絶縁膜や電極や表面保護膜等を形成し
て、このボトムゲート型の薄膜トランジスタを完成させ
る。
【００１９】図２が、トップゲート型の薄膜トランジス
タの製造に適用した本願の発明の第２実施例を示してい
る。この第２実施例では、図２（ａ）に示す様に、Ｓｉ
基板１１の表面のＳｉＯ2 膜１２上に厚さが３０ｎｍの
非晶質Ｓｉ層１５をＣＶＤ法で堆積させた後、図１に示
した第１実施例と同様な工程を経て、活性層の形状の多
結晶Ｓｉ層１６及びＳｉＯ2 膜１７を得る。
タの製造に適用した本願の発明の第２実施例を示してい
る。この第２実施例では、図２（ａ）に示す様に、Ｓｉ
基板１１の表面のＳｉＯ2 膜１２上に厚さが３０ｎｍの
非晶質Ｓｉ層１５をＣＶＤ法で堆積させた後、図１に示
した第１実施例と同様な工程を経て、活性層の形状の多
結晶Ｓｉ層１６及びＳｉＯ2 膜１７を得る。
【００２０】次に、図２（ｂ）に示す様に、ＢＦ2 + を
多結晶Ｓｉ層１６に選択的にイオン注入して、Ｐ+ 型の
ソース１６ａ及びドレイン１６ｂをこの多結晶Ｓｉ層１
６に形成する。なお、これらのソース１６ａ及びドレイ
ン１６ｂは、後に形成するゲート電極をマスクにしたイ
オン注入で、ゲート電極に対して自己整合的に形成して
もよい。その後、図２（ｃ）に示す様に、ゲート酸化膜
として、厚さが５０ｎｍのＳｉＯ2 膜１４をＣＶＤ法で
堆積させる。
多結晶Ｓｉ層１６に選択的にイオン注入して、Ｐ+ 型の
ソース１６ａ及びドレイン１６ｂをこの多結晶Ｓｉ層１
６に形成する。なお、これらのソース１６ａ及びドレイ
ン１６ｂは、後に形成するゲート電極をマスクにしたイ
オン注入で、ゲート電極に対して自己整合的に形成して
もよい。その後、図２（ｃ）に示す様に、ゲート酸化膜
として、厚さが５０ｎｍのＳｉＯ2 膜１４をＣＶＤ法で
堆積させる。
【００２１】次に、図２（ｄ）に示す様に、厚さが５０
ｎｍの多結晶Ｓｉ層１３をＣＶＤ法で堆積させる。そし
て、Ｐｈｏｓ+ を１×１０15ｃｍ-2のドーズ量で多結晶
Ｓｉ層１３にイオン注入して多結晶Ｓｉ層１３をＮ+ 型
にした後、この多結晶Ｓｉ層１３をゲート電極の形状に
加工する。その後、図示してはいないが、層間絶縁膜や
電極や表面保護膜等を形成して、このトップゲート型の
薄膜トランジスタを完成させる。
ｎｍの多結晶Ｓｉ層１３をＣＶＤ法で堆積させる。そし
て、Ｐｈｏｓ+ を１×１０15ｃｍ-2のドーズ量で多結晶
Ｓｉ層１３にイオン注入して多結晶Ｓｉ層１３をＮ+ 型
にした後、この多結晶Ｓｉ層１３をゲート電極の形状に
加工する。その後、図示してはいないが、層間絶縁膜や
電極や表面保護膜等を形成して、このトップゲート型の
薄膜トランジスタを完成させる。
【００２２】なお、以上の第１及び第２実施例では、Ｓ
ｉＯ2 膜１７の厚さを５ｎｍにしたが、ＳｉＯ2 膜１７
の厚さが２０ｎｍ以下であれば、このＳｉＯ2 膜１７と
多結晶Ｓｉ層１６とをＲＩＥで活性層の形状に加工する
ことが困難になることはない。
ｉＯ2 膜１７の厚さを５ｎｍにしたが、ＳｉＯ2 膜１７
の厚さが２０ｎｍ以下であれば、このＳｉＯ2 膜１７と
多結晶Ｓｉ層１６とをＲＩＥで活性層の形状に加工する
ことが困難になることはない。
【００２３】
【発明の効果】請求項１の薄膜トランジスタの製造方法
では、大気中の不純物によって半導体層が汚染されるの
を防止することができるので、閾値電圧の変動を防止す
ることができて、薄膜トランジスタを高い歩留りで製造
することができる。
では、大気中の不純物によって半導体層が汚染されるの
を防止することができるので、閾値電圧の変動を防止す
ることができて、薄膜トランジスタを高い歩留りで製造
することができる。
【００２４】請求項２の薄膜トランジスタの製造方法で
は、通常のＲＩＥ技術等を用いても、半導体層を活性層
の形状に加工したりするのに支障は生じないので、歩留
りを低下させることなく薄膜トランジスタを製造するこ
とができる。
は、通常のＲＩＥ技術等を用いても、半導体層を活性層
の形状に加工したりするのに支障は生じないので、歩留
りを低下させることなく薄膜トランジスタを製造するこ
とができる。
【００２５】請求項３の薄膜トランジスタの製造方法で
は、半導体層を大気から容易に遮断することができるの
で、大気中の不純物によって半導体層が汚染されるのを
容易に防止することができ、閾値電圧の変動を容易に防
止することができて、薄膜トランジスタを更に高い歩留
りで製造することができる。
は、半導体層を大気から容易に遮断することができるの
で、大気中の不純物によって半導体層が汚染されるのを
容易に防止することができ、閾値電圧の変動を容易に防
止することができて、薄膜トランジスタを更に高い歩留
りで製造することができる。
【図１】本願の発明の第１実施例を工程順に示す側断面
図である。
図である。
【図２】本願の発明の第２実施例を工程順に示す側断面
図である。
図である。
【図３】本願の発明の一従来例を工程順に示す側断面図
である。
である。
１５ 非晶質Ｓｉ層 １６ 多結晶Ｓｉ層 １７ ＳｉＯ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ６２７ Ｂ
Claims (3)
- 【請求項１】 活性層にするための半導体層を堆積させ
る工程と、 前記堆積時から大気と遮断した状態の前記半導体層の表
面に半導体酸化膜を形成する工程とを具備することを特
徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記半導体酸化膜の厚さを２０ｎｍ以下
にすることを特徴とする請求項１記載の薄膜トランジス
タの製造方法。 - 【請求項３】 少なくとも前記半導体層の堆積から前記
半導体酸化膜の形成までを同一の反応炉内で行うことを
特徴とする請求項１または２記載の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26458894A JPH08107214A (ja) | 1994-10-04 | 1994-10-04 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26458894A JPH08107214A (ja) | 1994-10-04 | 1994-10-04 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107214A true JPH08107214A (ja) | 1996-04-23 |
Family
ID=17405388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26458894A Pending JPH08107214A (ja) | 1994-10-04 | 1994-10-04 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107214A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998838A (en) * | 1997-03-03 | 1999-12-07 | Nec Corporation | Thin film transistor |
-
1994
- 1994-10-04 JP JP26458894A patent/JPH08107214A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998838A (en) * | 1997-03-03 | 1999-12-07 | Nec Corporation | Thin film transistor |
| US6258638B1 (en) | 1997-03-03 | 2001-07-10 | Nec Corporation | Method of manufacturing thin film transistor |
| US6444508B1 (en) | 1997-03-03 | 2002-09-03 | Nec Corporation | Method of manufacturing thin film transistor |
| US6703267B2 (en) | 1997-03-03 | 2004-03-09 | Nec Corporation | Method of manufacturing thin film transistor |
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