JPH079987B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH079987B2 JPH079987B2 JP63138572A JP13857288A JPH079987B2 JP H079987 B2 JPH079987 B2 JP H079987B2 JP 63138572 A JP63138572 A JP 63138572A JP 13857288 A JP13857288 A JP 13857288A JP H079987 B2 JPH079987 B2 JP H079987B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 本発明はラテラル絶縁ゲート電界効果トランジスタ（IG
FET）、特にインテリジェントパワースイッチ用に好適
な斯るIGFETを具える半導体装置の製造方法に関するも
のである。
FET）、特にインテリジェントパワースイッチ用に好適
な斯るIGFETを具える半導体装置の製造方法に関するも
のである。
「The Conference Record of the 1986 IEEE Industry
Applicalions Society Annual Meeting part 1」第429
〜433頁に発表されたM.Glogolia及びJ.Tihangiの論文
“Smart−SIPMOS−an intelligent power switch"に、
インテリジェントパワースイッチ、即ち１個以上のパワ
ー半導体素子をこれらパワー半導体素子の動作を制御及
び監視する論理素子及び負荷と同一の半導体本体内又は
上に設けて成る半導体装置が開示されている。
Applicalions Society Annual Meeting part 1」第429
〜433頁に発表されたM.Glogolia及びJ.Tihangiの論文
“Smart−SIPMOS−an intelligent power switch"に、
インテリジェントパワースイッチ、即ち１個以上のパワ
ー半導体素子をこれらパワー半導体素子の動作を制御及
び監視する論理素子及び負荷と同一の半導体本体内又は
上に設けて成る半導体装置が開示されている。
上記の論文には、第４図に、半導体本体の所定の表面に
隣接するソース及びドレイン領域を具え、ソース及びド
レイン領域間の所定の表面上に絶縁ゲート構造を設け、
この絶縁ゲート構造を、所定の表面の第１区域上に比較
的薄い部分を有すると共にこの部分に隣接して所定の表
面の第２区域上に比較的厚い部分を有する絶縁層を所定
の表面上に設け、この絶縁層上に導電層を設けて所定の
表面の第１区域の上方に絶縁ゲートを限定して形成し、
この導電層を絶縁層の比較的厚い部分上まで延在させて
電界軽減作用を与えるようにしたラテラルIGFETが示さ
れている。
隣接するソース及びドレイン領域を具え、ソース及びド
レイン領域間の所定の表面上に絶縁ゲート構造を設け、
この絶縁ゲート構造を、所定の表面の第１区域上に比較
的薄い部分を有すると共にこの部分に隣接して所定の表
面の第２区域上に比較的厚い部分を有する絶縁層を所定
の表面上に設け、この絶縁層上に導電層を設けて所定の
表面の第１区域の上方に絶縁ゲートを限定して形成し、
この導電層を絶縁層の比較的厚い部分上まで延在させて
電界軽減作用を与えるようにしたラテラルIGFETが示さ
れている。
本発明の目的はこのようなラテラル絶縁ゲート電界効果
トランジスタを製造する方法を提供することにある。
トランジスタを製造する方法を提供することにある。
本発明はラテラル絶縁ゲート電界効果トランジスタを具
える半導体装置を製造するに当り、所定の表面に隣接す
る１導電型の第１領域を有する半導体本体の所定の表面
上に絶縁ゲート構造を、前記所定の表面の第１区域上に
比較的薄い部分を有すると共にこの部分に隣接して前記
所定の表面の第２区域上に比較的厚い部分を有する絶縁
層を設け、この絶縁層上に導電層を設けて前記所定の表
面の第１区域の上方に絶縁ゲートを限定すると共にこの
導電層は前記絶縁層の比較的厚い部分上まで延在させ、
次に前記第２区域を覆う前記絶縁層の比較的厚い部分上
の前記導電層に窓をあけ、この導電層の窓を経て前記絶
縁層を等方性エッチングしてこの絶縁層の比較的厚い部
分に窓をあけ、この際この絶縁層の窓の縁をオーバハン
グする導電層の部分を残し、次にこの導電層の少なくと
も窓から離れた部分をマスクしてこの導電層を選択的に
エッチングして前記絶縁層の窓の縁をオーバハングする
部分を除去することにより形成し、次に得られた絶縁ゲ
ート構造をマスクとして用いて半導体本体内に不純物を
添加して絶縁ゲートと整列した１導電型のソース領域
と、前記絶縁層の比較的厚い部分の窓と整列しソース領
域から離間した１導電型のドレイン領域を形成すること
を特徴とする。
える半導体装置を製造するに当り、所定の表面に隣接す
る１導電型の第１領域を有する半導体本体の所定の表面
上に絶縁ゲート構造を、前記所定の表面の第１区域上に
比較的薄い部分を有すると共にこの部分に隣接して前記
所定の表面の第２区域上に比較的厚い部分を有する絶縁
層を設け、この絶縁層上に導電層を設けて前記所定の表
面の第１区域の上方に絶縁ゲートを限定すると共にこの
導電層は前記絶縁層の比較的厚い部分上まで延在させ、
次に前記第２区域を覆う前記絶縁層の比較的厚い部分上
の前記導電層に窓をあけ、この導電層の窓を経て前記絶
縁層を等方性エッチングしてこの絶縁層の比較的厚い部
分に窓をあけ、この際この絶縁層の窓の縁をオーバハン
グする導電層の部分を残し、次にこの導電層の少なくと
も窓から離れた部分をマスクしてこの導電層を選択的に
エッチングして前記絶縁層の窓の縁をオーバハングする
部分を除去することにより形成し、次に得られた絶縁ゲ
ート構造をマスクとして用いて半導体本体内に不純物を
添加して絶縁ゲートと整列した１導電型のソース領域
と、前記絶縁層の比較的厚い部分の窓と整列しソース領
域から離間した１導電型のドレイン領域を形成すること
を特徴とする。
本発明の方法によれば、絶縁層の窓に良好な縁を形成し
得るが費用と時間がかかる反応性イオンエッチングの使
用を回避でき、絶縁層の比較的厚い部分のエッチングに
等方性湿式エッチング技術を使用することが、絶縁層の
窓をオーバハングする導電層の残存部分を除去してオー
バハングにより与えられる鋭い屈曲部又は角部のために
次にその上に設けられる絶縁層及び更にその上に設けら
れ金属化層にわれ目や切れ目が生じるような問題を回避
することができるために可能になる。
得るが費用と時間がかかる反応性イオンエッチングの使
用を回避でき、絶縁層の比較的厚い部分のエッチングに
等方性湿式エッチング技術を使用することが、絶縁層の
窓をオーバハングする導電層の残存部分を除去してオー
バハングにより与えられる鋭い屈曲部又は角部のために
次にその上に設けられる絶縁層及び更にその上に設けら
れ金属化層にわれ目や切れ目が生じるような問題を回避
することができるために可能になる。
本発明の方法は次に設ける絶縁層及び金属化層のわれ目
や切れ目を避けることができるのみなず、導電層の最終
的な縁に自己整列したドレイン領域を設けることができ
ると共に絶縁層の比較的厚い部分の延長部により表面静
電界を低減するフィールドプレート（電界軽減電極）を
与えることができる。
や切れ目を避けることができるのみなず、導電層の最終
的な縁に自己整列したドレイン領域を設けることができ
ると共に絶縁層の比較的厚い部分の延長部により表面静
電界を低減するフィールドプレート（電界軽減電極）を
与えることができる。
本発明の方法は比較的厚い絶縁層部分をエッチングして
この部分に窓をあける湿式エッチング工程と、次に導電
材料をエッチングして比較的厚い絶縁層部分の窓の縁を
オーバハングする導電材料を除去するプラズマエッチン
グ工程を具えることができる。
この部分に窓をあける湿式エッチング工程と、次に導電
材料をエッチングして比較的厚い絶縁層部分の窓の縁を
オーバハングする導電材料を除去するプラズマエッチン
グ工程を具えることができる。
導電層はこれに窓をあけた後にマスクして絶縁層の窓の
縁をオーバハングする導電層部分の上面及び下面を選択
エッチングのために露出させることができる。この場合
には導電層の残部を保護するマスクは導電層の窓より大
きい窓を有するものとして窓の縁に隣接する導電層部分
を選択エッチング中露出させることができる。これは、
エッチング液が窓の縁に隣接する露出部分もエッチング
するが、オーバハング部は両側からエッチングされるた
めに一層急速にエッチングされ、オーバハング部の除去
中に窓に隣接する導電層部分が薄くなるだけであるから
である。導電層を保護するマスクの形成は臨界的なアラ
イメント工程を必要としない。その理由は、上述したよ
うに窓の縁に隣接する導電層の露出部分の肉薄化により
導電層が窓の方向に薄くなるだけであるからである。重
要なことは次に設けるドレイン領域を導電層の窓の縁に
整列させてオーバラップによるキャパシタンスを最小に
することである。
縁をオーバハングする導電層部分の上面及び下面を選択
エッチングのために露出させることができる。この場合
には導電層の残部を保護するマスクは導電層の窓より大
きい窓を有するものとして窓の縁に隣接する導電層部分
を選択エッチング中露出させることができる。これは、
エッチング液が窓の縁に隣接する露出部分もエッチング
するが、オーバハング部は両側からエッチングされるた
めに一層急速にエッチングされ、オーバハング部の除去
中に窓に隣接する導電層部分が薄くなるだけであるから
である。導電層を保護するマスクの形成は臨界的なアラ
イメント工程を必要としない。その理由は、上述したよ
うに窓の縁に隣接する導電層の露出部分の肉薄化により
導電層が窓の方向に薄くなるだけであるからである。重
要なことは次に設けるドレイン領域を導電層の窓の縁に
整列させてオーバラップによるキャパシタンスを最小に
することである。
或は又、導電層の窓を限界する導電層上に設けられたマ
スク、例えばフォトレジストマスクを絶縁層の等方性エ
ッチング及び導電層の次の選択エッチング中そのまま残
存させることができる。この場合には、選択エッチング
中導電層の全上側表面がマスクにより保護されたままに
なるが、絶縁層の窓をオーバハングする導電層の部分の
下側表面が露出し、このオーバハング部をエッチング除
去することができる。この場合にはオーバハング部の除
去中における導電層の縁部の肉薄化を避ける或は軽減す
ることができる。
スク、例えばフォトレジストマスクを絶縁層の等方性エ
ッチング及び導電層の次の選択エッチング中そのまま残
存させることができる。この場合には、選択エッチング
中導電層の全上側表面がマスクにより保護されたままに
なるが、絶縁層の窓をオーバハングする導電層の部分の
下側表面が露出し、このオーバハング部をエッチング除
去することができる。この場合にはオーバハング部の除
去中における導電層の縁部の肉薄化を避ける或は軽減す
ることができる。
前記絶縁層をエッチングする前に、不純物を半導体本体
内に添加して絶縁ゲートの一部分の下側を延在する第１
補助領域を有する反対導電型の第２領域を形成し、ソー
ス領域を第１補助領域内に形成し、ソース領域とドレイ
ン領域との間にあり且つ絶縁ゲートの下側にあるこの第
１補助領域部分に導通チャンネルを限定することができ
る。
内に添加して絶縁ゲートの一部分の下側を延在する第１
補助領域を有する反対導電型の第２領域を形成し、ソー
ス領域を第１補助領域内に形成し、ソース領域とドレイ
ン領域との間にあり且つ絶縁ゲートの下側にあるこの第
１補助領域部分に導通チャンネルを限定することができ
る。
絶縁ゲート構造を形成する前に、１導電型の不純物を半
導体本体内に添加してソース領域の方向に延在する所定
の表面に隣接するドレイン延長領域を設けることができ
る。更に、絶縁ゲート構造を形成する前に反対導電型の
不純物を添加して第１補助領域に隣接する第２領域の第
２補助領域を設けてドレイン領域を取り囲むことができ
る。ドレイン延長領域は、ドレイン及びソース領域間の
pn接合の空乏領域を横方向に拡げて表面静電界を低減し
てこのpn接合の逆降服電圧を増大するよう作用するRESU
RF（REdued SURface Field:電界低減）領域とすること
ができる。半導体本体が単結晶シリコン本体の場合に
は、斯るRESURF領域を形成するためにはこの領域のドー
ピング濃度Ｎ（原子／cm3単位）とこの領域の深さ又は
厚さｄ（cm単位）との積Ndを約２×1012原子／cm2にす
る必要がある。半導体本体が単結晶シリコン本体の場合
には、導電層は不純物添加多結晶シリコン層とすること
ができる。
導体本体内に添加してソース領域の方向に延在する所定
の表面に隣接するドレイン延長領域を設けることができ
る。更に、絶縁ゲート構造を形成する前に反対導電型の
不純物を添加して第１補助領域に隣接する第２領域の第
２補助領域を設けてドレイン領域を取り囲むことができ
る。ドレイン延長領域は、ドレイン及びソース領域間の
pn接合の空乏領域を横方向に拡げて表面静電界を低減し
てこのpn接合の逆降服電圧を増大するよう作用するRESU
RF（REdued SURface Field:電界低減）領域とすること
ができる。半導体本体が単結晶シリコン本体の場合に
は、斯るRESURF領域を形成するためにはこの領域のドー
ピング濃度Ｎ（原子／cm3単位）とこの領域の深さ又は
厚さｄ（cm単位）との積Ndを約２×1012原子／cm2にす
る必要がある。半導体本体が単結晶シリコン本体の場合
には、導電層は不純物添加多結晶シリコン層とすること
ができる。
第２補助領域を設ける場合には、第２領域によりIGFET
を第１領域から絶縁する。第２補助領域を同様にRESURF
領域にして第１領域からの高電圧絶縁分離を与えること
ができる。
を第１領域から絶縁する。第２補助領域を同様にRESURF
領域にして第１領域からの高電圧絶縁分離を与えること
ができる。
バーチカルIGFETをラテラルIGFETと同時に同一の半導体
本体内に製造することができ、これは、別の絶縁ゲート
構造を所定の表面の第３区域上に設け、不純物を添加し
て別の第２領域を形成すると共に別の絶縁ゲートと整列
する別のソース領域を形成し、半導体本体の第１領域を
半導体本体の所定の表面と反対側の表面に隣接させてこ
の領域をバーチカルIGFETのドレイン領域とすることに
よって達成することができる。
本体内に製造することができ、これは、別の絶縁ゲート
構造を所定の表面の第３区域上に設け、不純物を添加し
て別の第２領域を形成すると共に別の絶縁ゲートと整列
する別のソース領域を形成し、半導体本体の第１領域を
半導体本体の所定の表面と反対側の表面に隣接させてこ
の領域をバーチカルIGFETのドレイン領域とすることに
よって達成することができる。
以上からわかるように、バーチカルIGFETはソース及び
ドレイン領域が半導体本体の対向表面に隣接して電流が
半導体本体内を垂直方向に流れる装置であり、ラテラル
IGFETはソース及びドレイン領域が同一表面に隣接して
電流が横方向に流れる装置である。
ドレイン領域が半導体本体の対向表面に隣接して電流が
半導体本体内を垂直方向に流れる装置であり、ラテラル
IGFETはソース及びドレイン領域が同一表面に隣接して
電流が横方向に流れる装置である。
図面につき本発明を説明する。
図面において各図は線図的に示しただけであり、正しい
スケールで示していない点に注意されたい。特に半導体
層又は領域の厚さのような所定の寸法を他の寸法より大
きく拡大してある。また各図において同一又は類似の部
分は同一の符号で示してある。
スケールで示していない点に注意されたい。特に半導体
層又は領域の厚さのような所定の寸法を他の寸法より大
きく拡大してある。また各図において同一又は類似の部
分は同一の符号で示してある。
最初に第６図を参照するに、この図にはラテラル絶縁ゲ
ート電界効果トランジスタ（IGFET）を示してある。IGF
ET部分のみを示してあり、このIGFETは第６図の破線Ａ
で示す軸線を中心に対称である。
ート電界効果トランジスタ（IGFET）を示してある。IGF
ET部分のみを示してあり、このIGFETは第６図の破線Ａ
で示す軸線を中心に対称である。
第６図に示す半導体装置は１導電型（本例ではn-型、マ
イナス符号は比較的低いドーピング濃度を示す）の半導
体本体３を具える。半導体本体３は比較的高いドーピン
グ濃度の基板4a上にエピタキシャル層４を具える。
イナス符号は比較的低いドーピング濃度を示す）の半導
体本体３を具える。半導体本体３は比較的高いドーピン
グ濃度の基板4a上にエピタキシャル層４を具える。
IGFET 1は反対導電型（本例ではｐ型）の第２領域５を
具え、この領域は半導体本体３の所定の表面3aに隣接す
ると共に、軸線Ａを中心に対称構造の本例ではエピタキ
シャル層４とpn接合６を形成するウエルを構成してIGFE
T 1を後に説明する理由のためにエピタキシャル層又は
第１領域４から絶縁分離する。
具え、この領域は半導体本体３の所定の表面3aに隣接す
ると共に、軸線Ａを中心に対称構造の本例ではエピタキ
シャル層４とpn接合６を形成するウエルを構成してIGFE
T 1を後に説明する理由のためにエピタキシャル層又は
第１領域４から絶縁分離する。
第２領域５は平面図で見ると環状をなしウエルの周縁部
を限界する外側又は第１補助領域7aと、第２又は中心補
助領域８とを具える。ここで、“環状”とは例えば円
形、楕円形、矩形、その他の多角形の環状を含み、所定
の表面3a上の平面図で見た外側補助領域7aの形状は装置
の所望の幾何形状により決まる。
を限界する外側又は第１補助領域7aと、第２又は中心補
助領域８とを具える。ここで、“環状”とは例えば円
形、楕円形、矩形、その他の多角形の環状を含み、所定
の表面3a上の平面図で見た外側補助領域7aの形状は装置
の所望の幾何形状により決まる。
外側補助領域7aは比較的浅い領域7aであり、この比較的
浅い外側補助領域7aの中心にもっと高いドーピング濃度
の比較的深い領域7bを配置してこの領域と外側補助領域
7aとで本体領域７を形成する。
浅い外側補助領域7aの中心にもっと高いドーピング濃度
の比較的深い領域7bを配置してこの領域と外側補助領域
7aとで本体領域７を形成する。
第１補助領域7aの内縁7a′間を延在し内縁7a′に接する
中心又は第２補助領域８は十分に低いドーピング濃度に
すると共に十分に薄くして第２補助領域８が、IGFET 1
の動作中にpn接合６間の逆バイアス電圧がpn接合６の降
服電圧に達する前に完全に空乏化されて電荷キャリアの
ない状態になるようにする。これがため第２補助領域８
は逆バイアスpn接合６の空乏領域を横方向に（即ち表面
3aに沿って）拡げるように作用し、従って所定の表面3a
における静電界を低減してPn接合６の降服電圧を増大す
る。斯る領域はRESURF（REduced SURface Field:表面電
界低減）領域として既知であり、例えば「Philips Jour
nal of Reserch」Vol.35、No.1、1980年、第１〜13頁に
発表されているJ.A.Appeals等の論文“highvoltage thi
n layer device（RESURF device）”に詳細に記載され
ている。この論文に示されているように、RESURF領域と
して機能させるためにはその領域の厚さ又は深さｄ（cm
単位）とドーピング濃度Ｎ（原子／cm3単位）との積Nd
を約２×10-12原子／cm2にする必要がある。
中心又は第２補助領域８は十分に低いドーピング濃度に
すると共に十分に薄くして第２補助領域８が、IGFET 1
の動作中にpn接合６間の逆バイアス電圧がpn接合６の降
服電圧に達する前に完全に空乏化されて電荷キャリアの
ない状態になるようにする。これがため第２補助領域８
は逆バイアスpn接合６の空乏領域を横方向に（即ち表面
3aに沿って）拡げるように作用し、従って所定の表面3a
における静電界を低減してPn接合６の降服電圧を増大す
る。斯る領域はRESURF（REduced SURface Field:表面電
界低減）領域として既知であり、例えば「Philips Jour
nal of Reserch」Vol.35、No.1、1980年、第１〜13頁に
発表されているJ.A.Appeals等の論文“highvoltage thi
n layer device（RESURF device）”に詳細に記載され
ている。この論文に示されているように、RESURF領域と
して機能させるためにはその領域の厚さ又は深さｄ（cm
単位）とドーピング濃度Ｎ（原子／cm3単位）との積Nd
を約２×10-12原子／cm2にする必要がある。
１導電型（本例ではn+型、プラス符号は比較的高いドー
ピング濃度を示す）のソース領域９を所定の表面3aに隣
接する本体領域７内に設けてpn接合9aを形成する。第６
図に示すように、ソース領域９を比較的浅い領域7aの内
縁7a′の方向にオフセットさせると共に比較的深い領域
7b内に延在させる。１導電型（本例ではn+型）のドレイ
ン領域10を同様にRESURF又は中心補助領域８内に、所定
の表面3aに隣接すると共にソース領域９から離間させて
設ける。上述したようにIGFET 1は軸線Ａを中心に対称
であるため、ソース領域９は環状で、ドレイン領域10を
取り囲む。
ピング濃度を示す）のソース領域９を所定の表面3aに隣
接する本体領域７内に設けてpn接合9aを形成する。第６
図に示すように、ソース領域９を比較的浅い領域7aの内
縁7a′の方向にオフセットさせると共に比較的深い領域
7b内に延在させる。１導電型（本例ではn+型）のドレイ
ン領域10を同様にRESURF又は中心補助領域８内に、所定
の表面3aに隣接すると共にソース領域９から離間させて
設ける。上述したようにIGFET 1は軸線Ａを中心に対称
であるため、ソース領域９は環状で、ドレイン領域10を
取り囲む。
所定の表面3aに隣接する１導電型の低ドープ領域11はド
レイン領域10のソース領域９への延長部を与える。低ド
ープドレイン領域11はIGFET 1をドレイン領域10と第１
領域又は基板４との間の高電圧に耐え得るようにするの
みならず、ソース及びドレイン領域９及び10間の高電圧
に耐え得るようにする別のRESURF領域を形成する。第６
図に示すように、ドレイン領域10はRESURFドレイン延長
領域11内に完全に位置し、RESURFドレイン延長領域11は
RESURF領域８とPn接合11aを形成する。
レイン領域10のソース領域９への延長部を与える。低ド
ープドレイン領域11はIGFET 1をドレイン領域10と第１
領域又は基板４との間の高電圧に耐え得るようにするの
みならず、ソース及びドレイン領域９及び10間の高電圧
に耐え得るようにする別のRESURF領域を形成する。第６
図に示すように、ドレイン領域10はRESURFドレイン延長
領域11内に完全に位置し、RESURFドレイン延長領域11は
RESURF領域８とPn接合11aを形成する。
絶縁ゲート12は所定の表面3aの第１区域31a（第２図）
上を覆って下側の比較的浅い領域7aがチャンネル領域1
3、即ち絶縁ゲート12に供給される信号の制御の下でソ
ース及びドレイン領域９及び10間のゲート可能な接続を
与える領域にする。絶縁ゲート12は例えば二酸化シリコ
ンの比較的薄い絶縁層14と、例えば不純物添加多結晶シ
リコンの上側導電ゲート15とを具える。しかし、導電ゲ
ート層15は金属層又は珪化金属層又は上述の２以上の層
の複合層とすることができる。
上を覆って下側の比較的浅い領域7aがチャンネル領域1
3、即ち絶縁ゲート12に供給される信号の制御の下でソ
ース及びドレイン領域９及び10間のゲート可能な接続を
与える領域にする。絶縁ゲート12は例えば二酸化シリコ
ンの比較的薄い絶縁層14と、例えば不純物添加多結晶シ
リコンの上側導電ゲート15とを具える。しかし、導電ゲ
ート層15は金属層又は珪化金属層又は上述の２以上の層
の複合層とすることができる。
導電ゲート層15は比較的厚い絶縁層14a上まで階段状に
設けて所定の表面3aの第２区域31bを覆うフイールドプ
レート16を形成する。このフィールドプレートはRESURF
ドレイン延長領域11と相まってIGFETがソース領域９と
ドレイン領域10との間の高電圧及びドレイン領域10と第
１領域４との間の高電圧に耐えるのを助けるように作用
する。
設けて所定の表面3aの第２区域31bを覆うフイールドプ
レート16を形成する。このフィールドプレートはRESURF
ドレイン延長領域11と相まってIGFETがソース領域９と
ドレイン領域10との間の高電圧及びドレイン領域10と第
１領域４との間の高電圧に耐えるのを助けるように作用
する。
第６図に示すように、第２領域５の外周縁7a″も同様に
比較的薄い絶縁層14で被覆し、その上に導電ゲート層15
を設けることもできる。また、図示してないが、導電ゲ
ート層15を比較的厚い絶縁層の上まで階段状に設けてIG
FET 1の外周縁に対するフィールドプレートを形成する
こともできる。
比較的薄い絶縁層14で被覆し、その上に導電ゲート層15
を設けることもできる。また、図示してないが、導電ゲ
ート層15を比較的厚い絶縁層の上まで階段状に設けてIG
FET 1の外周縁に対するフィールドプレートを形成する
こともできる。
二酸化シリコンの別の絶縁層17を導電ゲート層15上に被
覆する。次に例えばアルミニウム金属化層を所定の表面
3a上に設けて絶縁層17にあけた窓を経てソース及びドレ
イン領域９及び10の電気接点を設けると共に、絶縁層17
にあけた窓（図示せず）を経て導電ゲート層15の電気接
点（図示せず）を設ける。
覆する。次に例えばアルミニウム金属化層を所定の表面
3a上に設けて絶縁層17にあけた窓を経てソース及びドレ
イン領域９及び10の電気接点を設けると共に、絶縁層17
にあけた窓（図示せず）を経て導電ゲート層15の電気接
点（図示せず）を設ける。
後に述べる理由のために、金属化層20を基板4aの所定の
表面3aと反対側の表面3b上に設けることもできる。
表面3aと反対側の表面3b上に設けることもできる。
チャンネル領域13のドーピング濃度を制御してエンハン
スメントモード（ノーマルオフ）又はデプリーションモ
ードのIGFETを得ることができる。しかし、説明中の構
成では比較的浅い外側補助領域7aをRESURFドレイン延長
領域11より過乗ドープしてエンハンスメントモードIGFE
Tを得る。
スメントモード（ノーマルオフ）又はデプリーションモ
ードのIGFETを得ることができる。しかし、説明中の構
成では比較的浅い外側補助領域7aをRESURFドレイン延長
領域11より過乗ドープしてエンハンスメントモードIGFE
Tを得る。
ラテラルIGFET 1を製造する本発明の方法の第１の実施
例を第１〜９図を参照して説明する。
例を第１〜９図を参照して説明する。
先ず第１図において、代表的には１〜５オームの固有抵
抗を有するn-型単結晶シリコンエピタキシャル層４を高
ドープｎ型基板4a上に設ける。
抗を有するn-型単結晶シリコンエピタキシャル層４を高
ドープｎ型基板4a上に設ける。
表面の汚れを除去し、熱二酸化シリコンの保護層を成長
した後に、Ｐ型不純物を適切なマスクを用いて所定の表
面3aから半導体本体３内に局部的に注入し、半導体本体
３内に部分的に拡散させてＰ型領域71bを設ける。この
領域は後続の処理後にIGFET 1の比較的深い領域7bを形
成するものである。本例では、使用するＰ型不純物は45
keVの注入エネルギー及び５×1014原子／cm2のドーズを
有するホウ素であり、半導体本体を不活性雰囲気中で約
900℃の温度に加熱してこの不純物を半導体本体内に部
分的に内方拡散させる。
した後に、Ｐ型不純物を適切なマスクを用いて所定の表
面3aから半導体本体３内に局部的に注入し、半導体本体
３内に部分的に拡散させてＰ型領域71bを設ける。この
領域は後続の処理後にIGFET 1の比較的深い領域7bを形
成するものである。本例では、使用するＰ型不純物は45
keVの注入エネルギー及び５×1014原子／cm2のドーズを
有するホウ素であり、半導体本体を不活性雰囲気中で約
900℃の温度に加熱してこの不純物を半導体本体内に部
分的に内方拡散させる。
次に、Ｐ型不純物を適切なマスクを用いて所定の表面３
から半導体本体内に注入し、次いでｎ型不純物を次の適
正なマスクを経て注入して領域81及び111をそれぞれ形
成する。これら領域は後続の処理後にRESURF中心補助領
域８及びRESURFドレイン延長領域11を形成するものであ
る。本例では使用するＰ型不純物は170keVの注入エネル
ギー及び２×1012〜10×1012原子／cm2のドーズを有す
るホウ素であり、ｎ型不純物は170keVの注入エネルギー
及び１×1012〜５×1012原子／cm2のドーズを有するヒ
素である。
から半導体本体内に注入し、次いでｎ型不純物を次の適
正なマスクを経て注入して領域81及び111をそれぞれ形
成する。これら領域は後続の処理後にRESURF中心補助領
域８及びRESURFドレイン延長領域11を形成するものであ
る。本例では使用するＰ型不純物は170keVの注入エネル
ギー及び２×1012〜10×1012原子／cm2のドーズを有す
るホウ素であり、ｎ型不純物は170keVの注入エネルギー
及び１×1012〜５×1012原子／cm2のドーズを有するヒ
素である。
次に、注入した不純物を半導体本体内に、半導体本体を
加熱して拡散させる。この加熱を酸化雰囲気中で行なっ
て、拡散と同時に二酸化シリコンの比較的厚い層140を
所定の表面3a上に成長させる。特定の例では、半導体本
体を酸化雰囲気中で255分間1100℃に加熱して約0.8マイ
クロメートル（8000オングストローム）厚の比較的厚い
層又はフィールド酸化層14を発生させる。この酸化雰囲
気中での加熱処理は乾燥酸化雰囲気中での第１酸化工程
と湿潤酸化雰囲気中での湿潤酸化工程とを具えることが
できる。
加熱して拡散させる。この加熱を酸化雰囲気中で行なっ
て、拡散と同時に二酸化シリコンの比較的厚い層140を
所定の表面3a上に成長させる。特定の例では、半導体本
体を酸化雰囲気中で255分間1100℃に加熱して約0.8マイ
クロメートル（8000オングストローム）厚の比較的厚い
層又はフィールド酸化層14を発生させる。この酸化雰囲
気中での加熱処理は乾燥酸化雰囲気中での第１酸化工程
と湿潤酸化雰囲気中での湿潤酸化工程とを具えることが
できる。
この乾燥及び湿潤酸化工程の相対持続時間は比較的深い
領域7bを形成する不純物の内方拡散に重要な影響を与え
ないので、RESURF中心補助領域８及びRESURFドレイン延
長領域11を形成するための注入不純物のドーズとともに
この湿潤及び乾燥酸化工程の相対持続時間を調整するこ
とによって、所望の厚さの比較的厚いフィールド酸化層
140をRESURF中心補助領域８及びRESURFドレイン延長領
域11の所望のプロファイルに悪影響を与えることなく成
長させることができる。例えば、８×1012原子／cm2の
ホウ素ドーズ及び３×1012原子／cm2のヒ素ドーズに対
しては乾燥酸化工程を140分、湿潤酸化工程を150分にす
ることができる。
領域7bを形成する不純物の内方拡散に重要な影響を与え
ないので、RESURF中心補助領域８及びRESURFドレイン延
長領域11を形成するための注入不純物のドーズとともに
この湿潤及び乾燥酸化工程の相対持続時間を調整するこ
とによって、所望の厚さの比較的厚いフィールド酸化層
140をRESURF中心補助領域８及びRESURFドレイン延長領
域11の所望のプロファイルに悪影響を与えることなく成
長させることができる。例えば、８×1012原子／cm2の
ホウ素ドーズ及び３×1012原子／cm2のヒ素ドーズに対
しては乾燥酸化工程を140分、湿潤酸化工程を150分にす
ることができる。
次に第２図において、フィールド酸化層又は比較的厚い
絶縁層140を慣例の写真食刻技術を用いてパターン化し
て比較的厚い絶縁層14aを限界する。次いでゲート酸化
物の比較的薄い絶縁層14を所定の表面3a上に成長させ
る。次に多結晶シリコン層を絶縁層14,14a上に堆積し、
慣例の方法で不純物添加して導電層15,16を形成し、次
いでこれら層を慣例の写真食刻技術を用いしてパターン
化して第２図に示す絶縁ゲート構造12を形成する。
絶縁層140を慣例の写真食刻技術を用いてパターン化し
て比較的厚い絶縁層14aを限界する。次いでゲート酸化
物の比較的薄い絶縁層14を所定の表面3a上に成長させ
る。次に多結晶シリコン層を絶縁層14,14a上に堆積し、
慣例の方法で不純物添加して導電層15,16を形成し、次
いでこれら層を慣例の写真食刻技術を用いしてパターン
化して第２図に示す絶縁ゲート構造12を形成する。
絶縁ゲート構造12をマスクとして用いてＰ型不純物（本
例ではホウ素）を半導体本体３内に注入してIGFET 1の
比較的浅い外側補助領域7Aを設ける。
例ではホウ素）を半導体本体３内に注入してIGFET 1の
比較的浅い外側補助領域7Aを設ける。
第３図と第６図の比較から明らかなように、ドレイン領
域10を設けるべき所定の表面3aの第２区域31bは第３図
に示す工程では比較的厚い絶縁層14a及びその上側の導
電層16で覆われている。従って、ドレイン領域10の形成
を可能にするためには最初に導電層16と比較的厚い絶縁
層14aに窓をあける必要がある。
域10を設けるべき所定の表面3aの第２区域31bは第３図
に示す工程では比較的厚い絶縁層14a及びその上側の導
電層16で覆われている。従って、ドレイン領域10の形成
を可能にするためには最初に導電層16と比較的厚い絶縁
層14aに窓をあける必要がある。
第７〜９図はドレイン領域10の形成を可能にする本発明
の方法の第１の実施例を示す。
の方法の第１の実施例を示す。
最初に第７図において、フオトレジストマスク及びプラ
ズマエッチング処理のような選択エッチング処理を用い
て窓26を多結晶シリコン層15,16にあける。プラズマエ
ッチング処理は、例えば、たる形反応器内において400
トル（5.3×104Pa）で約８％の酸素を含む四弗化炭素
（CF4）プラズマを用いて行なうことができる。説明中
の方法では窓26を外側補助領域7aを形成する不純物を注
入した後にあけるが、必ずしもこのようにする必要な
い。その理由は窓26を導電層16に予めあけた場合でも下
側の比較的厚い絶縁層14aが外側補助領域7aを形成する
不純物を第２区域31bから保護又はマスクするためであ
る。実際には製造工程数を減らすために、窓26は絶縁ゲ
ート12を形成する導電層のパターニング中にあけるのが
普通である。窓26をあけた後に外側補助領域7aを形成す
る不純物を注入したら、マスク27を多結晶シリコン層1
5,16上に設ける。このマスク27は主として絶縁ゲート構
造12を保護するたに必要とされるものであるから、窓26
に対するマスク27の位置合わせは必要なく、図に示すよ
うにマスク27の開口は窓26よりかなり大きくすることが
できる。
ズマエッチング処理のような選択エッチング処理を用い
て窓26を多結晶シリコン層15,16にあける。プラズマエ
ッチング処理は、例えば、たる形反応器内において400
トル（5.3×104Pa）で約８％の酸素を含む四弗化炭素
（CF4）プラズマを用いて行なうことができる。説明中
の方法では窓26を外側補助領域7aを形成する不純物を注
入した後にあけるが、必ずしもこのようにする必要な
い。その理由は窓26を導電層16に予めあけた場合でも下
側の比較的厚い絶縁層14aが外側補助領域7aを形成する
不純物を第２区域31bから保護又はマスクするためであ
る。実際には製造工程数を減らすために、窓26は絶縁ゲ
ート12を形成する導電層のパターニング中にあけるのが
普通である。窓26をあけた後に外側補助領域7aを形成す
る不純物を注入したら、マスク27を多結晶シリコン層1
5,16上に設ける。このマスク27は主として絶縁ゲート構
造12を保護するたに必要とされるものであるから、窓26
に対するマスク27の位置合わせは必要なく、図に示すよ
うにマスク27の開口は窓26よりかなり大きくすることが
できる。
次に絶縁材料14aを、例えば緩衝HF液を用い、窓26を経
て所望の深さまでエッチングして窓26内に表面3aを覆う
絶縁材料の薄い層28（例えば、1000オングストローム）
を残存させ、表面3aを保護する。
て所望の深さまでエッチングして窓26内に表面3aを覆う
絶縁材料の薄い層28（例えば、1000オングストローム）
を残存させ、表面3aを保護する。
第７図に示すように、この湿式エッチングは比較的厚い
絶縁層14aのアンダーエッチングを生じて多結晶シリコ
ンのオーバハング部29を残存する。このオーバハング部
は、そのまま残すと、次に設けるべき絶縁層17及び金属
化層19をオーバハング部の下側に鋭く切れ込んだ階段状
の表面上に設けなければならなくなる。
絶縁層14aのアンダーエッチングを生じて多結晶シリコ
ンのオーバハング部29を残存する。このオーバハング部
は、そのまま残すと、次に設けるべき絶縁層17及び金属
化層19をオーバハング部の下側に鋭く切れ込んだ階段状
の表面上に設けなければならなくなる。
絶縁材料14aを上述したように湿式エッチングした後、
マスク27がまだその位置にあって窓26を取り囲む導電層
15,16部分を保護している状態で、露出多結晶シリコン
部分をプラズマエッチングのような処理により選択的に
エッチングする。一例では、このプラズマエッチング処
理はたる形反応器内で400トル（5.3×104Pa）で約８％
の酸素を含む四弗炭素（CF4）を用いて行なうことがで
きる。オーバハング部29は上面も下面も露出し、他方マ
スク27で保護されてない窓26の縁に隣接する多結晶シリ
コン部分16′は上面のみが露出するので、オーバハング
部29は両側からエッチングされるため、オーバハング部
29は窓26の縁16aに隣接する多結晶シリコン部分16′を
除去するのに必要な時間より短い時間で除去される。従
って、露出多結晶シリコンの選択エッチングはオーバハ
ング部29を除去し得ると共に、部分16′の厚さの僅かな
減少を生じてこの層を縁16aの方向に薄くする。
マスク27がまだその位置にあって窓26を取り囲む導電層
15,16部分を保護している状態で、露出多結晶シリコン
部分をプラズマエッチングのような処理により選択的に
エッチングする。一例では、このプラズマエッチング処
理はたる形反応器内で400トル（5.3×104Pa）で約８％
の酸素を含む四弗炭素（CF4）を用いて行なうことがで
きる。オーバハング部29は上面も下面も露出し、他方マ
スク27で保護されてない窓26の縁に隣接する多結晶シリ
コン部分16′は上面のみが露出するので、オーバハング
部29は両側からエッチングされるため、オーバハング部
29は窓26の縁16aに隣接する多結晶シリコン部分16′を
除去するのに必要な時間より短い時間で除去される。従
って、露出多結晶シリコンの選択エッチングはオーバハ
ング部29を除去し得ると共に、部分16′の厚さの僅かな
減少を生じてこの層を縁16aの方向に薄くする。
次に最后の短時間の湿式エッチングを行なって前記のプ
ラズマエッチング中窓25内の表面3aを保護した薄い絶縁
層28を除去すると共に、窓25の側縁14a′をなめらかに
する。窓25の最終寸法は斯る処理を用いて精密に制御す
ることはなきないが、これは問題にならない。その理由
は、次に形成するドレイン領域10を多結晶シリコン層1
5,16の窓の縁16a（第８図）に整列させてRESURFドレイ
ン延長領域11を完全に保つのが重要であり、これは窓26
をドレイン領域10を形成する後述の不純物の注入に対す
るマスクとして用いることにより自動的に達成されるた
めである。
ラズマエッチング中窓25内の表面3aを保護した薄い絶縁
層28を除去すると共に、窓25の側縁14a′をなめらかに
する。窓25の最終寸法は斯る処理を用いて精密に制御す
ることはなきないが、これは問題にならない。その理由
は、次に形成するドレイン領域10を多結晶シリコン層1
5,16の窓の縁16a（第８図）に整列させてRESURFドレイ
ン延長領域11を完全に保つのが重要であり、これは窓26
をドレイン領域10を形成する後述の不純物の注入に対す
るマスクとして用いることにより自動的に達成されるた
めである。
これがため、上述の方法によれば、比較的安価で速い処
理を用いて慣例の簡単な湿式エッチング技術を用いた場
合に生ずる問題を生ずることなく、比較的厚い絶縁層14
aに窓をあけることができる。代表的にはこの方法は、
比較的厚い絶縁層が約8000オングストローム厚の場合に
は、窓25をあける約16分間の湿式エッチングと、オーバ
ハング29を除去する約３分間の次のプラズマエッチング
と、絶縁層28を除去する最后の短時間（約20秒）の湿式
エッチングとを含むことができる。
理を用いて慣例の簡単な湿式エッチング技術を用いた場
合に生ずる問題を生ずることなく、比較的厚い絶縁層14
aに窓をあけることができる。代表的にはこの方法は、
比較的厚い絶縁層が約8000オングストローム厚の場合に
は、窓25をあける約16分間の湿式エッチングと、オーバ
ハング29を除去する約３分間の次のプラズマエッチング
と、絶縁層28を除去する最后の短時間（約20秒）の湿式
エッチングとを含むことができる。
第７〜９図につき述べたドレイン領域10の形成のための
窓あけ方法の変形例を第10及び11図に示す。第10図に示
すように、第１補助領域7aを形成する不純物の注入後に
窓26をあける。即ち、フォトレジストマスク40を用いて
例えば上述したプラズマエッチングを行ない、多結晶シ
リコン層に窓26をあける。次に絶縁材料層14aを湿式エ
ッチングし、次いで上述したプラズマエッチング処理に
よりフォトレジストマスク40をそのまま残して多結晶シ
リコンのオーバハング29を除去する。この方法は、多結
晶シリコン層の全上表面がフォトレジストマスクで保護
されたままであるためにオーバハング部29が下から上に
エッチング除去され、オーバハング部29の除去中におけ
る窓26の周囲の多結晶シリコン層15,16の肉薄化が避け
られ、或は少なくとも軽減されるという利点を有する。
この処理の代表的な例では、フォトレジストマスクを経
て行なうプラズマエッチングは約8.5分間にすることが
でき、次の湿式エッチングは約16分間にすることがで
き、最后のプラズマエッチングは約３分間にすることが
できる。
窓あけ方法の変形例を第10及び11図に示す。第10図に示
すように、第１補助領域7aを形成する不純物の注入後に
窓26をあける。即ち、フォトレジストマスク40を用いて
例えば上述したプラズマエッチングを行ない、多結晶シ
リコン層に窓26をあける。次に絶縁材料層14aを湿式エ
ッチングし、次いで上述したプラズマエッチング処理に
よりフォトレジストマスク40をそのまま残して多結晶シ
リコンのオーバハング29を除去する。この方法は、多結
晶シリコン層の全上表面がフォトレジストマスクで保護
されたままであるためにオーバハング部29が下から上に
エッチング除去され、オーバハング部29の除去中におけ
る窓26の周囲の多結晶シリコン層15,16の肉薄化が避け
られ、或は少なくとも軽減されるという利点を有する。
この処理の代表的な例では、フォトレジストマスクを経
て行なうプラズマエッチングは約8.5分間にすることが
でき、次の湿式エッチングは約16分間にすることがで
き、最后のプラズマエッチングは約３分間にすることが
できる。
窓25をあけた後に、絶縁ゲート構造12をマスクとして用
いてｎ型不純物（本例ではヒ素）を80keVの注入エネル
ギー及び４×1015原子／cm2で所定の表面3a内に注入し
てIGFET 1のソース及びドレイン領域９及び10を形成す
る（第６図）。
いてｎ型不純物（本例ではヒ素）を80keVの注入エネル
ギー及び４×1015原子／cm2で所定の表面3a内に注入し
てIGFET 1のソース及びドレイン領域９及び10を形成す
る（第６図）。
次に、他の絶縁層17（本例では二酸化シリコン）を所定
の表面3a上に堆積する。次に窓を絶縁層17にあけ、金属
化層（例えばアルミニウム）を堆積してソース及びドレ
イン接点18及び19及びゲート接点（図示せず）を形成す
る（第６図）。ソース接点金属化層を絶縁層17上を本体
領域７の外周縁7a″を越えて外方へ延在させてフィール
ドプレート18aを形成する。ゲート多結晶シリコン層15,
16を同様に外周縁7a″を越えて比較的厚い絶縁材料（図
示せず）上まで外方へ延在させて二重フィールドプレー
ト構造を形成することもできる。次のカプセル封止又は
実装のため、又は後述する理由のために反対側表面3b上
に金属化層20を設けることができる。
の表面3a上に堆積する。次に窓を絶縁層17にあけ、金属
化層（例えばアルミニウム）を堆積してソース及びドレ
イン接点18及び19及びゲート接点（図示せず）を形成す
る（第６図）。ソース接点金属化層を絶縁層17上を本体
領域７の外周縁7a″を越えて外方へ延在させてフィール
ドプレート18aを形成する。ゲート多結晶シリコン層15,
16を同様に外周縁7a″を越えて比較的厚い絶縁材料（図
示せず）上まで外方へ延在させて二重フィールドプレー
ト構造を形成することもできる。次のカプセル封止又は
実装のため、又は後述する理由のために反対側表面3b上
に金属化層20を設けることができる。
上述したラテラル絶縁ゲート電界効果トランジスタは半
導体本体内又は上に形成される唯一の半導体素子である
が、２個以上のラテラルIGFETを半導体本体内に同時に
形成することができること勿論である。
導体本体内又は上に形成される唯一の半導体素子である
が、２個以上のラテラルIGFETを半導体本体内に同時に
形成することができること勿論である。
また、１個以上の他の半導体素子をラテラルIGFETと一
緒に半導体本体内又は上に製造することができる。これ
がため、例えば１個以上のパワー半導体素子を１個以上
の低電圧論理半導体素子と一緒に同一の半導体本体内に
設けて、いわゆるインテリジェントパワースイッチ、即
ちハイパワー半導体装置の動作を制御する論理回路を同
一の半導体本体内又は上に組み込んで中央制御回路から
の論理信号の制御の下でランプや電動機等への電力の供
給を制御する半導体装置を製造することができる。例え
ば簡単なバスシステム、中央制御装置及び斯るインテリ
ジェントパワースイッチを自動車の伝統的な配電器の代
りに用いることができる。
緒に半導体本体内又は上に製造することができる。これ
がため、例えば１個以上のパワー半導体素子を１個以上
の低電圧論理半導体素子と一緒に同一の半導体本体内に
設けて、いわゆるインテリジェントパワースイッチ、即
ちハイパワー半導体装置の動作を制御する論理回路を同
一の半導体本体内又は上に組み込んで中央制御回路から
の論理信号の制御の下でランプや電動機等への電力の供
給を制御する半導体装置を製造することができる。例え
ば簡単なバスシステム、中央制御装置及び斯るインテリ
ジェントパワースイッチを自動車の伝統的な配電器の代
りに用いることができる。
第12図は、パワーMOSFET50の形態のバーチカル絶縁ゲー
ト電界効果トランジスタを上述のタイプの１個以上のIG
FETと一緒に集積したインテリジェントパワースイッチ
半導体装置の一部を示す。簡単のために１個のラテラル
IGFET 1の一部分のみを第12図に示してある。
ト電界効果トランジスタを上述のタイプの１個以上のIG
FETと一緒に集積したインテリジェントパワースイッチ
半導体装置の一部を示す。簡単のために１個のラテラル
IGFET 1の一部分のみを第12図に示してある。
バーチカルIGFETは、ソース接点とドレイン接点が半導
体本体の対向表面上にあって電流が半導体本体内を垂直
方向に流れるためにそう呼ばれている。バーチカルパワ
ーMOSFETは共通のドレイン領域を有する何百個も並列接
続IGFETに相当する。第12図は簡単のためにバーチカル
パワーMOSFETの小部分しか示していない点に注意された
い。
体本体の対向表面上にあって電流が半導体本体内を垂直
方向に流れるためにそう呼ばれている。バーチカルパワ
ーMOSFETは共通のドレイン領域を有する何百個も並列接
続IGFETに相当する。第12図は簡単のためにバーチカル
パワーMOSFETの小部分しか示していない点に注意された
い。
第12図に示すように、バーチカルパワーMOSFET50のセル
は半導体本体３のn-型基板４内に形成された反対導電型
の本体領域57から成る。本体領域57は比較的深く比較的
高いドープの領域57bと比較的浅い周囲領域57aとを有す
る。１導電型（本例ではｎ型）のソース領域59を本体領
域57内に、所定の表面に隣接して設け、絶縁ゲート構造
512を本体領域57のチャンネル領域513の上に設けてドレ
イン領域へのゲート可能な接続を与える。ドレイン接点
は上述した金属化層20で与える。
は半導体本体３のn-型基板４内に形成された反対導電型
の本体領域57から成る。本体領域57は比較的深く比較的
高いドープの領域57bと比較的浅い周囲領域57aとを有す
る。１導電型（本例ではｎ型）のソース領域59を本体領
域57内に、所定の表面に隣接して設け、絶縁ゲート構造
512を本体領域57のチャンネル領域513の上に設けてドレ
イン領域へのゲート可能な接続を与える。ドレイン接点
は上述した金属化層20で与える。
上述したところからわかるように、バーチカルパワーMO
SFETはラテラルIGFETと同時に、適切なマスクの変更に
より、上述した方法を用いて製造することができる。即
ち、比較的深い領域57bを形成する不純物は比較的深い
領域7bを形成する不純物と同時に注入することができ、
次にパワーMOSFETを形成すべき所定の表面3aの区域31c
を領域８及び11を形成する不純物の注入中マスクする。
SFETはラテラルIGFETと同時に、適切なマスクの変更に
より、上述した方法を用いて製造することができる。即
ち、比較的深い領域57bを形成する不純物は比較的深い
領域7bを形成する不純物と同時に注入することができ、
次にパワーMOSFETを形成すべき所定の表面3aの区域31c
を領域８及び11を形成する不純物の注入中マスクする。
絶縁ゲート構造512は絶縁ゲート構造12と同時に形成す
るとができ、比較的浅い領域57a及びソース領域59を形
成する不純物は比較的浅い領域7a及びソース領域９を形
成する不純物と同時に絶縁ゲート構造512を経て注入す
ることができ、窓25の形成中はパワーMOSFETのゲート構
造512をマスクして保護する。
るとができ、比較的浅い領域57a及びソース領域59を形
成する不純物は比較的浅い領域7a及びソース領域９を形
成する不純物と同時に絶縁ゲート構造512を経て注入す
ることができ、窓25の形成中はパワーMOSFETのゲート構
造512をマスクして保護する。
パワーMOSFET50のソース金属化層518及びゲート金属化
層はIGFET １のソース及びドレイン18及び19とゲート
の金属化層と同時に、絶縁層17に必要な窓をあけた後
に、金属層を堆積しこれを適切にパターニングすること
により形成することができる。
層はIGFET １のソース及びドレイン18及び19とゲート
の金属化層と同時に、絶縁層17に必要な窓をあけた後
に、金属層を堆積しこれを適切にパターニングすること
により形成することができる。
当業者ならわかるように、パワーMOSFETのソース領域59
は関連する本来領域57に短絡して寄生バイポーラ動作を
禁止するようにすべきである。これは、例えばソース不
純物の注入をマスクして本体領域57の中心部を所定の表
面まで延在させるか、或は第12図に示すようにソース金
属化層518を形成する金属層を堆積する前に適切な写真
食刻技術を用いてソース領域59の中心部を除去して本体
領域57の中心部を露出させることにより行なうことがで
きる。
は関連する本来領域57に短絡して寄生バイポーラ動作を
禁止するようにすべきである。これは、例えばソース不
純物の注入をマスクして本体領域57の中心部を所定の表
面まで延在させるか、或は第12図に示すようにソース金
属化層518を形成する金属層を堆積する前に適切な写真
食刻技術を用いてソース領域59の中心部を除去して本体
領域57の中心部を露出させることにより行なうことがで
きる。
導電ゲート層15,16の縁は垂直であるものとして示して
あるが、特に任意のパワーMOSFETゲート層の縁は「Siem
ens Forschungs und Entwicklungs Berichte」Bd 9（19
80）Nr 4、第192頁に記載されているような技術を用い
て斜面にすることができる。
あるが、特に任意のパワーMOSFETゲート層の縁は「Siem
ens Forschungs und Entwicklungs Berichte」Bd 9（19
80）Nr 4、第192頁に記載されているような技術を用い
て斜面にすることができる。
平面図で見た種々の領域の幾何形状は円形、角を丸めた
正方形（又は長方形）、６角形又は他の形状にし得る
が、全ての領域を同一の幾何形状にするのが都合よい。
例えば正方形セル（即ち正方形の輪郭の本体及びソース
領域）の長方形マトリクスパターンを有するパワーMOSF
ETが所望の場合には、IGFETの種々の領域を同様の輪郭
形状にし、補助領域７及びソース領域９を正方形の環状
にすべきである。
正方形（又は長方形）、６角形又は他の形状にし得る
が、全ての領域を同一の幾何形状にするのが都合よい。
例えば正方形セル（即ち正方形の輪郭の本体及びソース
領域）の長方形マトリクスパターンを有するパワーMOSF
ETが所望の場合には、IGFETの種々の領域を同様の輪郭
形状にし、補助領域７及びソース領域９を正方形の環状
にすべきである。
比較的深い領域57bはバーチカルパワーMOSFET50の導通
抵抗を低減するのに望ましいが、ラテルIGFET 1からは
省略してもよいため補助領域７を比較的浅い領域7aのみ
で形成することもできる。
抵抗を低減するのに望ましいが、ラテルIGFET 1からは
省略してもよいため補助領域７を比較的浅い領域7aのみ
で形成することもできる。
上述のIGFETはインテリジェントパワースイッチ用に設
計された高電圧ラテラルIGFETであり、この場合には集
積パワーMOSFET50のドレイン接点を例えば自動車の正電
源端子に接続すると共に、IGFETを電池の電源端子間に
接続して電池電圧に等しい又は略々等しい電圧がインテ
リジェントパワースイッチの動作中IGFET間に存在する
ようにする必要がある。この場合には、IGFETは高電圧
に耐える必要があり、このためにRFSURF領域８を設けて
IGFETを、ソース９（導電型が上述の場合と逆の場合に
はドレイン10）及び半導体本体３が基板4aを経て正の電
源電圧にあると共にドレイン10（導電型が上述の場合と
逆の場合にはソース９）が負の電源電圧（通常アース電
圧）にあるときに発生し得る高い逆電圧に耐え得るよう
にすると共に、RESURF領域11を設けてIGFETを、IGFETが
オフで、基板4aが正電源電圧にあるととき発生する高い
逆電圧に耐え得るようにしてある。通常電池の電源端子
間の電圧差は12V又は24Vであるが、IGFETは電圧スパイ
クに耐え得る必要があり、このため斯る用途に対しては
例えば50Vまでの高逆電圧に耐えるように設計される。
計された高電圧ラテラルIGFETであり、この場合には集
積パワーMOSFET50のドレイン接点を例えば自動車の正電
源端子に接続すると共に、IGFETを電池の電源端子間に
接続して電池電圧に等しい又は略々等しい電圧がインテ
リジェントパワースイッチの動作中IGFET間に存在する
ようにする必要がある。この場合には、IGFETは高電圧
に耐える必要があり、このためにRFSURF領域８を設けて
IGFETを、ソース９（導電型が上述の場合と逆の場合に
はドレイン10）及び半導体本体３が基板4aを経て正の電
源電圧にあると共にドレイン10（導電型が上述の場合と
逆の場合にはソース９）が負の電源電圧（通常アース電
圧）にあるときに発生し得る高い逆電圧に耐え得るよう
にすると共に、RESURF領域11を設けてIGFETを、IGFETが
オフで、基板4aが正電源電圧にあるととき発生する高い
逆電圧に耐え得るようにしてある。通常電池の電源端子
間の電圧差は12V又は24Vであるが、IGFETは電圧スパイ
クに耐え得る必要があり、このため斯る用途に対しては
例えば50Vまでの高逆電圧に耐えるように設計される。
RESURF領域に加えて、高電圧ラテラルIGFETにはパワーM
OSFETと同様に電界軽減エッジ終端構造を設けるべきで
ある。任意の適当なエッジ終端構造を使用できるが、採
用する構造は装置の所望の降服電圧により決まる。例え
ば、比較的深い領域7b及び57bと同時に形成される１個
以上の電界軽減環状領域（図示せず）によりパワーMOSF
ET50の態動区域を取り囲むことができる。多結晶シリコ
ンゲート層を比較的厚い絶縁層の延長部14a′上まで外
方へ延在させてフィールドプレート16を設けることがで
き、更にソース金属化層を同様に絶縁層17上を外方へ延
在させてフィールドプレート518aを設けることもでき
る。ラテラルIGFETにもパワーMOSFET50と同様のフィー
ルドプレート構造を設けることができる。
OSFETと同様に電界軽減エッジ終端構造を設けるべきで
ある。任意の適当なエッジ終端構造を使用できるが、採
用する構造は装置の所望の降服電圧により決まる。例え
ば、比較的深い領域7b及び57bと同時に形成される１個
以上の電界軽減環状領域（図示せず）によりパワーMOSF
ET50の態動区域を取り囲むことができる。多結晶シリコ
ンゲート層を比較的厚い絶縁層の延長部14a′上まで外
方へ延在させてフィールドプレート16を設けることがで
き、更にソース金属化層を同様に絶縁層17上を外方へ延
在させてフィールドプレート518aを設けることもでき
る。ラテラルIGFETにもパワーMOSFET50と同様のフィー
ルドプレート構造を設けることができる。
半導体装置の種々の領域の導電型を逆にしてＰチャンネ
ル装置を得ることもできること勿論であり、また本発明
はシリコン以外の他の半導体材料を用いる半導体装置に
も適用することができること勿論である。更に、パワー
MOSFETを任意のタイプのMOSゲートパワーデバイスと置
換することもできる。
ル装置を得ることもできること勿論であり、また本発明
はシリコン以外の他の半導体材料を用いる半導体装置に
も適用することができること勿論である。更に、パワー
MOSFETを任意のタイプのMOSゲートパワーデバイスと置
換することもできる。
本明細書を読めば、当業者であれば他の変形や変更も明
らかである。これらの変形変更は半導体装置の設計や製
造において既知の特徴であって本明細書に記載した特徴
の代りに使用し得る又はこれら特徴に加えて使用し得る
特徴も含むことができるものである。
らかである。これらの変形変更は半導体装置の設計や製
造において既知の特徴であって本明細書に記載した特徴
の代りに使用し得る又はこれら特徴に加えて使用し得る
特徴も含むことができるものである。
第１〜６図は本発明による高電圧ラテラルIGFETの製造
方法の第１の実施例の種々の製造工程における半導体本
体の断面図、 第７〜９図は第６図に示すIGFETのドレイン領域を設け
る第１の方法を説明するための半導体本体の断面図、 第10及び11図は第６図に示すIGFETのドレイン領域を設
ける第２の方法を説明するための半導体本体の断面図、 第12図は本発明方法を用いて製造される、ラテラル絶縁
ゲート電界効果トランジスタとバーチカル絶縁ゲート電
界効果トランジスタを具えた半導体装置の断面図であ
る。 １…ラテラルIGFET、３…半導体本体 3a…所定の表面、4a…基板 ４…エピタキシャル層（第１領域） ５…第２領域、7a,7b…第１補助領域 ８…第２補助領域、９…ソース領域 10…ドレイン領域、11…ドレイン延長領域 12…絶縁ゲート構造、13…チャンネル領域 14…比較的薄い絶縁層、14…比較的厚い絶縁層 15…導電ゲート層、16…フィールドプレート 17…絶縁層、18…ソース接点 19…ドレイン接点、20…金属化層 31a…所定の表面3aの第１区域 31b…所定の表面3aの第２区域
方法の第１の実施例の種々の製造工程における半導体本
体の断面図、 第７〜９図は第６図に示すIGFETのドレイン領域を設け
る第１の方法を説明するための半導体本体の断面図、 第10及び11図は第６図に示すIGFETのドレイン領域を設
ける第２の方法を説明するための半導体本体の断面図、 第12図は本発明方法を用いて製造される、ラテラル絶縁
ゲート電界効果トランジスタとバーチカル絶縁ゲート電
界効果トランジスタを具えた半導体装置の断面図であ
る。 １…ラテラルIGFET、３…半導体本体 3a…所定の表面、4a…基板 ４…エピタキシャル層（第１領域） ５…第２領域、7a,7b…第１補助領域 ８…第２補助領域、９…ソース領域 10…ドレイン領域、11…ドレイン延長領域 12…絶縁ゲート構造、13…チャンネル領域 14…比較的薄い絶縁層、14…比較的厚い絶縁層 15…導電ゲート層、16…フィールドプレート 17…絶縁層、18…ソース接点 19…ドレイン接点、20…金属化層 31a…所定の表面3aの第１区域 31b…所定の表面3aの第２区域
Claims (8)
- 【請求項１】ラテラル絶縁ゲート電界効果トランジスタ
を具える半導体装置を製造するに当り、所定の表面に隣
接する１導電型の第１領域を有する半導体本体の所定の
表面上に絶縁ゲート構造を、前記所定の表面の第１区域
上に比較的薄い部分を有すると共にこの部分に隣接して
前記所定の表面の第２区域上に比較的厚い部分を有する
絶縁層を設け、この絶縁層上に導電層を設けて前記所定
の表面の第１区域の上方に絶縁ゲートを限定すると共に
この導電層は前記絶縁層の比較的厚い部分上まで延在さ
せ、次に前記第２区域を覆う前記絶縁層の比較的厚い部
分上の前記導電層に窓をあけ、この導電層の窓を経て前
記絶縁層を等方性エッチングしてこの絶縁層の比較的厚
い部分に窓をあけ、この際この絶縁層の窓の縁をオーバ
ハングする導電層の部分を残し、次にこの導電層の少な
くとも窓から離れた部分をマスクしてこの導電層を選択
的にエッチングして前記絶縁層の窓の縁をオーバハング
する部分を除去することにより形成し、次に得られた絶
縁ゲート構造をマスクとして用いて半導体本体内に不純
物を添加して絶縁ゲートと整列した１導電型のソース領
域と、前記絶縁層の比較的厚い部分の窓と整列しソース
領域から離間した１導電型のドレイン領域を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】前記導電層の窓をあけた後にこの導電層を
マスクして前記絶縁層の窓の縁をオーバハングする導電
層の部分の上側表面と下側表面を選択エッチングのため
に露出させることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】前記導電層上に前記導電層の窓を限定する
マスクを設け、このマスクを前記絶縁層の等方性エッチ
ング及び前記導電層の次の選択エッチング中そのまま残
存させて前記導電層の全上側表面をこの導電層の選択エ
ッチングからマスクすることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項４】前記絶縁層をエッチングする前に、不純物
を半導体本体内に添加して前記絶縁ゲートの一部分の下
側を延在する第１補助領域を有する反対導電型の第２領
域を形成し、ソース領域をこの第１補助領域内に形成
し、ソース領域とドレイン領域との間にあり且つ絶縁ゲ
ートの下側にあるこの第１補助領域部分に導通チャンネ
ルを限定することを特徴とする請求項1,2又は３項記載
の半導体装置の製造方法。 - 【請求項５】前記絶縁ゲート構造を形成する前に半導体
本体内に反対導電型の不純物を添加して前記第１補助領
域に隣接すると共にドレイン領域を取り囲む第２領域の
第２補助領域を設けることを特徴とする請求項４記載の
半導体装置の製造方法。 - 【請求項６】前記絶縁ゲート構造を形成する前に半導体
本体内に１導電型の不純物を添加して前記所定の表面に
隣接してソース領域の方向へ延在するドレイン延長領域
を設けることを特徴とする請求項１〜５の何れかに記載
の半導体装置の製造方法。 - 【請求項７】前記比較的厚い絶縁層部分の窓を前記比較
的厚い絶縁層部分を湿式エッチングして形成し、次いで
前記比較的厚い絶縁層部分の窓の縁をオーバハングする
前記導電層の部分をプラズマエッチングして除去するこ
とを特徴とする請求項１〜６の何れかに記載の半導体装
置の製造方法。 - 【請求項８】前記導電層を不純物添加多結晶シリコン層
として設けることを特徴とする請求項１〜７の何れかに
記載の半導体装置の製造方法。
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