JPH0795342B2 - 集積化された光電センサ− - Google Patents
集積化された光電センサ−Info
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- JPH0795342B2 JPH0795342B2 JP61143977A JP14397786A JPH0795342B2 JP H0795342 B2 JPH0795342 B2 JP H0795342B2 JP 61143977 A JP61143977 A JP 61143977A JP 14397786 A JP14397786 A JP 14397786A JP H0795342 B2 JPH0795342 B2 JP H0795342B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/20—Image preprocessing
- G06V10/36—Applying a local operator, i.e. means to operate on image points situated in the vicinity of a given point; Non-linear local filtering operations, e.g. median filtering
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、基板上に形成されたセルの配列によって構成
される集積化された光電センサー、またはレティナ（re
tina）に関し、特に、パターン認識及び／又はパターン
配置のための画像の取り込み及び処理に関する。
される集積化された光電センサー、またはレティナ（re
tina）に関し、特に、パターン認識及び／又はパターン
配置のための画像の取り込み及び処理に関する。
［従来の技術］ 一般に、画像の取り込み及び処理の現在のシステムとし
て、フォトダイオードの配列のようなアナログセンサー
が用いられており、連続する処理のための２値画像を構
成するために、連続して直列信号化、ディジタル化及び
記憶を行うためにアナログ信号の形で画像から情報が抽
出される。
て、フォトダイオードの配列のようなアナログセンサー
が用いられており、連続する処理のための２値画像を構
成するために、連続して直列信号化、ディジタル化及び
記憶を行うためにアナログ信号の形で画像から情報が抽
出される。
２値画像処理のための１つの特別な演算法が、ある与え
られた画像を２値画像の処理結果に変換するための隣接
組み合わせ処理（Neighborhood Combinatorial Process
ings、以下、NCP処理という。）のアルゴリズムによっ
て構成される。平面離散の数学的形態学の幾何学的演算
法がそのようなアルゴリズムの例として最も広く用いら
れている。画像の処理結果の各要素又は画素（pixel）
の２値が、その与えられた画像において対応する画素及
びその隣接する画素の値から決定され、特に取り扱われ
る画像において認識され又は配置されるパターンに依存
して、連続する所定の基本画像パターンとのブールの組
み合わせによって決定される。ここで、上記画像の画素
は、値“L"、“H"又は任意の値である。
られた画像を２値画像の処理結果に変換するための隣接
組み合わせ処理（Neighborhood Combinatorial Process
ings、以下、NCP処理という。）のアルゴリズムによっ
て構成される。平面離散の数学的形態学の幾何学的演算
法がそのようなアルゴリズムの例として最も広く用いら
れている。画像の処理結果の各要素又は画素（pixel）
の２値が、その与えられた画像において対応する画素及
びその隣接する画素の値から決定され、特に取り扱われ
る画像において認識され又は配置されるパターンに依存
して、連続する所定の基本画像パターンとのブールの組
み合わせによって決定される。ここで、上記画像の画素
は、値“L"、“H"又は任意の値である。
ディジタル化された画像上で現在よく用いられている、
例えばNCPアルゴリズム又は他の画像処理演算法は、重
要であって又は特別な処理手段（テーブルプロセッサ）
を必要としており、時間及び機器の両方の点で高価なも
のとなる。
例えばNCPアルゴリズム又は他の画像処理演算法は、重
要であって又は特別な処理手段（テーブルプロセッサ）
を必要としており、時間及び機器の両方の点で高価なも
のとなる。
画像を取り込むために、同一基板上で異なる光電素子と
関係するアナログ・ディジタル変換手段と記憶手段とと
もに、光電素子を集積化することが提案されている。従
って、ディジタル化された画像は光電センサーの出力に
おいて直接得られるが、画像処理の時間及び手段におい
て時間を節約できず、その手段が高価なものとなる。
関係するアナログ・ディジタル変換手段と記憶手段とと
もに、光電素子を集積化することが提案されている。従
って、ディジタル化された画像は光電センサーの出力に
おいて直接得られるが、画像処理の時間及び手段におい
て時間を節約できず、その手段が高価なものとなる。
［発明の目的］ 本発明の目的は、処理時間を連続して減少でき取り込ま
れた画像を処理するため手段を簡単化することができる
集積化された光電センサーを提供することにある。
れた画像を処理するため手段を簡単化することができる
集積化された光電センサーを提供することにある。
また、もう１つの本発明の目的は、NCPアルゴリズムに
よって画像を処理するために特に用いられる集積化され
た光電センサーを提供することにある。
よって画像を処理するために特に用いられる集積化され
た光電センサーを提供することにある。
［発明の構成］ 以上の目的を達成するため、本発明は、基板上に形成さ
れるセルの配列を含む集積化された光電センサーであっ
て、 各セルが光電センサー上に形成された画像の１個の画素
の値を表わす信号を供給するための光電素子と、上記光
電素子と接続され上記信号を２値情報に変換するための
変換手段と、上記変換手段に接続され上記２値情報を記
憶するための記憶手段と、上記基板上に形成されセルの
上記記憶手段に接続される基本プロセッサとを備え、 上記記憶手段が２値情報を１個のセルから任意の隣接す
るセルへ転送するためにシフトレジスタの２次元配列で
設けられ、 上記シフトレジスタと基本プロセッサが、上記画像の画
素の値を表わす２値情報を同時に記憶することによって
画像の取り込み、上記記憶された２値情報についての同
時かつ並行処理の画像認識、並びに記憶手段における結
果の書き込みを制御するために制御入力に並列に接続さ
れることを特徴とする。
れるセルの配列を含む集積化された光電センサーであっ
て、 各セルが光電センサー上に形成された画像の１個の画素
の値を表わす信号を供給するための光電素子と、上記光
電素子と接続され上記信号を２値情報に変換するための
変換手段と、上記変換手段に接続され上記２値情報を記
憶するための記憶手段と、上記基板上に形成されセルの
上記記憶手段に接続される基本プロセッサとを備え、 上記記憶手段が２値情報を１個のセルから任意の隣接す
るセルへ転送するためにシフトレジスタの２次元配列で
設けられ、 上記シフトレジスタと基本プロセッサが、上記画像の画
素の値を表わす２値情報を同時に記憶することによって
画像の取り込み、上記記憶された２値情報についての同
時かつ並行処理の画像認識、並びに記憶手段における結
果の書き込みを制御するために制御入力に並列に接続さ
れることを特徴とする。
［実施例］ 第１図は、本発明の一実施例である集積化された光電セ
ンサー（retina）のブロック図であり、この光電センサ
ーは同一基板上で集積化され、相互に接続された独立セ
ル10を配列することによって構成される。
ンサー（retina）のブロック図であり、この光電センサ
ーは同一基板上で集積化され、相互に接続された独立セ
ル10を配列することによって構成される。
第１図及び第２図の各セル10は、光電素子11を備えてお
り、この光電素子11はNMOS技術を用いて形成されるフォ
トダイオードで構成され、このフォトダイオードは例え
ば第３図に示すように、P-基板上でN+拡散を行うことに
よって形成することができる。そのようなN+拡散は、Si
O2にてなるパッシベーション層を介して行い、垂直構造
のフォトダイオードを構成することが公知となってい
る。好都合にも、フォトダイオード11は、詳細後述され
るように、各セルを相互に接続するために、基板に形成
された導電N+層を用いることによって形成することがで
きる。
り、この光電素子11はNMOS技術を用いて形成されるフォ
トダイオードで構成され、このフォトダイオードは例え
ば第３図に示すように、P-基板上でN+拡散を行うことに
よって形成することができる。そのようなN+拡散は、Si
O2にてなるパッシベーション層を介して行い、垂直構造
のフォトダイオードを構成することが公知となってい
る。好都合にも、フォトダイオード11は、詳細後述され
るように、各セルを相互に接続するために、基板に形成
された導電N+層を用いることによって形成することがで
きる。
第２図において、フォトダイオード11は、電流源11a及
び浮遊容量11bと並列に接続されるとともに、アースと
接続点Ａとの間に接続される。この電流源11aは浮遊容
量11bのもれ電流である。その浮遊容量11bはあるプリセ
ットレベルに予め充電されており、もれ電流の値はフォ
トダイオードの照度の関数である。従って、所定の露出
時間の後、浮遊容量11bの充電レベル、すなわち接続点
Ａにおける電圧はフォトダイオードが形成された光電セ
ンサーの表面領域上で突出した画像素子の電圧値を示し
ている。
び浮遊容量11bと並列に接続されるとともに、アースと
接続点Ａとの間に接続される。この電流源11aは浮遊容
量11bのもれ電流である。その浮遊容量11bはあるプリセ
ットレベルに予め充電されており、もれ電流の値はフォ
トダイオードの照度の関数である。従って、所定の露出
時間の後、浮遊容量11bの充電レベル、すなわち接続点
Ａにおける電圧はフォトダイオードが形成された光電セ
ンサーの表面領域上で突出した画像素子の電圧値を示し
ている。
接続点Ａの電圧は、アナログ・ディジタル変換（以下、
AD変換という。）及び記憶を行うための回路に印加さ
れ、この回路は、接続点Ａと接続点Ｂの間に接続される
第１のインバータI1と、出力回路がそれぞれ接続点Ｂと
接続点Ｃ、及び接続点Ａと接続点Ｄの間に接続される２
個のトランジスタT1及びT2と、接続点Ｃと接続点Ｄの間
に接続される第２のインバータI2とを備えている。第１
のインバータI1はAD変換素子であり、接続点Ａの電圧が
インバータの動作しきい値に比べて高いか又は低いかに
依存して、接続点Ａの電圧を値“L"又は“H"を有する２
値情報に変換する。このとき、画素（pixel）のディジ
タル化が、所定のしきい値と比較することによって行わ
れる。
AD変換という。）及び記憶を行うための回路に印加さ
れ、この回路は、接続点Ａと接続点Ｂの間に接続される
第１のインバータI1と、出力回路がそれぞれ接続点Ｂと
接続点Ｃ、及び接続点Ａと接続点Ｄの間に接続される２
個のトランジスタT1及びT2と、接続点Ｃと接続点Ｄの間
に接続される第２のインバータI2とを備えている。第１
のインバータI1はAD変換素子であり、接続点Ａの電圧が
インバータの動作しきい値に比べて高いか又は低いかに
依存して、接続点Ａの電圧を値“L"又は“H"を有する２
値情報に変換する。このとき、画素（pixel）のディジ
タル化が、所定のしきい値と比較することによって行わ
れる。
もし必要であれば、その比較は全体の光電センサーにわ
たって一定にしなくてもよい。これは、光電センサーの
位置に依存してフォトダイオードとディジタル変換のイ
ンバータとのアセンブリに対して、異なる感度を有する
ようにさせることによっても実現できる。この効果のた
めに、種々の手段が用いられるが、例えば光電領域を選
択的にマスキングする方法、浮遊容量の前置充電の電圧
値を異ならせる方法、変換器のしきい値を異ならせる方
法（基板上に形成されたインバータI1のしきい値を異な
らせる方法）、又は露出時間を変調する方法を用いるこ
とができる。処理される画像の各画素の各画素に対応す
る１個のセルの代わりに、異なったしきい値を有する複
数のセルのグループを形成することによって、複数の値
を有する画像の符号化及び復号化を実現することができ
るが、本実施例では依然２値構造（２値コード）を用い
ている。
たって一定にしなくてもよい。これは、光電センサーの
位置に依存してフォトダイオードとディジタル変換のイ
ンバータとのアセンブリに対して、異なる感度を有する
ようにさせることによっても実現できる。この効果のた
めに、種々の手段が用いられるが、例えば光電領域を選
択的にマスキングする方法、浮遊容量の前置充電の電圧
値を異ならせる方法、変換器のしきい値を異ならせる方
法（基板上に形成されたインバータI1のしきい値を異な
らせる方法）、又は露出時間を変調する方法を用いるこ
とができる。処理される画像の各画素の各画素に対応す
る１個のセルの代わりに、異なったしきい値を有する複
数のセルのグループを形成することによって、複数の値
を有する画像の符号化及び復号化を実現することができ
るが、本実施例では依然２値構造（２値コード）を用い
ている。
インバータI1及びI2は、トランジスタT1及びT2と、接続
点Ａの電圧を変換して得られる２値情報を記憶するため
の記憶回路を構成している。この記憶動作は、信号t1及
びt2によって制御されるトランジスタT1及びT2を交互に
スイッチングすることによって、インバータI1及びI2を
介して情報を複写することによって実現される。
点Ａの電圧を変換して得られる２値情報を記憶するため
の記憶回路を構成している。この記憶動作は、信号t1及
びt2によって制御されるトランジスタT1及びT2を交互に
スイッチングすることによって、インバータI1及びI2を
介して情報を複写することによって実現される。
本発明の１つの特徴によれば、セル10の複数の記憶回路
が、シフトレジスタの２次元配列として配置される。こ
れを実現するために、各ライン上でそれぞれトランジス
タS1及びS2を介して、あるセルの接続点Ｂ及びＡが左側
の次のセルの接続点Ｃ及びＤに接続されることによっ
て、複数のセルが接続される。１個のセルからもう１つ
のセルへの情報の転送は、トランジスタS1,S2,T1,T2,V1
及びV2に印加される制御信号s1,s2,t1,t2,v1,v2によっ
て制御それる。従って、右側へのシフトはトランジスタ
S1及びT2を閉じることによって制御され、また、上側へ
のシフトはトランジスタV2及びT1を閉じることによって
制御され、下側へのシフトはトランジスタT1及びV1を閉
じることによって制御され、さらに、斜めの右下側への
シフトはトランジスタS1及びV1を閉じることによって制
御され、斜め左上側へのシフトはトランジスタV2及びS2
を閉じることによって制御される。
が、シフトレジスタの２次元配列として配置される。こ
れを実現するために、各ライン上でそれぞれトランジス
タS1及びS2を介して、あるセルの接続点Ｂ及びＡが左側
の次のセルの接続点Ｃ及びＤに接続されることによっ
て、複数のセルが接続される。１個のセルからもう１つ
のセルへの情報の転送は、トランジスタS1,S2,T1,T2,V1
及びV2に印加される制御信号s1,s2,t1,t2,v1,v2によっ
て制御それる。従って、右側へのシフトはトランジスタ
S1及びT2を閉じることによって制御され、また、上側へ
のシフトはトランジスタV2及びT1を閉じることによって
制御され、下側へのシフトはトランジスタT1及びV1を閉
じることによって制御され、さらに、斜めの右下側への
シフトはトランジスタS1及びV1を閉じることによって制
御され、斜め左上側へのシフトはトランジスタV2及びS2
を閉じることによって制御される。
本発明のもう１つの重要な特徴によれば、各セル10が同
一基板上で集積化された基本プロセッサ12を備えてい
る。クロック信号01,02,03,04及びデータ信号e2は、上
記基板上で形成される制御及びデータ管理器によって異
なったプロセッサに並列に印加される。各プロセッサ12
はさらに第２のデータ入力で、セルの記憶回路で記憶さ
れ、接続点Ｂで得られる情報e1を受信する。最後に、プ
ロセッサ12のデータ出力は、後にプロセッサによって出
力される処理結果を示す情報を書き込みができるよう
に、トランジスタTsを介して記憶回路の接続点Ｃに接続
される。トランジスタTsのオフは、信号Osによって制御
される。
一基板上で集積化された基本プロセッサ12を備えてい
る。クロック信号01,02,03,04及びデータ信号e2は、上
記基板上で形成される制御及びデータ管理器によって異
なったプロセッサに並列に印加される。各プロセッサ12
はさらに第２のデータ入力で、セルの記憶回路で記憶さ
れ、接続点Ｂで得られる情報e1を受信する。最後に、プ
ロセッサ12のデータ出力は、後にプロセッサによって出
力される処理結果を示す情報を書き込みができるよう
に、トランジスタTsを介して記憶回路の接続点Ｃに接続
される。トランジスタTsのオフは、信号Osによって制御
される。
上述したように、本発明による集積化された光電センサ
ーは特に隣接組合せ処理（NCP）のアルゴリズムととも
に用いることに適している。上述の処理を複数の基本処
理に分割してもよいし、この分割を実現するために、た
だ各セルで容易に積分可能である比較的簡単な手段を必
要とするだけである。上記各基本処理は、一般に、処理
される画素を表わす２値情報、隣接する画素を表わす２
値情報、並びに処理される画像において認識され、位置
決定がなされるパターンの関数として予め決定される小
さな基本画像を表わす２値データを処理するブール演算
のシーケンスを備えている。これらの各２値データは異
なるセルにおいて並行して必要な処理を実行するため
に、異なったセルにアドレス割り当てされる。この画像
は、シフトレジスタを制御することによって、適当に、
上記処理の関数としてプロセッサの配列の前面にシフト
される。この処理の終りにおいて、各画素に対する結果
が連続処理が可能な対応する記憶回路に入力される。従
って、各画像が連続的にそれ自身上で変換される。NCP
アルゴリズムが画像のすべての画素上で実行される大規
模でかつ画像が変換されずに行われる並列処理は、大き
な電力が得られるとともに、処理を迅速に行うことがで
きる。その処理が終了したとき、情報はシフトレジスタ
を制御することによって、光電センサーのエッジ上で１
行毎に検索される。２値は各縦の列に対して、連続する
処理のために直列に処理し記憶するために、出力端子s
1,s2,s3,…上で得られる。
ーは特に隣接組合せ処理（NCP）のアルゴリズムととも
に用いることに適している。上述の処理を複数の基本処
理に分割してもよいし、この分割を実現するために、た
だ各セルで容易に積分可能である比較的簡単な手段を必
要とするだけである。上記各基本処理は、一般に、処理
される画素を表わす２値情報、隣接する画素を表わす２
値情報、並びに処理される画像において認識され、位置
決定がなされるパターンの関数として予め決定される小
さな基本画像を表わす２値データを処理するブール演算
のシーケンスを備えている。これらの各２値データは異
なるセルにおいて並行して必要な処理を実行するため
に、異なったセルにアドレス割り当てされる。この画像
は、シフトレジスタを制御することによって、適当に、
上記処理の関数としてプロセッサの配列の前面にシフト
される。この処理の終りにおいて、各画素に対する結果
が連続処理が可能な対応する記憶回路に入力される。従
って、各画像が連続的にそれ自身上で変換される。NCP
アルゴリズムが画像のすべての画素上で実行される大規
模でかつ画像が変換されずに行われる並列処理は、大き
な電力が得られるとともに、処理を迅速に行うことがで
きる。その処理が終了したとき、情報はシフトレジスタ
を制御することによって、光電センサーのエッジ上で１
行毎に検索される。２値は各縦の列に対して、連続する
処理のために直列に処理し記憶するために、出力端子s
1,s2,s3,…上で得られる。
基本プロセッサ12の一実施例の詳細について第４図を参
照して説明する。排他的NORゲートによって形成される
比較器12aは、信号e1及びe2を受信し、その比較器12aの
出力はトランジスタT01を介して、２個の入力を有する
アンドゲート12bの第１の入力に接続される。一方、ア
ンドゲート12bの出力は、アンドゲート12bの第２の入力
に接続されるとともに、トランジスタT03を介して、２
個の入力を有するオアゲート12cの第１の入力に接続さ
れる。オアゲート12cの出力は、オアゲート12cの第２の
入力に接続され、プロセッサ12のデータ出力を構成す
る。信号02及び04によって制御されるトランジスタT02
及びT04はそれぞれアンドゲート12bとハイ論理レベル
（Ｈ）の接続点との間、及びオアゲート12cとアース
（Ｌレベル）との間に接続される。トランジスタT01及
びT03は信号01及び03によって制御される。
照して説明する。排他的NORゲートによって形成される
比較器12aは、信号e1及びe2を受信し、その比較器12aの
出力はトランジスタT01を介して、２個の入力を有する
アンドゲート12bの第１の入力に接続される。一方、ア
ンドゲート12bの出力は、アンドゲート12bの第２の入力
に接続されるとともに、トランジスタT03を介して、２
個の入力を有するオアゲート12cの第１の入力に接続さ
れる。オアゲート12cの出力は、オアゲート12cの第２の
入力に接続され、プロセッサ12のデータ出力を構成す
る。信号02及び04によって制御されるトランジスタT02
及びT04はそれぞれアンドゲート12bとハイ論理レベル
（Ｈ）の接続点との間、及びオアゲート12cとアース
（Ｌレベル）との間に接続される。トランジスタT01及
びT03は信号01及び03によって制御される。
比較器12aは、対応するセルの画素に対応するデータ値e
2及びe1の比較を行い、情報をシフトした後、隣接する
セルについての比較を行う。各セルに対して、導電セン
サ上で形成される画像を有する小さな所定の基本画像の
組み合わせで構成されている処理フェーズは、処理され
る画像の中での小さな基本画像の画素と同じ相対的な位
置を占有する画素とを連続的に比較を行うことを含んで
いる。
2及びe1の比較を行い、情報をシフトした後、隣接する
セルについての比較を行う。各セルに対して、導電セン
サ上で形成される画像を有する小さな所定の基本画像の
組み合わせで構成されている処理フェーズは、処理され
る画像の中での小さな基本画像の画素と同じ相対的な位
置を占有する画素とを連続的に比較を行うことを含んで
いる。
処理のはじめにおいては、アンドゲート12bの出力が、
トランジスタT02をオンにスイッチングすることによっ
てレベルＨに初期化される。１つの小さな画像の処理の
ために連続的な比較の結果がトランジスタT01を連続的
にオンにスイッチングすることによって、アンドゲート
12bに伝送される。その結果が正、すなわち、比較器の
出力がレベルＨであるとき、アンドゲート12bの出力は
依然Ｈであるが、一方、その結果が負、すなわち比較器
の出力がレベルＬになると、アンドゲート12bの出力は
Ｌに変わり、上記出力がアンドゲート12bの入力に帰還
されるので、小さな基本画像の処理に対応する連続して
行われる比較が終わるまで、アンドゲート12bの出力が
依然このレベルを維持されている。
トランジスタT02をオンにスイッチングすることによっ
てレベルＨに初期化される。１つの小さな画像の処理の
ために連続的な比較の結果がトランジスタT01を連続的
にオンにスイッチングすることによって、アンドゲート
12bに伝送される。その結果が正、すなわち、比較器の
出力がレベルＨであるとき、アンドゲート12bの出力は
依然Ｈであるが、一方、その結果が負、すなわち比較器
の出力がレベルＬになると、アンドゲート12bの出力は
Ｌに変わり、上記出力がアンドゲート12bの入力に帰還
されるので、小さな基本画像の処理に対応する連続して
行われる比較が終わるまで、アンドゲート12bの出力が
依然このレベルを維持されている。
オアゲート12cは、トランジスタT04をオンにスイッチン
グすることによって、ローレベル（Ｌ）に初期化される
出力を有する。連続する比較のそれぞれの終わりにおい
て、アンドゲート12bの出力は、トランジスタT03をオン
にスイッチングすることによってオアゲート12cの第１
の入力に接続される。もし、いくつかの小さな基本画像
の処理中において、アンドゲート12bの出力がレベルＨ
であるとき、少なくとも１つの連続する比較処理の終わ
りにおいて、オアゲート12cの出力がレベルＨになり、
オアゲート12cの入力にその出力が帰還されるためにそ
のレベルで維持される。上記１つの連続する比較処理
は、導電センサ上で形成された画像の中の小さな基本画
像の１つのパターン認識である。
グすることによって、ローレベル（Ｌ）に初期化される
出力を有する。連続する比較のそれぞれの終わりにおい
て、アンドゲート12bの出力は、トランジスタT03をオン
にスイッチングすることによってオアゲート12cの第１
の入力に接続される。もし、いくつかの小さな基本画像
の処理中において、アンドゲート12bの出力がレベルＨ
であるとき、少なくとも１つの連続する比較処理の終わ
りにおいて、オアゲート12cの出力がレベルＨになり、
オアゲート12cの入力にその出力が帰還されるためにそ
のレベルで維持される。上記１つの連続する比較処理
は、導電センサ上で形成された画像の中の小さな基本画
像の１つのパターン認識である。
第２図から明らかなように、基本プロセッサの機能に関
するブロック図が第４図に示されており、その基本プロ
セッサは比較的小さな数のトランジスタを必要とし、そ
の結果導電センサの各セルを非常に簡単に集積化するこ
とができる。
するブロック図が第４図に示されており、その基本プロ
セッサは比較的小さな数のトランジスタを必要とし、そ
の結果導電センサの各セルを非常に簡単に集積化するこ
とができる。
従って、基本プロセッサの他の実施例は、必要とされる
ブールの組み合わせを実行するために用いてもよい。
ブールの組み合わせを実行するために用いてもよい。
簡単な基本処理の一例について第５図（Ｂ）を参照して
説明する。この例は、処理される画像の中での垂直のエ
ッジの画像認識に関する。参照する小さな基本画像は、
異なった値の水平に並置された２個の画素から構成され
る。すなわち、第５図（Ｂ）に示すように、１個の基本
画像IMA1は、値Ｈの画素と、その左側の値Ｌの画素によ
って構成され、一方、基本画像IMA2は、値Ｌの画素と、
その左側の値Ｈの画素によって構成される。各セルＣ
（i,j）（ｉ行,j列）において実行される連続するフェ
ーズは次の通りである。
説明する。この例は、処理される画像の中での垂直のエ
ッジの画像認識に関する。参照する小さな基本画像は、
異なった値の水平に並置された２個の画素から構成され
る。すなわち、第５図（Ｂ）に示すように、１個の基本
画像IMA1は、値Ｈの画素と、その左側の値Ｌの画素によ
って構成され、一方、基本画像IMA2は、値Ｌの画素と、
その左側の値Ｈの画素によって構成される。各セルＣ
（i,j）（ｉ行,j列）において実行される連続するフェ
ーズは次の通りである。
（１）初期化及び前置充電 パルス02及び04により、トランジスタT02及びT04をオン
にスイッチングすることによって初期化を行った後、接
続点ＣにレベルＬを、並びに接続点ＡにレベルＨを印加
するために、パルス0s及びパルスt2によりトランジスタ
Ts及びT2をオンにスイッチングすることによって、フォ
トダイオード11の浮遊容量を予め充電する。
にスイッチングすることによって初期化を行った後、接
続点ＣにレベルＬを、並びに接続点ＡにレベルＨを印加
するために、パルス0s及びパルスt2によりトランジスタ
Ts及びT2をオンにスイッチングすることによって、フォ
トダイオード11の浮遊容量を予め充電する。
（２）露出 最初のパルスt2の終わりにおいて、トランジスタT2をオ
フにスイッチングすることによって導電センサを露出す
る。
フにスイッチングすることによって導電センサを露出す
る。
（３）IMA1の処理 パルス02及び04によりプロセッサのゲート12b及び12cの
初期化の後、第１の基本画像IMA1について処理する。す
なわち、パルスe2の第１のストローグにおけるレベルＨ
のパルスe2と、セルＣ（i,j）の画素ｐ（i,j）の値とを
比較し、パルス01によってトランジスタT01がオンにス
イッチングされ、ゲート12bの入力に上記の比較結果が
転送される。次に、パルスs1とt2によって画像を右にシ
フトし、レベルＬであるパルスe2と画像ｐ（ｉ−1,j）
の値e1が比較される。第２のパルス01によってゲート12
bの入力におけるこの第２の比較結果が転送され、パル
ス03によってトランジスタT03がオンとされ、ゲート12c
の入力においてゲート12bの出力が転送される。
初期化の後、第１の基本画像IMA1について処理する。す
なわち、パルスe2の第１のストローグにおけるレベルＨ
のパルスe2と、セルＣ（i,j）の画素ｐ（i,j）の値とを
比較し、パルス01によってトランジスタT01がオンにス
イッチングされ、ゲート12bの入力に上記の比較結果が
転送される。次に、パルスs1とt2によって画像を右にシ
フトし、レベルＬであるパルスe2と画像ｐ（ｉ−1,j）
の値e1が比較される。第２のパルス01によってゲート12
bの入力におけるこの第２の比較結果が転送され、パル
ス03によってトランジスタT03がオンとされ、ゲート12c
の入力においてゲート12bの出力が転送される。
（４）IMA2の処理 パルス02によってゲート12bが再び初期化された後、第
２の基本画像IMA2について処理される。すなわち、パル
スs2及びt1によって画像を左にシフトし、レベルＨであ
る信号e2と画素ｐ（i,j）の値e1とが比較される。次
に、ゲート12bの入力にその結果が転送され、さらに左
に新しくシフトする。さらに、レベルＬである信号e2と
画素ｐ（ｉ＋1,j）の値とを比較し、その結果をゲート1
2bの入力に転送した後、ゲート12bの出力をゲート12cの
入力に転送する。
２の基本画像IMA2について処理される。すなわち、パル
スs2及びt1によって画像を左にシフトし、レベルＨであ
る信号e2と画素ｐ（i,j）の値e1とが比較される。次
に、ゲート12bの入力にその結果が転送され、さらに左
に新しくシフトする。さらに、レベルＬである信号e2と
画素ｐ（ｉ＋1,j）の値とを比較し、その結果をゲート1
2bの入力に転送した後、ゲート12bの出力をゲート12cの
入力に転送する。
（５）画像処理結果の書き込み及び表示 パルス列s1及びt2により、トランジスタTsをオンにスイ
ッチングすることによって、記憶回路における結果を書
き込み、導電センサのエッジ上で取り込まれた画像を右
へ連続的にシフトすることによって出力する。
ッチングすることによって、記憶回路における結果を書
き込み、導電センサのエッジ上で取り込まれた画像を右
へ連続的にシフトすることによって出力する。
記憶回路が隣接するセルの２値情報を後にシフトするこ
とにより記憶するので、画像の露出の終わりが、２値情
報e1がデータe2と比較される第１回目の比較の瞬間に対
応することが記述される。
とにより記憶するので、画像の露出の終わりが、２値情
報e1がデータe2と比較される第１回目の比較の瞬間に対
応することが記述される。
他の実施例によれば、プロセッサ12によって実現できる
基本処理のシーケンスに分割される非常に複雑なNCPア
ルゴリズムを含んでいる異なったNCPアルゴリズムにつ
いても用いることができることが明らかである。
基本処理のシーケンスに分割される非常に複雑なNCPア
ルゴリズムを含んでいる異なったNCPアルゴリズムにつ
いても用いることができることが明らかである。
しかしながら、NCPアルゴリズム以外の演算法が本発明
による光電センサーに適用することが可能である。例え
ば、置き換えの検出がある画像を露出し、それを検索
し、それを再び露出しさらに、得られた画像における値
Ｈの画素の存在を検出することによって行ってもよい。
さらに、シフトレジスタを動作させることによって１行
毎に入力されるブランクのない画像をこの光電センサー
にロードすることが可能である。
による光電センサーに適用することが可能である。例え
ば、置き換えの検出がある画像を露出し、それを検索
し、それを再び露出しさらに、得られた画像における値
Ｈの画素の存在を検出することによって行ってもよい。
さらに、シフトレジスタを動作させることによって１行
毎に入力されるブランクのない画像をこの光電センサー
にロードすることが可能である。
［発明の効果］ 以上詳述したように、本発明による光電センサーの本質
的な特徴の１つは、光電素子、変換手段及びそれに関係
する記憶手段が形成された基板上で２次元の通信を行う
配列と基本プロセッサの集積化にある。このような構造
は特にNCPアルゴリズムとともに用いることが適当であ
る。事実、NCPアルゴリズムは取り扱われる１つの画像
の異なった画素上で並列に実行され、上記画素とそれに
隣接する画素の値を用いる演算で構成される。従って、
シフトレジスタと基本プロセッサで並行して制御するこ
とによって、NCPアルゴリズムの基本演算が光電センサ
ーの中で実行されることが可能である。従って、あたか
もディジタル化されスタートされ又は与えられた画像が
あたかも、処理されさた画像の各画素の値を計算するた
めに必要な２値情報を後者に伝送するために固定された
プロセッサの配列の前面で動いているように見える。
的な特徴の１つは、光電素子、変換手段及びそれに関係
する記憶手段が形成された基板上で２次元の通信を行う
配列と基本プロセッサの集積化にある。このような構造
は特にNCPアルゴリズムとともに用いることが適当であ
る。事実、NCPアルゴリズムは取り扱われる１つの画像
の異なった画素上で並列に実行され、上記画素とそれに
隣接する画素の値を用いる演算で構成される。従って、
シフトレジスタと基本プロセッサで並行して制御するこ
とによって、NCPアルゴリズムの基本演算が光電センサ
ーの中で実行されることが可能である。従って、あたか
もディジタル化されスタートされ又は与えられた画像が
あたかも、処理されさた画像の各画素の値を計算するた
めに必要な２値情報を後者に伝送するために固定された
プロセッサの配列の前面で動いているように見える。
本発明のもう１つの特徴によれば、処理された画像の画
素の値がスタートしている画像の画素の値の代わりに光
電センサーのセルに記憶される。そのとき、画像をそれ
自身の全体にわたって再書き込みすることによって、画
像のいくつかの連続する変換を指示することが可能であ
り、また、複雑な隣接組合せ処理を基本的な隣接組合せ
処理のシーケンスに分割することによって、上記複雑な
隣接組合せ処理を行うことができる。上記後者は、簡単
であって大きくない構造の基本プロセッサのみを必要と
し、光電センサー上で容易に集積化することが可能であ
る。
素の値がスタートしている画像の画素の値の代わりに光
電センサーのセルに記憶される。そのとき、画像をそれ
自身の全体にわたって再書き込みすることによって、画
像のいくつかの連続する変換を指示することが可能であ
り、また、複雑な隣接組合せ処理を基本的な隣接組合せ
処理のシーケンスに分割することによって、上記複雑な
隣接組合せ処理を行うことができる。上記後者は、簡単
であって大きくない構造の基本プロセッサのみを必要と
し、光電センサー上で容易に集積化することが可能であ
る。
第１図は本発明の一実施例である集積化された光電セン
サーを構成する配列のブロック図、 第２図は第１図の配列のセルの詳細を示すブロック図、 第３図は第１図の光電センサーに用いる光電素子の部分
縦断面図、 第４図は第１図の配列のセルの基本プロセッサのブロッ
ク図、 第５図（Ａ）は第１図の配列の動作例を示すタイミング
チャート、 第５図（Ｂ）は第５図（Ａ）の動作において処理される
２個の基本画像を示す平面図である。 10…セル、11…光電素子、11a…電流源、11b…浮遊容
量、12…プロセッサ、12a…排他的ノアゲート、12b…ア
ンドゲート、12c…オアゲート、I1,I2…インバータ、S
1,S2,T1,T2,V1,V2,T01,T02,T03,T04…トランジスタ。
サーを構成する配列のブロック図、 第２図は第１図の配列のセルの詳細を示すブロック図、 第３図は第１図の光電センサーに用いる光電素子の部分
縦断面図、 第４図は第１図の配列のセルの基本プロセッサのブロッ
ク図、 第５図（Ａ）は第１図の配列の動作例を示すタイミング
チャート、 第５図（Ｂ）は第５図（Ａ）の動作において処理される
２個の基本画像を示す平面図である。 10…セル、11…光電素子、11a…電流源、11b…浮遊容
量、12…プロセッサ、12a…排他的ノアゲート、12b…ア
ンドゲート、12c…オアゲート、I1,I2…インバータ、S
1,S2,T1,T2,V1,V2,T01,T02,T03,T04…トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335 Ｚ 7376−4Ｍ Ｈ０１Ｌ 27/14 Ｂ (56)参考文献 特開 昭58−192164（ＪＰ，Ａ) 特開 昭62−247472（ＪＰ，Ａ) 特開 昭57−132415（ＪＰ，Ａ) 情報処理，Ｖｏｌ．25，Ｎｏ．９，Ｐ. 909−917，（1984年９月) アンリツテクニカル，Ｎｏ．50，（Ｏｃ ｔ．1985），Ｐ．８−18
Claims (6)
- 【請求項１】基板上に形成されるセルの配列を含む集積
化された光電センサーであって、 各セルが光電センサー上に形成された画像の１個の画素
の値を表わす信号を供給するための光電素子と、上記光
電素子と接続され上記信号を２値情報に変換するための
変換手段と、上記変換手段に接続され上記２値情報を記
憶するための記憶手段と、上記基板上に形成されセルの
上記記憶手段に接続される基本プロセッサとを備え、 上記記憶手段が２値情報を１個のセルから任意の隣接す
るセルへ転送するためにシフトレジスタの２次元配列で
設けられ、 上記シフトレジスタと基本プロセッサが、上記画像の画
素の値を表わす２値情報を同時に記憶することによって
画像の取り込み、上記記憶された２値情報についての同
時かつ並行処理の画像認識、並びに記憶手段における結
果の書き込みを制御するために制御入力に並列に接続さ
れることを特徴とする集積化された光電センサー。 - 【請求項２】１個のセルの上記記憶手段が、同一の行及
び同一の列上で隣接するセルの上記記憶手段に接続され
ることを特徴とする特許請求の範囲第１項記載の集積化
された光電センサー。 - 【請求項３】上記各基本プロセッサが、少なくとも第１
のデータ入力、第２のデータ入力、データ出力及び少な
くとも１個の制御入力を有し、上記基本プロセッサの第
１のデータ入力が同一のデータがプロセッサに並列にか
つ同時に伝送されるように設けられ、上記第２のデータ
入力が対応する記憶手段に接続され、上記データ出力が
制御可能なスイッチング素子を介して対応する記憶手段
に接続され、上記プロセッサの制御入力が、制御信号が
並列にかつ同時にプロセッサに印加されるように設けら
れることを特徴とする特許請求の範囲第１項記載の集積
化された光電センサー。 - 【請求項４】各セルの上記光電素子が、対応する画素の
値を表わす信号を構成し関係する浮遊容量の電荷レベル
を有するフォトダイオードによって形成されることを特
徴とする特許請求の範囲第１項記載の集積化された光電
センサー。 - 【請求項５】上記光電センサーの露出以前に、上記浮遊
容量を所定のレベルに予め充電するための手段を備えた
ことを特徴とする特許請求の範囲第４項記載の集積化さ
れた光電センサー。 - 【請求項６】上記変換手段がしきい値素子であることを
特徴とする特許請求の範囲第１項記載の集積化された光
電センサー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8509256A FR2583602B1 (fr) | 1985-06-18 | 1985-06-18 | Retine integree a reseau de processeurs |
| FR8509256 | 1985-06-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS626384A JPS626384A (ja) | 1987-01-13 |
| JPH0795342B2 true JPH0795342B2 (ja) | 1995-10-11 |
Family
ID=9320387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143977A Expired - Lifetime JPH0795342B2 (ja) | 1985-06-18 | 1986-06-18 | 集積化された光電センサ− |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4792982A (ja) |
| EP (1) | EP0211702B1 (ja) |
| JP (1) | JPH0795342B2 (ja) |
| DE (1) | DE3671594D1 (ja) |
| FR (1) | FR2583602B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6608296B1 (en) | 1998-10-07 | 2003-08-19 | Hamamatsu Photonics K.K. | High-speed vision sensor having a parallel processing system |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07117380B2 (ja) * | 1986-07-18 | 1995-12-18 | アンリツ株式会社 | 受光変換装置 |
| US4921770A (en) * | 1988-08-04 | 1990-05-01 | Tetsuo Murayama | Photoreceptor for electrophotography |
| FR2641432B1 (fr) * | 1988-12-30 | 1995-07-21 | Thomson Csf | Dispositif integre d'acquisition et de traitement d'images |
| FR2656700B1 (fr) * | 1989-12-28 | 1992-08-07 | Aerospatiale | Procede de restitution du mouvement d'un mobile par observation d'un symbole forme sur ce dernier et dispositifs pour la mise en óoeuvre du procede. |
| US5086477A (en) * | 1990-08-07 | 1992-02-04 | Northwest Technology Corp. | Automated system for extracting design and layout information from an integrated circuit |
| US5754705A (en) * | 1990-11-02 | 1998-05-19 | Canon Kabushiki Kaisha | Image data compressing apparatus having a sensor size matching compression processing block size |
| FR2683348B1 (fr) * | 1991-11-06 | 1994-01-14 | Etat Francais Delegue Armement | Reseau bidimensionnel periodique de memorisation et de traitement booleen d'images. |
| WO1993025005A1 (en) * | 1992-05-22 | 1993-12-09 | Indiana University Foundation | Area-efficient implication circuits for very dense lukasiewicz logic arrays |
| JPH0652319A (ja) * | 1992-05-29 | 1994-02-25 | Internatl Business Mach Corp <Ibm> | イメージ分析装置 |
| US5262632A (en) * | 1992-05-29 | 1993-11-16 | International Business Machines Corporation | Integrated circuit for achieving pattern recognition |
| EP0733233A4 (en) * | 1993-12-12 | 1997-05-14 | Asp Solutions Usa Inc | SIGNAL PROCESSING APPARATUS AND METHOD |
| US6067368A (en) * | 1996-01-26 | 2000-05-23 | Authentec, Inc. | Fingerprint sensor having filtering and power conserving features and related methods |
| JP2980063B2 (ja) * | 1997-06-10 | 1999-11-22 | 三菱電機株式会社 | 画像処理装置 |
| ATE237165T1 (de) * | 1997-12-18 | 2003-04-15 | Infineon Technologies Ag | Vorrichtung zur bilderfassung |
| US6461562B1 (en) | 1999-02-17 | 2002-10-08 | American Scientific Materials Technologies, Lp | Methods of making sintered metal oxide articles |
| GB2398446B (en) * | 2003-02-12 | 2006-06-07 | Snell & Wilcox Ltd | Image processing |
| FR2934391B1 (fr) | 2008-07-23 | 2010-08-27 | Ecole Nale Sup Artes Metiers | Circuit de traitement de donnees a processeur elementaire, ensemble de tels circuits, et capteur matriciel associe |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3683193A (en) * | 1970-10-26 | 1972-08-08 | Rca Corp | Bucket brigade scanning of sensor array |
| JPS5856363A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 受光素子 |
| JPS5932250A (ja) * | 1982-08-16 | 1984-02-21 | Fuji Xerox Co Ltd | 原稿読取装置 |
| DE3236073A1 (de) * | 1982-09-29 | 1984-03-29 | Siemens AG, 1000 Berlin und 8000 München | Zweidimensionaler halbleiter-bildsensor mit einer anordnung zur reduzierung des ueberstrahlens |
| FR2539529B1 (fr) * | 1983-01-17 | 1987-08-21 | Dassault Electronique | Procede pour le traitement d'informations binaires et processeur pour la mise en oeuvre de ce procede |
-
1985
- 1985-06-18 FR FR8509256A patent/FR2583602B1/fr not_active Expired
-
1986
- 1986-06-17 US US06/875,078 patent/US4792982A/en not_active Expired - Fee Related
- 1986-06-17 DE DE8686401311T patent/DE3671594D1/de not_active Expired - Fee Related
- 1986-06-17 EP EP86401311A patent/EP0211702B1/fr not_active Expired - Lifetime
- 1986-06-18 JP JP61143977A patent/JPH0795342B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| アンリツテクニカル，Ｎｏ．５０，（Ｏｃｔ．１９８５），Ｐ．８−１８ |
| 情報処理，Ｖｏｌ．２５，Ｎｏ．９，Ｐ．９０９−９１７，（１９８４年９月） |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6608296B1 (en) | 1998-10-07 | 2003-08-19 | Hamamatsu Photonics K.K. | High-speed vision sensor having a parallel processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0211702A1 (fr) | 1987-02-25 |
| FR2583602A1 (fr) | 1986-12-19 |
| FR2583602B1 (fr) | 1988-07-01 |
| US4792982A (en) | 1988-12-20 |
| DE3671594D1 (de) | 1990-06-28 |
| EP0211702B1 (fr) | 1990-05-23 |
| JPS626384A (ja) | 1987-01-13 |
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