JPH0795279B2 - Ｅｐｒｏｍ内蔵型マイクロコンピュータ - Google Patents
Ｅｐｒｏｍ内蔵型マイクロコンピュータInfo
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- JPH0795279B2 JPH0795279B2 JP63066442A JP6644288A JPH0795279B2 JP H0795279 B2 JPH0795279 B2 JP H0795279B2 JP 63066442 A JP63066442 A JP 63066442A JP 6644288 A JP6644288 A JP 6644288A JP H0795279 B2 JPH0795279 B2 JP H0795279B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、EPROM内蔵型マイクロコンピュータに関す
る。
る。
一般に紫外線消去型EPROM（以下、UV-EPROMと記す）に
格納されたプログラム，データは、マスクROMと比較す
るとその内容に変化が生じやすい。
格納されたプログラム，データは、マスクROMと比較す
るとその内容に変化が生じやすい。
従来、この種のUV-EPROM内蔵型マイクロコンピュータに
は、第３図に示すようにUV-EPROMの格納内容が書込みを
行なった時の内容と同一であることを前提としてUV-EPR
OM31の出力を読出し回路32を通じて読出し、そのまま命
令デコーダ33にてデコードするもの、または、第４図に
示すように第３図のUV-EPROMおよび読出し回路が３つ並
列に接続され、１ビットの情報をつくるために３ビット
またはそれ以上のビット数のUV-EPROM格納領域を用意す
るものがあった。後者は万一１ビット格納内容が変化し
てしまい、例えば、ある番地の読出しを行なうにあたり
UV-EPROM41の出力が“0"、UV-EPROM42の出力も“0"、UV
-EPROM43の出力が書込みを行なった時の内容から変化し
て“1"になってしまっていても、この３つの出力を読出
し回路44〜46を経て多数決回路47で多数決判定して、２
ビットが一致している“0"を真の値として選択し、命令
デコーダ48にて自己補正をするものである。
は、第３図に示すようにUV-EPROMの格納内容が書込みを
行なった時の内容と同一であることを前提としてUV-EPR
OM31の出力を読出し回路32を通じて読出し、そのまま命
令デコーダ33にてデコードするもの、または、第４図に
示すように第３図のUV-EPROMおよび読出し回路が３つ並
列に接続され、１ビットの情報をつくるために３ビット
またはそれ以上のビット数のUV-EPROM格納領域を用意す
るものがあった。後者は万一１ビット格納内容が変化し
てしまい、例えば、ある番地の読出しを行なうにあたり
UV-EPROM41の出力が“0"、UV-EPROM42の出力も“0"、UV
-EPROM43の出力が書込みを行なった時の内容から変化し
て“1"になってしまっていても、この３つの出力を読出
し回路44〜46を経て多数決回路47で多数決判定して、２
ビットが一致している“0"を真の値として選択し、命令
デコーダ48にて自己補正をするものである。
上述した従来のマイクロコンピュータは、第３図の回路
の場合にはUV-EPROM31の内容に変化が生じると、期待す
る動作をしなくなり、いわゆるプログラムの暴走状態に
入る。UV-EPROMの内容の変化による暴走は、暴走状態が
正常動作であるため、リセットをかけても再び同じ動作
をくり返し、期待する動作にもどることはない。さらに
最悪の場合には、応用セットにおいて、安全面で問題と
なる動作をすることもあり得る。そのため、考えられた
のが第４図の回路で、多数決をとることによってUV-EPR
OMに格納されたデータの信頼性は非常に高くなるが同時
に、それを実現するためにUV-EPROMセルが必要アドレス
空間の３倍以上必要になるのでコスト面で不利であると
いう欠点がある。
の場合にはUV-EPROM31の内容に変化が生じると、期待す
る動作をしなくなり、いわゆるプログラムの暴走状態に
入る。UV-EPROMの内容の変化による暴走は、暴走状態が
正常動作であるため、リセットをかけても再び同じ動作
をくり返し、期待する動作にもどることはない。さらに
最悪の場合には、応用セットにおいて、安全面で問題と
なる動作をすることもあり得る。そのため、考えられた
のが第４図の回路で、多数決をとることによってUV-EPR
OMに格納されたデータの信頼性は非常に高くなるが同時
に、それを実現するためにUV-EPROMセルが必要アドレス
空間の３倍以上必要になるのでコスト面で不利であると
いう欠点がある。
〔課題を解決するための手段〕〕 本発明の第１のEPROM内蔵型マイクロコンピュータは、 EPROMの最終番地には最終番地を除く名番地に書込まれ
たコードがデータとして加算された加算結果の下位ｍビ
ット（ｍは前記EPROMの１ワードのビット数）が記憶さ
れており、かつ、 EPROMのアドレスを発生するプログラムカウンタと、 入力データの下位ｍビットを出力するレジスタと、 プログラムカウンタが最終番地以外を出力している期間
には、EPROMの出力と前記レジスタの出力を加算して、
その加算結果を該レジスタのデータ入力に出力し、前記
プログラムカウンタが最終番地を出力している期間には
加算ディスエーブルにされる加算器と、 前記プログラムカウンタが最終番地を出力している期間
には比較イネーブルにされ前記EPROMの最終番地の内容
と前記レジスタの内容を比較する比較器と、 マイクロコンピュータの外部ハードウェアからのリセッ
ト信号に応じてプログラムカウンタとレジスタをリセッ
トした後プログラムカウンタを動作させてEPROMを読出
し、前記比較器の出力が一致を示したときには、マイク
ロコンピュータをリセットした後通常の動作を開始さ
せ、前記比較器の出力が不一致を示したときには、プロ
グラムの実行を抑止する制御部を含んでいる。
たコードがデータとして加算された加算結果の下位ｍビ
ット（ｍは前記EPROMの１ワードのビット数）が記憶さ
れており、かつ、 EPROMのアドレスを発生するプログラムカウンタと、 入力データの下位ｍビットを出力するレジスタと、 プログラムカウンタが最終番地以外を出力している期間
には、EPROMの出力と前記レジスタの出力を加算して、
その加算結果を該レジスタのデータ入力に出力し、前記
プログラムカウンタが最終番地を出力している期間には
加算ディスエーブルにされる加算器と、 前記プログラムカウンタが最終番地を出力している期間
には比較イネーブルにされ前記EPROMの最終番地の内容
と前記レジスタの内容を比較する比較器と、 マイクロコンピュータの外部ハードウェアからのリセッ
ト信号に応じてプログラムカウンタとレジスタをリセッ
トした後プログラムカウンタを動作させてEPROMを読出
し、前記比較器の出力が一致を示したときには、マイク
ロコンピュータをリセットした後通常の動作を開始さ
せ、前記比較器の出力が不一致を示したときには、プロ
グラムの実行を抑止する制御部を含んでいる。
本発明の第２のEPROM内蔵型マイクロコンピュータは、 EPROMは、最終番地を除く任意の番地にはチェック命令
が格納され、最終番地には最終番地を除く各番地に書込
まれたコードがデータとして加算された加算結果の下位
ｍビット（ｍは前記EPROMの１ワードのビット数）が記
憶されており、かつ、 EPROMのアドレスを発生するプログラムカウンタと、 プログラムカウンタの内容を一時退避させるスタック
と、 入力データの下位ｍビットを出力するレジスタと、 プログラムカウンタが最終番地以外を出力している期間
には、EPROMの出力と前記レジスタの出力を加算して、
その加算結果を該レジスタのデータ入力に出力し、前記
プログラムカウンタが最終番地を出力している期間には
加算ディスエーブルにされる加算器と、 プログラムカウンタが最終番地を出力している期間には
比較イネーブルにされ、前記EPROMの最終番地の内容と
前記レジスタの内容を比較する比較器と、 前記EPROMが出力したチェック命令をデコードする命令
デコーダと、 命令デコーダがチェック命令をデコードすると、スタッ
クを制御してプログラムカウンタの内容を一時退避さ
せ、命令デコーダをデコードディスエーブル状態にする
と共にプログラムカウンタとレジスタをリセットした
後、プログラムカウンタを動作させてEPROMを読出し、
前記比較器の出力が一致したときには、命令デコーダを
デコードイネーブルにすると共にスタックの内容をプロ
グラムカウンタに復帰させた後プログラムカウンタに通
常の動作を行わせてEPROMを読出し、また、比較器の出
力が不一致を示したときにはプログラムの実行を抑止す
る制御部を含んでいる。
が格納され、最終番地には最終番地を除く各番地に書込
まれたコードがデータとして加算された加算結果の下位
ｍビット（ｍは前記EPROMの１ワードのビット数）が記
憶されており、かつ、 EPROMのアドレスを発生するプログラムカウンタと、 プログラムカウンタの内容を一時退避させるスタック
と、 入力データの下位ｍビットを出力するレジスタと、 プログラムカウンタが最終番地以外を出力している期間
には、EPROMの出力と前記レジスタの出力を加算して、
その加算結果を該レジスタのデータ入力に出力し、前記
プログラムカウンタが最終番地を出力している期間には
加算ディスエーブルにされる加算器と、 プログラムカウンタが最終番地を出力している期間には
比較イネーブルにされ、前記EPROMの最終番地の内容と
前記レジスタの内容を比較する比較器と、 前記EPROMが出力したチェック命令をデコードする命令
デコーダと、 命令デコーダがチェック命令をデコードすると、スタッ
クを制御してプログラムカウンタの内容を一時退避さ
せ、命令デコーダをデコードディスエーブル状態にする
と共にプログラムカウンタとレジスタをリセットした
後、プログラムカウンタを動作させてEPROMを読出し、
前記比較器の出力が一致したときには、命令デコーダを
デコードイネーブルにすると共にスタックの内容をプロ
グラムカウンタに復帰させた後プログラムカウンタに通
常の動作を行わせてEPROMを読出し、また、比較器の出
力が不一致を示したときにはプログラムの実行を抑止す
る制御部を含んでいる。
本発明の第３のEPROM内蔵型マイクロコンピュータは、E
PROMに格納されているチェック命令が該EPROMの消去状
態のコードをもっている。
PROMに格納されているチェック命令が該EPROMの消去状
態のコードをもっている。
第１、第２のEPROM内蔵型マイクロコンピュータのいず
れにおいても、レジスタと加算器によって累算回路が構
成されていて、該回路はEPROMの第０番地から第Ｎ−１
番地（ＮはEPROMの最終番地）までの内容の和をとり、
比較器はその和の下位ｍビットと第Ｎ番地の内容、すな
わち、第０番地から第Ｎ−１番地に書込まれたコードの
和とを比較し（以上の動作をチェック動作と記す）、一
致が得られない場合には制御部はその後、プログラムの
実行を開始せず、ハードウェアを特定の論理状態に固定
することにより、プログラムの内容の変化によって起る
プログラムの暴走を防止する。
れにおいても、レジスタと加算器によって累算回路が構
成されていて、該回路はEPROMの第０番地から第Ｎ−１
番地（ＮはEPROMの最終番地）までの内容の和をとり、
比較器はその和の下位ｍビットと第Ｎ番地の内容、すな
わち、第０番地から第Ｎ−１番地に書込まれたコードの
和とを比較し（以上の動作をチェック動作と記す）、一
致が得られない場合には制御部はその後、プログラムの
実行を開始せず、ハードウェアを特定の論理状態に固定
することにより、プログラムの内容の変化によって起る
プログラムの暴走を防止する。
第１および第２のEPROM内蔵型マイクロコンピュータの
動作の相違は次の点にある。すなわち、第１のEPROM内
蔵型マイクロコンピュータにおいては、例えばマイクロ
コンピュータシステムの起動初期時のように、外部ハー
ドウェアからリセット信号が制御部に印加されると、制
御部はプログラムカウンタとレジスタをリセットした
後、該プログラムカウンタを動作させ、それによって前
述のようにEPROMの格納内容のチェック動作が行われ、
異常がなければ（比較器の２つの比較入力が一致したと
きは）制御部はマイクロコンピュータのリセットを行う
ためのリセット信号を送出し、マイクロコンピュータの
通常の動作が開始される。一方、第２のEPROM内蔵型マ
イクロコンピュータはEPROMに記憶されているプログラ
ムの実行中に該EPROMからチェック命令が出力されたと
き（このチェック命令は任意の番地に予め書込まれたチ
ェック命令ばかりでなく、その他の番地の内容が変化し
てチェック命令と同一コードになったものも含んでい
る）、制御部はプログラムカウンタの内容をスタックに
一時退避させ命令デコーダをデコードディスエーブルに
した後、プログラムカウンタおよびレジスタをリセット
して前述のチェック動作を開始させ、異常がなければス
タックの内容をプログラムカウンタに復帰させ、次のプ
ログラムが実行される。異常があれば、制御部はプログ
ラムの実行を抑止する。
動作の相違は次の点にある。すなわち、第１のEPROM内
蔵型マイクロコンピュータにおいては、例えばマイクロ
コンピュータシステムの起動初期時のように、外部ハー
ドウェアからリセット信号が制御部に印加されると、制
御部はプログラムカウンタとレジスタをリセットした
後、該プログラムカウンタを動作させ、それによって前
述のようにEPROMの格納内容のチェック動作が行われ、
異常がなければ（比較器の２つの比較入力が一致したと
きは）制御部はマイクロコンピュータのリセットを行う
ためのリセット信号を送出し、マイクロコンピュータの
通常の動作が開始される。一方、第２のEPROM内蔵型マ
イクロコンピュータはEPROMに記憶されているプログラ
ムの実行中に該EPROMからチェック命令が出力されたと
き（このチェック命令は任意の番地に予め書込まれたチ
ェック命令ばかりでなく、その他の番地の内容が変化し
てチェック命令と同一コードになったものも含んでい
る）、制御部はプログラムカウンタの内容をスタックに
一時退避させ命令デコーダをデコードディスエーブルに
した後、プログラムカウンタおよびレジスタをリセット
して前述のチェック動作を開始させ、異常がなければス
タックの内容をプログラムカウンタに復帰させ、次のプ
ログラムが実行される。異常があれば、制御部はプログ
ラムの実行を抑止する。
通常、EPROMが変化を生じたときには、消去状態のコー
ドになり易い。したがって、チェック命令のコードを消
去状態のコードにしておくと、チェック命令そのものが
変化することがなくなるばかりでなく、ある番地が変化
したとき、その番地からチェック命令が読出されてプロ
グラムの実行が抑止される。
ドになり易い。したがって、チェック命令のコードを消
去状態のコードにしておくと、チェック命令そのものが
変化することがなくなるばかりでなく、ある番地が変化
したとき、その番地からチェック命令が読出されてプロ
グラムの実行が抑止される。
このように、プログラムの内容に変化が生じた場合に、
内容の補正をする代りにプログラムの暴走を防止するこ
とができる。
内容の補正をする代りにプログラムの暴走を防止するこ
とができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のEPROM内蔵型マイクロコンピュータの
第１の実施例の要部のブロック図である。
第１の実施例の要部のブロック図である。
UV-EPROM1は、プログラム格納用のメモリであり、１ア
ドレスあたりｍビットで、アドレス空間が第０番地から
第Ｎ番地までの容量をもつ。そして、第０番地から第Ｎ
−１番地まではプログラムが書込まれ、第Ｎ番地には第
０番地から第Ｎ−１番地までのプログラムをｍビットの
２進数として扱ったときのそれらの総和の下位ｍビット
があらかじめ書込まれている。プログラムカウンタ４は
EPROM1のアドレスを発生する。読出し回路６は、UV-EPR
OM1から読出された信号を増幅して出力する。レジスタ
５はｍビットで、入力データの下位ｍビットを出力す
る。加算器７はｍビットで、プログラムカウンタ４が第
０番地から第Ｎ−１番地までを出力している期間には、
UV-EPROM1の出力とレジスタ５の出力を加算して、その
加算結果の下位ｍビットをレジスタ５のデータ入力に出
力し、プログラムカウンタ４が第Ｎ番地を出力している
期間には動作不能状態にされる。加算器７とレジスタ５
は累算回路を構成している。比較器８はプログラムカウ
ンタ４が第０番地から第Ｎ−１番地までを出力している
期間中は動作不能状態にされ、第Ｎ番地を出力している
期間には動作状態にされてUV-EPROM1の第Ｎ番地の内容
と前記レジスタ５の内容を比較し、両者の一致／不一致
を示す一致／不一致信号を出力する。制御部３は、例え
ばマイクロコンピュータシステムの起動初期時に外部ハ
ードウェア（図示せず）からリセット信号（以下、ハー
ドウェアリセット信号と記す）を入力した時にはプログ
ラムカウンタ４とレジスタ５をリセットし、一致信号が
出力されたときには、該マイクロコンピュータシステム
をリセットした後、マイクロコンピュータに通常の動作
を開始させ、不一致信号が出力されたときには、プログ
ラムの実行を抑止する。出力端子制御部９は出力端子10
の論理レベルを制御する。リセット端子２には、マイク
ロコンピュータシステムをリセットするためのハードウ
ェアリセット信号が入力される。
ドレスあたりｍビットで、アドレス空間が第０番地から
第Ｎ番地までの容量をもつ。そして、第０番地から第Ｎ
−１番地まではプログラムが書込まれ、第Ｎ番地には第
０番地から第Ｎ−１番地までのプログラムをｍビットの
２進数として扱ったときのそれらの総和の下位ｍビット
があらかじめ書込まれている。プログラムカウンタ４は
EPROM1のアドレスを発生する。読出し回路６は、UV-EPR
OM1から読出された信号を増幅して出力する。レジスタ
５はｍビットで、入力データの下位ｍビットを出力す
る。加算器７はｍビットで、プログラムカウンタ４が第
０番地から第Ｎ−１番地までを出力している期間には、
UV-EPROM1の出力とレジスタ５の出力を加算して、その
加算結果の下位ｍビットをレジスタ５のデータ入力に出
力し、プログラムカウンタ４が第Ｎ番地を出力している
期間には動作不能状態にされる。加算器７とレジスタ５
は累算回路を構成している。比較器８はプログラムカウ
ンタ４が第０番地から第Ｎ−１番地までを出力している
期間中は動作不能状態にされ、第Ｎ番地を出力している
期間には動作状態にされてUV-EPROM1の第Ｎ番地の内容
と前記レジスタ５の内容を比較し、両者の一致／不一致
を示す一致／不一致信号を出力する。制御部３は、例え
ばマイクロコンピュータシステムの起動初期時に外部ハ
ードウェア（図示せず）からリセット信号（以下、ハー
ドウェアリセット信号と記す）を入力した時にはプログ
ラムカウンタ４とレジスタ５をリセットし、一致信号が
出力されたときには、該マイクロコンピュータシステム
をリセットした後、マイクロコンピュータに通常の動作
を開始させ、不一致信号が出力されたときには、プログ
ラムの実行を抑止する。出力端子制御部９は出力端子10
の論理レベルを制御する。リセット端子２には、マイク
ロコンピュータシステムをリセットするためのハードウ
ェアリセット信号が入力される。
次に、本実施例の動作を説明する。
リセット端子２からシステムリセットのためのハードウ
ェアリセット信号が入力されると制御部３は、プログラ
ムカウンタ４とレジスタ５を初期化する。次に、UV-EPR
OM1の０番地の内容が読出し回路６を通して読出され
る。読出されたｍビットのデータはｍビットの加算器７
によりレジスタ５の内容に加算されレジスタ５に格納さ
れる。レジスタ５に格納された最初の加算の結果は０番
地の内容と一致する。次に、プログラムカウンタ４を１
番地に進める。この読出し動作を第Ｎ−１番地まで繰り
返すと、レジスタ５には第０番地から第Ｎ−１番地まで
の内容の総和の下位ｍビットが格納される。この時点で
プログラムカウンタ４は第Ｎ番地を示している。そして
第Ｎ番地の内容の読出しを行なう。この時、第Ｎ番地で
あるという情報が加算器７と比較器８へ送られ、第Ｎ番
地の内容は加算されず、比較器８にてレジスタ５の内容
と比較される。その比較結果は制御部３へ伝達される。
比較結果が一致であれば制御部３からマイクロコンピュ
ータシステムのリセットを行なうリセット信号が出力さ
れて通常の動作が開始され、不一致であれば、出力端子
制御部９へ信号が出力され、全出力端子10の論理レベル
がハイレベルに固定される等、マイクロコンピュータは
あらかじめとり決められた論理状態にされ、プログラム
の実行を開始しない。
ェアリセット信号が入力されると制御部３は、プログラ
ムカウンタ４とレジスタ５を初期化する。次に、UV-EPR
OM1の０番地の内容が読出し回路６を通して読出され
る。読出されたｍビットのデータはｍビットの加算器７
によりレジスタ５の内容に加算されレジスタ５に格納さ
れる。レジスタ５に格納された最初の加算の結果は０番
地の内容と一致する。次に、プログラムカウンタ４を１
番地に進める。この読出し動作を第Ｎ−１番地まで繰り
返すと、レジスタ５には第０番地から第Ｎ−１番地まで
の内容の総和の下位ｍビットが格納される。この時点で
プログラムカウンタ４は第Ｎ番地を示している。そして
第Ｎ番地の内容の読出しを行なう。この時、第Ｎ番地で
あるという情報が加算器７と比較器８へ送られ、第Ｎ番
地の内容は加算されず、比較器８にてレジスタ５の内容
と比較される。その比較結果は制御部３へ伝達される。
比較結果が一致であれば制御部３からマイクロコンピュ
ータシステムのリセットを行なうリセット信号が出力さ
れて通常の動作が開始され、不一致であれば、出力端子
制御部９へ信号が出力され、全出力端子10の論理レベル
がハイレベルに固定される等、マイクロコンピュータは
あらかじめとり決められた論理状態にされ、プログラム
の実行を開始しない。
第２図は本発明のEPROM内蔵型マイクロコンピュータの
第２の実施例の要部のブロック図である。
第２の実施例の要部のブロック図である。
第１の実施例ではハードウェアリセットがかけられた時
にUV-EPROM1に格納された内容がチェックされるもので
あった。しかし、当該システムがそのようなハードウェ
アリセットを頻繁にかけられない場合もある。本実施例
はUV-EPROM1内に格納された命令によって、UV-EPROM1に
格納された内容のチェックを行なうものである。
にUV-EPROM1に格納された内容がチェックされるもので
あった。しかし、当該システムがそのようなハードウェ
アリセットを頻繁にかけられない場合もある。本実施例
はUV-EPROM1内に格納された命令によって、UV-EPROM1に
格納された内容のチェックを行なうものである。
本実施例のEPROM内蔵マイクロコンピュータは、第１図
のマイクロコンピュータのEPROM1の代りに第N1，N2，
…，Nk番地（Nk＜Ｎ）にチェック命令が格納されたEPRO
M1Aを備え、システムリセット信号が入力されるリセッ
ト端子２を設けず、プログラムカウンタ４の内容を一時
退避させるスタック11とEPROM1Aが出力したチェック命
令をデコードして出力する命令レコーダ12を第１図の装
置に付加し、さらに第１図の制御部３の代りに制御部3A
を備えたものである。また、本実施例は、UV-EPROM1Aに
格納した内容に変化が生じた時は、UV-EPROM1Aは消去を
行なった時の状態になりやすいという経験上の事実を利
用して実施させたものである。すなわち、マイクロコン
ピュータの命令セットにおいて、UV-EPROM1Aの消去状態
に読出される内容がOOHである場合にはUV-EPROM1Aの内
容チェックを行なう命令をOOHに設定する。OOHという命
令が最も変化しにくいコードであるからである。
のマイクロコンピュータのEPROM1の代りに第N1，N2，
…，Nk番地（Nk＜Ｎ）にチェック命令が格納されたEPRO
M1Aを備え、システムリセット信号が入力されるリセッ
ト端子２を設けず、プログラムカウンタ４の内容を一時
退避させるスタック11とEPROM1Aが出力したチェック命
令をデコードして出力する命令レコーダ12を第１図の装
置に付加し、さらに第１図の制御部３の代りに制御部3A
を備えたものである。また、本実施例は、UV-EPROM1Aに
格納した内容に変化が生じた時は、UV-EPROM1Aは消去を
行なった時の状態になりやすいという経験上の事実を利
用して実施させたものである。すなわち、マイクロコン
ピュータの命令セットにおいて、UV-EPROM1Aの消去状態
に読出される内容がOOHである場合にはUV-EPROM1Aの内
容チェックを行なう命令をOOHに設定する。OOHという命
令が最も変化しにくいコードであるからである。
次に、本実施例の動作を説明する。
マイクロコンピュータが通常の動作をしている時にUV-E
PROM1Aから読出し回路６を通じてOOHというデータが読
出されると、命令デコーダ３は、それをUV-EPROM1Aの内
容チェックを行なう命令と判断する。それによって制御
部3Aに制御が移され、制御部3Aは第１の実施例と同様の
動作を始める。まず、ｍビットのレジスタ５とプログラ
ムカウンタ４を初期化する。この時は、命令実行中であ
るため、プログラムカウンタ４は、次に実行する命令が
格納されているアドレスを示している。そこで初期化の
際、制御部3Aはプログラムカウンタ４の内容をスタック
11へ退避させる。次に、加算器７にて加算を繰り返し、
UV-EPROM1Aの第０番地から第Ｎ−１番地までの内容の総
和の下位ｍビットを求め、比較器８にて第Ｎ番地の内容
と比較し、一致が得られた時はスタック11に退避した値
をプログラムカウンタ４にもどし次の命令を実行する。
不一致であれば、出力端子制御部９へ制御部3Aから信号
が送られ全出力端子10の論理レベルを予めとり決めた値
（ハイレベル）にして、プログラム実行を中断する。
PROM1Aから読出し回路６を通じてOOHというデータが読
出されると、命令デコーダ３は、それをUV-EPROM1Aの内
容チェックを行なう命令と判断する。それによって制御
部3Aに制御が移され、制御部3Aは第１の実施例と同様の
動作を始める。まず、ｍビットのレジスタ５とプログラ
ムカウンタ４を初期化する。この時は、命令実行中であ
るため、プログラムカウンタ４は、次に実行する命令が
格納されているアドレスを示している。そこで初期化の
際、制御部3Aはプログラムカウンタ４の内容をスタック
11へ退避させる。次に、加算器７にて加算を繰り返し、
UV-EPROM1Aの第０番地から第Ｎ−１番地までの内容の総
和の下位ｍビットを求め、比較器８にて第Ｎ番地の内容
と比較し、一致が得られた時はスタック11に退避した値
をプログラムカウンタ４にもどし次の命令を実行する。
不一致であれば、出力端子制御部９へ制御部3Aから信号
が送られ全出力端子10の論理レベルを予めとり決めた値
（ハイレベル）にして、プログラム実行を中断する。
以上の動作を実現するため、プログラマはプログラムの
随所にOOHというUV-EPROM1Aの内容チェック命令を入れ
ている。また、第1,第２の実施例はいずれも前記予めと
り決めた不具合発生時の論理状態（ハイレベル）を考慮
した回路システム設計がなされている。
随所にOOHというUV-EPROM1Aの内容チェック命令を入れ
ている。また、第1,第２の実施例はいずれも前記予めと
り決めた不具合発生時の論理状態（ハイレベル）を考慮
した回路システム設計がなされている。
なお、１ワードが８ビットで構成されたマイクロコンピ
ュータでは1/28の確率で第０番地から第Ｎ−１番地の和
の下位ｍビットと第Ｎ番地の内容に一致が得られること
になるが、UV-EPROM1,1Aの内容に変化が生じたとしても
その頻度は少なく、またわずかなビット数であるため、
検出精度としては充分である。
ュータでは1/28の確率で第０番地から第Ｎ−１番地の和
の下位ｍビットと第Ｎ番地の内容に一致が得られること
になるが、UV-EPROM1,1Aの内容に変化が生じたとしても
その頻度は少なく、またわずかなビット数であるため、
検出精度としては充分である。
以上説明したように本発明は、EPROMの最終番地を除く
各アドレスの、プログラム書込み時の内容をデータとし
て加算して最終番地に予め格納しておき、チェック時に
は前記各アドレスのチェック時における内容を加算し
て、その加算結果を最終番地の内容と比較し、一致しな
かったときにはプログラムの実行を停止させることによ
り、EPROMに格納された内容の変化によるプログラムの
暴走を防止し、マイクロコンピュータシステムの安全性
を安価に確保することができる効果がある。
各アドレスの、プログラム書込み時の内容をデータとし
て加算して最終番地に予め格納しておき、チェック時に
は前記各アドレスのチェック時における内容を加算し
て、その加算結果を最終番地の内容と比較し、一致しな
かったときにはプログラムの実行を停止させることによ
り、EPROMに格納された内容の変化によるプログラムの
暴走を防止し、マイクロコンピュータシステムの安全性
を安価に確保することができる効果がある。
第１図，第２図はそれぞれ本発明のEPROM内蔵型マイク
ロコンピュータの第１および第２の実施例の要部のブロ
ック図、第３図および第４図はUV-EPROM内蔵型マイクロ
コンピュータの従来例の要部のブロック図である。 1,1A……EPROM、２……リセット端子、3,3A……制御
部、４……プログラムカウンタ、５……レジスタ、６…
…読出し回路、７……加算器、８……比較器、９……出
力端子制御部、10……出力端子、11……スタック、12…
…命令デコーダ。
ロコンピュータの第１および第２の実施例の要部のブロ
ック図、第３図および第４図はUV-EPROM内蔵型マイクロ
コンピュータの従来例の要部のブロック図である。 1,1A……EPROM、２……リセット端子、3,3A……制御
部、４……プログラムカウンタ、５……レジスタ、６…
…読出し回路、７……加算器、８……比較器、９……出
力端子制御部、10……出力端子、11……スタック、12…
…命令デコーダ。
Claims (3)
- 【請求項１】チェック命令および期待値データを含むデ
ータが格納されたEPROMと、前記EPROMにアドレス信号を
供給するプログラムカウンタと、前記EPROMから前記チ
ェック命令が読み出されたことを検出すると制御信号を
発生する手段と、前記制御信号の発生に応答して前記プ
ログラムカウンタの内容を退避させた後前記プログラム
カウンタをリセットする手段と、前記EPROMからの読み
出しデータを累算する累算手段であって、前記制御信号
の発生に応答してリセットされる累算手段と、前記EPRO
Mから前記期待値データが読み出されたことに応答し
て、前記EPROMから読み出されている前記期待値と前記
累算手段の累算値とを比較し、これらが一致していれば
前記退避させたプログラムカウンタの内容を前記プログ
ラムカウンタに復帰させ、これらが一致していなければ
異常検出信号を発生する手段とを備えるEPROM内蔵型マ
イクロコンピュータ。 - 【請求項２】最終アドレスを除く任意のアドレスにはチ
ェック命令が格納され、最終アドレスには最終アドレス
を除く各アドレスに書き込まれたコードがデータとして
加算された加算結果の下位ｍビット（ｍは前記EPROMの
１ワードのビット数）が記憶されたEPROMと、前記EPROM
のアドレスを発生するプログラムカウンタと、前記プロ
グラムカウンタの内容を一時退避させるスタックと、入
力データの下位ｍビットを出力するレジスタと、前記プ
ログラムカウンタが最終アドレス以外を出力している期
間には、前記EPROMの出力と前記レジスタの出力を加算
して、その加算結果を前記レジスタの入力データに出力
する手段と、前記プログラムカウンタが最終アドレスを
出力している期間には比較イネーブルにされ、前記EPRO
Mの最終アドレスの内容と前記レジスタの内容を比較す
る比較器と、前記EPROMが出力した前記チェック命令を
デコードする命令デコーダと、前記命令デコーダが前記
チェック命令をデコードすると、前記スタックを制御し
て前記プログラムカウンタの内容を一時退避させ、前記
命令デコーダをデコードディスエーブル状態にするとと
もに前記プログラムカウンタを動作させて前記EPROMを
読出し、前記比較器の出力が一致を示したときには、前
記命令デコーダをデコードイネーブルにするとともに前
記スタックの内容を前記プログラムカウンタに復帰させ
た後、前記プログラムカウンタに通常の動作を行わせて
前記EPROMを読出し、また、前記比較器の出力が不一致
を示したときにはプログラムの実行を抑止する制御部を
含んでいることを特徴とするEPROM内蔵型マイクロコン
ピュータ。 - 【請求項３】前記チェック命令は、消去状態にあるメモ
リセルの複数個により構成されることを特徴とする請求
項１または２記載のEPROM内蔵型マイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066442A JPH0795279B2 (ja) | 1988-03-18 | 1988-03-18 | Ｅｐｒｏｍ内蔵型マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066442A JPH0795279B2 (ja) | 1988-03-18 | 1988-03-18 | Ｅｐｒｏｍ内蔵型マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239645A JPH01239645A (ja) | 1989-09-25 |
| JPH0795279B2 true JPH0795279B2 (ja) | 1995-10-11 |
Family
ID=13315894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066442A Expired - Lifetime JPH0795279B2 (ja) | 1988-03-18 | 1988-03-18 | Ｅｐｒｏｍ内蔵型マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795279B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009245493A (ja) * | 2008-03-31 | 2009-10-22 | Yamaha Corp | 試験回路および、半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2503980B2 (ja) * | 1986-06-30 | 1996-06-05 | 日本電気株式会社 | メモリ診断回路 |
-
1988
- 1988-03-18 JP JP63066442A patent/JPH0795279B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01239645A (ja) | 1989-09-25 |
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