JPH0795079A - 量子化回路 - Google Patents
量子化回路Info
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- JPH0795079A JPH0795079A JP25655893A JP25655893A JPH0795079A JP H0795079 A JPH0795079 A JP H0795079A JP 25655893 A JP25655893 A JP 25655893A JP 25655893 A JP25655893 A JP 25655893A JP H0795079 A JPH0795079 A JP H0795079A
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Abstract
(57)【要約】
【目的】 回路規模が小さく、消費電力が小さい量子化
回路を提供することを目的とする。 【構成】 並列に接続された８つの閾値回路Ｎ0〜Ｎ7を
主体に構成され、各閾値回路Ｎ0〜Ｎ7は、それぞれ並列
に接続された４つのキャパシターと２つのＭＯＳ型トラ
ンジスタから構成される増幅回路とから構成され、各閾
値回路の入力電圧Ｘ、オフセット電圧Ｖoffが印加され
るキャパシターはそれぞれ互いに同一容量であり、基準
電圧Ｖbが印加されるキャパシターは、入力電圧Ｘの上
昇、下降に応じて閾値回路の出力が順次反転するように
容量が段階的に設定されており、各閾値回路Ｎ1〜Ｎ7の
出力は、それぞれ同一容量のキャパシターＣ2を介して
互いに接続され、その接続点からキャパシターＣ3を介
して各閾値回路の出力の和が量子化された信号ａとして
出力される。
回路を提供することを目的とする。 【構成】 並列に接続された８つの閾値回路Ｎ0〜Ｎ7を
主体に構成され、各閾値回路Ｎ0〜Ｎ7は、それぞれ並列
に接続された４つのキャパシターと２つのＭＯＳ型トラ
ンジスタから構成される増幅回路とから構成され、各閾
値回路の入力電圧Ｘ、オフセット電圧Ｖoffが印加され
るキャパシターはそれぞれ互いに同一容量であり、基準
電圧Ｖbが印加されるキャパシターは、入力電圧Ｘの上
昇、下降に応じて閾値回路の出力が順次反転するように
容量が段階的に設定されており、各閾値回路Ｎ1〜Ｎ7の
出力は、それぞれ同一容量のキャパシターＣ2を介して
互いに接続され、その接続点からキャパシターＣ3を介
して各閾値回路の出力の和が量子化された信号ａとして
出力される。
Description
【０００１】
【産業上の利用分野】この発明は、入力されたアナログ
データを量子化する量子化回路に関する。
データを量子化する量子化回路に関する。
【０００２】
【従来の技術】従来のディジタルコンピュータは、入力
されたアナログデータをＡ／Ｄコンバータを用いること
によりディジタルデータに変換し、量子化している。
されたアナログデータをＡ／Ｄコンバータを用いること
によりディジタルデータに変換し、量子化している。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の構成では、Ａ／Ｄコンバータが電流駆動型であ
るために消費電力が大きく、かつ、回路規模が大型化す
るという問題がある。
た従来の構成では、Ａ／Ｄコンバータが電流駆動型であ
るために消費電力が大きく、かつ、回路規模が大型化す
るという問題がある。
【０００４】
【発明の目的】この発明は、上述した従来技術の課題に
鑑みてなされたものであり、回路規模が小さく、消費電
力が小さい量子化回路を提供することを目的とする。
鑑みてなされたものであり、回路規模が小さく、消費電
力が小さい量子化回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明にかかる量子化
回路は、上記の目的を達成させるため、入力電圧と基準
電圧とをそれぞれキャパシターの一端に印加し、これら
のキャパシターの他端を共に一定閾値で出力が反転する
増幅回路に接続して構成される複数の並列に設けられた
閾値回路を有し、各閾値回路の少なくとも１つのキャパ
シターの容量を段階的に設定することにより、入力電圧
の上昇、下降に応じて閾値回路の出力が順次反転するよ
う構成し、複数の閾値回路の出力に基づいて量子化され
た信号を得ることを特徴とする。
回路は、上記の目的を達成させるため、入力電圧と基準
電圧とをそれぞれキャパシターの一端に印加し、これら
のキャパシターの他端を共に一定閾値で出力が反転する
増幅回路に接続して構成される複数の並列に設けられた
閾値回路を有し、各閾値回路の少なくとも１つのキャパ
シターの容量を段階的に設定することにより、入力電圧
の上昇、下降に応じて閾値回路の出力が順次反転するよ
う構成し、複数の閾値回路の出力に基づいて量子化され
た信号を得ることを特徴とする。
【０００６】
【実施例】以下、この発明にかかる量子化回路の実施例
を説明する。図１は、実施例１にかかる量子化回路を示
す。
を説明する。図１は、実施例１にかかる量子化回路を示
す。
【０００７】図１に示すように、実施例１の量子化回路
は、並列に接続された８つの閾値回路Ｎ0〜Ｎ7を主体に
構成されており、それぞれの閾値回路には入力電圧Ｘ、
オフセット電圧Ｖoff、基準電圧Ｖbが印加されている。
は、並列に接続された８つの閾値回路Ｎ0〜Ｎ7を主体に
構成されており、それぞれの閾値回路には入力電圧Ｘ、
オフセット電圧Ｖoff、基準電圧Ｖbが印加されている。
【０００８】量子化回路を構成する各閾値回路Ｎ0〜Ｎ7
は、それぞれ並列に接続された４つのキャパシターと、
２つのＭＯＳ型トランジスタから構成される増幅回路と
から構成される。
は、それぞれ並列に接続された４つのキャパシターと、
２つのＭＯＳ型トランジスタから構成される増幅回路と
から構成される。
【０００９】例えば、閾値回路Ｎ0は、入力電圧Ｘが印
加されるキャパシターＣ01、オフセット電圧Ｖoffが印
加されるキャパシターＣ02、基準電圧Ｖbが印加される
キャパシターＣ03、接地されたキャパシターＣ04の４つ
のキャパシターが並列に接続され、これらの出力端が共
通出力として増幅回路に入力される。
加されるキャパシターＣ01、オフセット電圧Ｖoffが印
加されるキャパシターＣ02、基準電圧Ｖbが印加される
キャパシターＣ03、接地されたキャパシターＣ04の４つ
のキャパシターが並列に接続され、これらの出力端が共
通出力として増幅回路に入力される。
【００１０】増幅回路を構成するｎＭＯＳ型トランジス
タＴr01のドレインにはバイアス電圧Ｖddが印加され、
そのソースはｐＭＯＳ型トランジスタＴr02のドレイン
に接続されている。このバイアス電圧Ｖddは、全ての閾
値回路について同一の値であり、各閾値回路が発火した
際の出力が同一となるよう設定されている。両トランジ
スタのゲートは、互いに接続されてキャパシターの接続
点に接続されており、ｐＭＯＳ型トランジスタＴr02の
ソースは接地電圧Ｖssに保たれている。他の閾値回路Ｎ
1〜Ｎ7も同様にそれぞれ４つのキャパシターと２つのト
ランジスタとから構成されている。
タＴr01のドレインにはバイアス電圧Ｖddが印加され、
そのソースはｐＭＯＳ型トランジスタＴr02のドレイン
に接続されている。このバイアス電圧Ｖddは、全ての閾
値回路について同一の値であり、各閾値回路が発火した
際の出力が同一となるよう設定されている。両トランジ
スタのゲートは、互いに接続されてキャパシターの接続
点に接続されており、ｐＭＯＳ型トランジスタＴr02の
ソースは接地電圧Ｖssに保たれている。他の閾値回路Ｎ
1〜Ｎ7も同様にそれぞれ４つのキャパシターと２つのト
ランジスタとから構成されている。
【００１１】各閾値回路の入力電圧Ｘが印加されるキャ
パシターＣ01、Ｃ11、Ｃ21、Ｃ31、Ｃ41、Ｃ51、Ｃ61、
Ｃ71は互いに同一容量であり、かつ、オフセット電圧が
印加されるキャパシターＣ02、Ｃ12、Ｃ22、Ｃ32、Ｃ4
2、Ｃ52、Ｃ62、Ｃ72も互いに同一容量である。なお、
オフセット電圧は、各閾値回路の閾値を同時にシフトさ
せて量子化すべき電圧の範囲をシフトさせるために設定
される。すなわち、オフセット電圧Ｖoffを高く設定す
れば、比較的低い入力電圧Ｘの印加により各閾値回路の
閾値を越えて発火し、反対にオフセット電圧Ｖoffを低
く設定すれば、入力電圧Ｘが比較的高くならなければ発
火しないこととなる。
パシターＣ01、Ｃ11、Ｃ21、Ｃ31、Ｃ41、Ｃ51、Ｃ61、
Ｃ71は互いに同一容量であり、かつ、オフセット電圧が
印加されるキャパシターＣ02、Ｃ12、Ｃ22、Ｃ32、Ｃ4
2、Ｃ52、Ｃ62、Ｃ72も互いに同一容量である。なお、
オフセット電圧は、各閾値回路の閾値を同時にシフトさ
せて量子化すべき電圧の範囲をシフトさせるために設定
される。すなわち、オフセット電圧Ｖoffを高く設定す
れば、比較的低い入力電圧Ｘの印加により各閾値回路の
閾値を越えて発火し、反対にオフセット電圧Ｖoffを低
く設定すれば、入力電圧Ｘが比較的高くならなければ発
火しないこととなる。
【００１２】一方、基準電圧が印加されるキャパシター
Ｃ03、Ｃ13、Ｃ23、Ｃ33、Ｃ43、Ｃ53、Ｃ63、Ｃ73の容
量は、段階的に設定されており、入力電圧Ｘの上昇、下
降に応じて閾値回路の出力が順次反転する構成となって
いる。また、接地されたキャパシターＣ04、Ｃ14、Ｃ2
4、Ｃ34、Ｃ44、Ｃ54、Ｃ64、Ｃ74の容量は、基準電圧
が印加されるキャパシターの変化分を相殺するよう定め
られている。
Ｃ03、Ｃ13、Ｃ23、Ｃ33、Ｃ43、Ｃ53、Ｃ63、Ｃ73の容
量は、段階的に設定されており、入力電圧Ｘの上昇、下
降に応じて閾値回路の出力が順次反転する構成となって
いる。また、接地されたキャパシターＣ04、Ｃ14、Ｃ2
4、Ｃ34、Ｃ44、Ｃ54、Ｃ64、Ｃ74の容量は、基準電圧
が印加されるキャパシターの変化分を相殺するよう定め
られている。
【００１３】すなわち、全ての閾値回路のキャパシター
をより一般化してＣk0、Ｃk1、Ｃk2、Ｃk3(k：0〜7)で
表すと、全ての閾値回路について以下の(1)式が成り立
っており、並列に接続されたキャパシターの出力電圧Ｖ
cは(2)式のとおりとなる。
をより一般化してＣk0、Ｃk1、Ｃk2、Ｃk3(k：0〜7)で
表すと、全ての閾値回路について以下の(1)式が成り立
っており、並列に接続されたキャパシターの出力電圧Ｖ
cは(2)式のとおりとなる。
【００１４】
【数１】 Ｃk0＋Ｃk1＋Ｃk2＋Ｃk3＝Ｋ (Ｋ：定数) …(1) Ｖc＝(Ｃk0Ｘ＋ＣK1Ｖoff＋Ｃk2Ｖb)／(Ｃk0＋Ｃk1＋Ｃk2＋Ｃk3) …(2)
【００１５】各閾値回路の発火の閾値を変更するために
は、キャパシターＣk3を設けずにキャパシターＣk2の容
量を変えるのみでもよいが、この場合には各閾値回路の
電圧Ｖcを求める(2)式の分子と分母とが共に変化するこ
ととなって微小な設定が容易でなくなると共に、各閾値
回路毎にキャパシターの合計容量が異なることとなるた
めに、この量子化回路をＬＳＩとして形成する場合に設
計が繁雑となる。実施例１では、このような不具合を避
けるため、(1)式を満たすよう各キャパシターの容量を
定めている。
は、キャパシターＣk3を設けずにキャパシターＣk2の容
量を変えるのみでもよいが、この場合には各閾値回路の
電圧Ｖcを求める(2)式の分子と分母とが共に変化するこ
ととなって微小な設定が容易でなくなると共に、各閾値
回路毎にキャパシターの合計容量が異なることとなるた
めに、この量子化回路をＬＳＩとして形成する場合に設
計が繁雑となる。実施例１では、このような不具合を避
けるため、(1)式を満たすよう各キャパシターの容量を
定めている。
【００１６】各閾値回路Ｎ1〜Ｎ7の出力側には、それぞ
れ同一容量のキャパシターＣ2が接続されると共に、こ
れらのキャパシターの出力側は互いに接続されて、その
接続点からｎＭＯＳ型トランジスタＴr1とｐＭＯＳ型ト
ランジスタＴr2とが並列に接続して構成されるソースフ
ォロワを介して各閾値回路の出力の和が量子化された信
号ａとして出力される。なお、この例では、各閾値回路
に印加されるオフセット電圧Ｖoffは、２．５Ｖに相当
する。
れ同一容量のキャパシターＣ2が接続されると共に、こ
れらのキャパシターの出力側は互いに接続されて、その
接続点からｎＭＯＳ型トランジスタＴr1とｐＭＯＳ型ト
ランジスタＴr2とが並列に接続して構成されるソースフ
ォロワを介して各閾値回路の出力の和が量子化された信
号ａとして出力される。なお、この例では、各閾値回路
に印加されるオフセット電圧Ｖoffは、２．５Ｖに相当
する。
【００１７】
【表１】 入力電圧Ｘ(V) 多値割当 出力 多値割当 Ｘ≧６．０ ７ Ｖdd ７ ６．０＞Ｘ≧５．５ ６ ７Ｖdd／８ ６ ５．５＞Ｘ≧５．０ ５ ６Ｖdd／８ ５ ５．０＞Ｘ≧４．５ ４ ５Ｖdd／８ ４ ４．５＞Ｘ≧４．０ ３ ４Ｖdd／８ ３ ４．０＞Ｘ≧３．５ ２ ３Ｖdd／８ ２ ３．５＞Ｘ≧３．０ １ ２Ｖdd／８ １ ３．０＞Ｘ≧２．５ ０ Ｖdd／８ ０ ２．５＞Ｘ
【００１８】次に、表１および図２に基づいて実施例の
量子化回路の作用について説明する。入力電圧Ｘ、オフ
セット電圧Ｖoff、基準電圧Ｖbを各閾値回路Ｎ0〜Ｎ7に
印加する。入力電圧が２．５Ｖ以上となると閾値回路Ｎ
7が発火し、以後入力電圧Ｘが０．５Ｖ上昇する毎に閾
値回路Ｎ6〜Ｎ0が順に発火する。
量子化回路の作用について説明する。入力電圧Ｘ、オフ
セット電圧Ｖoff、基準電圧Ｖbを各閾値回路Ｎ0〜Ｎ7に
印加する。入力電圧が２．５Ｖ以上となると閾値回路Ｎ
7が発火し、以後入力電圧Ｘが０．５Ｖ上昇する毎に閾
値回路Ｎ6〜Ｎ0が順に発火する。
【００１９】１つの閾値回路が発火すると、その出力は
Ｖddとなるため、発火した閾値回路の数をｋとすると、
出力電圧はｋ・Ｖddとなる。
Ｖddとなるため、発火した閾値回路の数をｋとすると、
出力電圧はｋ・Ｖddとなる。
【００２０】この例では、入力電圧Ｘに表１に示す範囲
で０〜７の値を割り当て、これを出力電圧ａに対してＶ
dd〜８Ｖddの段階的な値として割り当てている。これに
より、図２に示すように所定の幅を持つ入力が８つの段
階的な値に振分けられ、量子化が実現する。
で０〜７の値を割り当て、これを出力電圧ａに対してＶ
dd〜８Ｖddの段階的な値として割り当てている。これに
より、図２に示すように所定の幅を持つ入力が８つの段
階的な値に振分けられ、量子化が実現する。
【００２１】なお、上記の実施例では、８つの閾値回路
を設けることにより、アナログデータを８つの値に割り
当てる回路についてのみ説明したが、閾値回路の数を増
やすことにより、より割り当てられる値を増やすことも
可能であるし、反対に閾値回路の数を減らして割り当て
られる値を減らすこともできる。
を設けることにより、アナログデータを８つの値に割り
当てる回路についてのみ説明したが、閾値回路の数を増
やすことにより、より割り当てられる値を増やすことも
可能であるし、反対に閾値回路の数を減らして割り当て
られる値を減らすこともできる。
【００２２】また、各閾値回路の出力側に接続されたキ
ャパシターＣ2の容量は、上記の例のように同一値とし
て量子化される入力電圧の範囲を等ピッチに設定するの
みでなく、それぞれ異なる値として入力電圧の範囲を量
子化される値毎に異なるよう設定してもよい。
ャパシターＣ2の容量は、上記の例のように同一値とし
て量子化される入力電圧の範囲を等ピッチに設定するの
みでなく、それぞれ異なる値として入力電圧の範囲を量
子化される値毎に異なるよう設定してもよい。
【００２３】次に、図３に基づいてこの発明の実施例２
にかかる量子化回路を説明する。実施例２の量子化回路
は、実施例１と同様に８つの閾値回路Ｎ0〜Ｎ7を主体に
構成されている。
にかかる量子化回路を説明する。実施例２の量子化回路
は、実施例１と同様に８つの閾値回路Ｎ0〜Ｎ7を主体に
構成されている。
【００２４】各閾値回路Ｎ0〜Ｎ7は、それぞれ並列に接
続された３つのキャパシターと、２つのＭＯＳ型トラン
ジスタから構成される増幅回路とから構成される。実施
例２の閾値回路が実施例１のそれと異なるのは、接地さ
れたキャパシターが設けられていない点のみである。
続された３つのキャパシターと、２つのＭＯＳ型トラン
ジスタから構成される増幅回路とから構成される。実施
例２の閾値回路が実施例１のそれと異なるのは、接地さ
れたキャパシターが設けられていない点のみである。
【００２５】各閾値回路の入力電圧Ｘが印加されるキャ
パシターＣ01、Ｃ11、Ｃ21、Ｃ31、Ｃ41、Ｃ51、Ｃ61、
Ｃ71は互いに同一容量であり、かつ、オフセット電圧が
印加されるキャパシターＣ02、Ｃ12、Ｃ22、Ｃ32、Ｃ4
2、Ｃ52、Ｃ62、Ｃ72も互いに同一容量である。
パシターＣ01、Ｃ11、Ｃ21、Ｃ31、Ｃ41、Ｃ51、Ｃ61、
Ｃ71は互いに同一容量であり、かつ、オフセット電圧が
印加されるキャパシターＣ02、Ｃ12、Ｃ22、Ｃ32、Ｃ4
2、Ｃ52、Ｃ62、Ｃ72も互いに同一容量である。
【００２６】一方、基準電圧が印加されるキャパシター
Ｃ03、Ｃ13、Ｃ23、Ｃ33、Ｃ43、Ｃ53、Ｃ63、Ｃ73の容
量は、段階的に設定されており、入力電圧Ｘの上昇、下
降に応じて閾値回路の出力が順次反転する構成となって
いる。また、増幅回路に供給されるバイアス電圧、すな
わち、各ｎＭＯＳ型トランジスタのドレイン電圧Ｖd0、
Ｖd1、Ｖd2、Ｖd3、Ｖd4、Ｖd5、Ｖd6、Ｖd7は、後述の
表２に示されるとおり、各閾値回路の発火時の出力電圧
が段階的になるように、この順で段階的に低くなるよう
設定されている。
Ｃ03、Ｃ13、Ｃ23、Ｃ33、Ｃ43、Ｃ53、Ｃ63、Ｃ73の容
量は、段階的に設定されており、入力電圧Ｘの上昇、下
降に応じて閾値回路の出力が順次反転する構成となって
いる。また、増幅回路に供給されるバイアス電圧、すな
わち、各ｎＭＯＳ型トランジスタのドレイン電圧Ｖd0、
Ｖd1、Ｖd2、Ｖd3、Ｖd4、Ｖd5、Ｖd6、Ｖd7は、後述の
表２に示されるとおり、各閾値回路の発火時の出力電圧
が段階的になるように、この順で段階的に低くなるよう
設定されている。
【００２７】また、各閾値回路Ｎ1〜Ｎ7の出力側には、
より出力電圧の高い側の閾値回路が発火したときにそれ
より低い閾値回路の出力を遮断するスイッチング素子と
してのｐＭＯＳ型トランジスタＴr03、Ｔr13、Ｔr23、
Ｔr33、Ｔr43、Ｔr53、Ｔr63、Ｔr73が設けられてい
る。この構成により、発火している閾値回路のうち、最
も出力電圧が高いものの電圧が、量子化回路の出力ａと
して得られる。
より出力電圧の高い側の閾値回路が発火したときにそれ
より低い閾値回路の出力を遮断するスイッチング素子と
してのｐＭＯＳ型トランジスタＴr03、Ｔr13、Ｔr23、
Ｔr33、Ｔr43、Ｔr53、Ｔr63、Ｔr73が設けられてい
る。この構成により、発火している閾値回路のうち、最
も出力電圧が高いものの電圧が、量子化回路の出力ａと
して得られる。
【００２８】
【表２】 入力電圧Ｘ(V) 多値割当 出力 出力電圧ａ(V) 多値割当 Ｘ≧３．００ ７ Ｖd0 ６．００ ７ ３．００＞Ｘ≧２．７５ ６ Ｖd1 ５．５０ ６ ２．７５＞Ｘ≧２．５０ ５ Ｖd2 ５．００ ５ ２．５０＞Ｘ≧２．２５ ４ Ｖd3 ４．５０ ４ ２．２５＞Ｘ≧２．００ ３ Ｖd4 ４．００ ３ ２．００＞Ｘ≧１．７５ ２ Ｖd5 ３．５０ ２ １．７５＞Ｘ≧１．５０ １ Ｖd6 ３．００ １ １．５０＞Ｘ≧１．２５ ０ Ｖd7 ２．５０ ０ １．２５＞Ｘ
【００２９】次に、表２に基づいて実施例２の量子化回
路の作用について説明する。入力電圧Ｘ、オフセット電
圧Ｖoff、基準電圧Ｖbを各閾値回路Ｎ0〜Ｎ7に印加す
る。入力電圧が２．５Ｖより小さいと不定であるが、ｐ
ＭＯＳ型トランジスタＴr03、Ｔr13、Ｔr23、Ｔr33、Ｔ
r43、Ｔr53、Ｔr63、Ｔr73はすべてONしている。
路の作用について説明する。入力電圧Ｘ、オフセット電
圧Ｖoff、基準電圧Ｖbを各閾値回路Ｎ0〜Ｎ7に印加す
る。入力電圧が２．５Ｖより小さいと不定であるが、ｐ
ＭＯＳ型トランジスタＴr03、Ｔr13、Ｔr23、Ｔr33、Ｔ
r43、Ｔr53、Ｔr63、Ｔr73はすべてONしている。
【００３０】１．２５Ｖ以上となると閾値回路Ｎ7が発
火し、以後入力電圧Ｘが０．２５Ｖ上昇する毎に閾値回
路Ｎ6〜Ｎ0が順に発火する。１．５０＞Ｘ≧１．２５の
ときには、閾値回路Ｎ7のみが発火するため、出力電圧
ａは２．５０Ｖである。１．７５＞Ｘ≧１．５０となる
と、閾値回路Ｎ7、Ｎ6が発火するが、Ｎ6の発火により
スイッチング素子としてのｐＭＯＳ型トランジスタＴr7
3がOFFし、閾値回路Ｎ6の出力電圧である３．００Ｖが
出力電圧ａとなる。また、入力電圧が３．００Ｖ以上と
なると、全ての閾値回路が発火するが、スイッチング素
子としてのｐＭＯＳ型トランジスタＴr03、Ｔr13、Ｔr2
3、Ｔr33、Ｔr43、Ｔr53、Ｔr63、Ｔr73が全てOFFする
ため、閾値回路Ｎ0の出力電圧６．００Ｖが量子化回路
の出力電圧ａとして得られる。
火し、以後入力電圧Ｘが０．２５Ｖ上昇する毎に閾値回
路Ｎ6〜Ｎ0が順に発火する。１．５０＞Ｘ≧１．２５の
ときには、閾値回路Ｎ7のみが発火するため、出力電圧
ａは２．５０Ｖである。１．７５＞Ｘ≧１．５０となる
と、閾値回路Ｎ7、Ｎ6が発火するが、Ｎ6の発火により
スイッチング素子としてのｐＭＯＳ型トランジスタＴr7
3がOFFし、閾値回路Ｎ6の出力電圧である３．００Ｖが
出力電圧ａとなる。また、入力電圧が３．００Ｖ以上と
なると、全ての閾値回路が発火するが、スイッチング素
子としてのｐＭＯＳ型トランジスタＴr03、Ｔr13、Ｔr2
3、Ｔr33、Ｔr43、Ｔr53、Ｔr63、Ｔr73が全てOFFする
ため、閾値回路Ｎ0の出力電圧６．００Ｖが量子化回路
の出力電圧ａとして得られる。
【００３１】この例では、入力電圧Ｘに表２に示す範囲
で０〜７の値を割り当て、これを出力電圧ａに対して
２．５０Ｖ〜６．００Ｖの段階的な値として割り当てて
いる。これにより、所定の幅を持つ入力が８つの段階的
な値に振分けられ、量子化が実現する。
で０〜７の値を割り当て、これを出力電圧ａに対して
２．５０Ｖ〜６．００Ｖの段階的な値として割り当てて
いる。これにより、所定の幅を持つ入力が８つの段階的
な値に振分けられ、量子化が実現する。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、キャパシターを用いた複数の閾値回路により入力さ
れた電圧を量子化する構成とすることにより、電流駆動
型と比較して消費電力を小さく抑え、かつ、少ない素子
数で多値のデータを得ることができ、回路の小規模化を
促進することができる。
ば、キャパシターを用いた複数の閾値回路により入力さ
れた電圧を量子化する構成とすることにより、電流駆動
型と比較して消費電力を小さく抑え、かつ、少ない素子
数で多値のデータを得ることができ、回路の小規模化を
促進することができる。
【図１】 この発明にかかる量子化回路の実施例１を示
す回路図である。
す回路図である。
【図２】 量子化の概念を示すグラフである。
【図３】 この発明にかかる量子化回路の実施例２を示
す回路図である。
す回路図である。
Ｎ0〜Ｎ7 閾値回路 Ｃ01,Ｃ11,Ｃ21,Ｃ31,Ｃ41,Ｃ51,Ｃ61,Ｃ71 入力電圧
Ｘが印加されるキャパシター Ｃ02,Ｃ12,Ｃ22,Ｃ32,Ｃ42,Ｃ52,Ｃ62,Ｃ72 オフセッ
ト電圧Ｖoffが印加されるキャパシター Ｃ03,Ｃ13,Ｃ23,Ｃ33,Ｃ43,Ｃ53,Ｃ63,Ｃ73 基準電圧
Ｖbが印加されるキャパシター Ｃ04,Ｃ14,Ｃ24,Ｃ34,Ｃ44,Ｃ54,Ｃ64,Ｃ74 接地され
たキャパシター
Ｘが印加されるキャパシター Ｃ02,Ｃ12,Ｃ22,Ｃ32,Ｃ42,Ｃ52,Ｃ62,Ｃ72 オフセッ
ト電圧Ｖoffが印加されるキャパシター Ｃ03,Ｃ13,Ｃ23,Ｃ33,Ｃ43,Ｃ53,Ｃ63,Ｃ73 基準電圧
Ｖbが印加されるキャパシター Ｃ04,Ｃ14,Ｃ24,Ｃ34,Ｃ44,Ｃ54,Ｃ64,Ｃ74 接地され
たキャパシター
フロントページの続き (72)発明者 大澤 庶 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 漆畑 晶 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (6)
- 【請求項１】 入力電圧と基準電圧とをそれぞれキャパ
シターの一端に印加し、これらのキャパシターの他端を
共に一定閾値で出力が反転する増幅回路に接続して構成
される複数の並列に設けられた閾値回路を有し、前記各
閾値回路の少なくとも１つのキャパシターの容量を段階
的に設定することにより、前記入力電圧の上昇、下降に
応じて前記閾値回路の出力が順次反転するよう構成し、
前記複数の閾値回路の出力に基づいて量子化された信号
を得ることを特徴とする量子化回路。 - 【請求項２】 前記量子化回路は、前記各閾値回路の出
力側にそれぞれ接続されたキャパシター有すると共に、
該キャパシターの出力側を互いに接続し、その接続点か
ら前記各閾値回路の出力の和として量子化された信号を
得ることを特徴とする請求項１に記載の量子化回路。 - 【請求項３】 前記各閾値回路の出力側に接続されたキ
ャパシターの容量は全て同一であることを特徴とする請
求項２に記載の量子化回路。 - 【請求項４】 前記量子化回路には、前記入力電圧と前
記基準電圧とが印加される２つのキャパシターと並列
に、量子化すべき電圧範囲をシフトさせるオフセット電
圧を印加するキャパシターが設けられていることを特徴
とする請求項１に記載の量子化回路。 - 【請求項５】 前記増幅回路は、ｐＭＯＳ型トランジス
タとｎＭＯＳ型トランジスタとを並列に接続して構成さ
れることを特徴とする請求項１に記載の量子化回路。 - 【請求項６】 前記量子化回路は、前記各閾値回路の発
火時の出力電圧が段階的になるよう前記増幅回路に段階
的に異なるバイアス電圧を供給し、前記各閾値回路の出
力側に、より出力電圧の高い側の閾値回路が発火したと
きにそれより出力電圧が低い閾値回路の出力を遮断する
スイッチング素子を有し、単一の閾値回路の出力を選択
して量子化された信号を得ることを特徴とする請求項１
に記載の量子化回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25655893A JPH0795079A (ja) | 1993-09-20 | 1993-09-20 | 量子化回路 |
| US08/262,059 US5666080A (en) | 1993-06-17 | 1994-06-17 | Computational circuit |
| CN94115394A CN1117172A (zh) | 1993-06-17 | 1994-09-16 | 计算电路 |
| US08/468,762 US5617053A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
| US08/467,827 US5568080A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
| US08/487,154 US5563544A (en) | 1993-06-17 | 1995-06-07 | Computational circuit |
| US08/766,875 US5774008A (en) | 1993-04-01 | 1996-12-13 | Computational circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25655893A JPH0795079A (ja) | 1993-09-20 | 1993-09-20 | 量子化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795079A true JPH0795079A (ja) | 1995-04-07 |
Family
ID=17294313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25655893A Pending JPH0795079A (ja) | 1993-04-01 | 1993-09-20 | 量子化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795079A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205285A (ja) * | 2007-02-21 | 2008-09-04 | Hokkaido Univ | 半導体装置 |
-
1993
- 1993-09-20 JP JP25655893A patent/JPH0795079A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205285A (ja) * | 2007-02-21 | 2008-09-04 | Hokkaido Univ | 半導体装置 |
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