JPH0789554B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- JPH0789554B2 JPH0789554B2 JP60293869A JP29386985A JPH0789554B2 JP H0789554 B2 JPH0789554 B2 JP H0789554B2 JP 60293869 A JP60293869 A JP 60293869A JP 29386985 A JP29386985 A JP 29386985A JP H0789554 B2 JPH0789554 B2 JP H0789554B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法、特に半導体装置の多
層配線形成方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a multi-layer wiring of a semiconductor device.
従来の技術 近年、LSI素子の高集積化,高速化を図るため、多層配
線構造を備えたものが増えつつある。配線材料には一般
にAlを主成分とする合金が用いられている。2. Description of the Related Art In recent years, in order to achieve high integration and high speed of LSI devices, the number of devices having a multilayer wiring structure is increasing. An alloy containing Al as a main component is generally used as a wiring material.
従来の多層配線形成方法の一例として、MOS型半導体装
置の製造工程を第2図a〜eを参照して説明する。な
お、第2図はAl 2層配線の製造工程を示しており、簡明
化のため、トランジスタ領域は示していない。As an example of a conventional method for forming a multi-layer wiring, a manufacturing process of a MOS type semiconductor device will be described with reference to FIGS. Note that FIG. 2 shows the manufacturing process of the Al 2 layer wiring, and the transistor region is not shown for simplification.
第2図aに示すように、まず、シリコン基板1上の回路
素子(図には示されていない)を覆うようにPSG膜2か
ら成る層間絶縁膜を形成した後、下層Al配線3を形成す
る。この後、第2図bに示すようにPSG膜4から成る上
層配線と下層配線間の層間絶縁膜を形成する。次に第2
図cに示すようにホトレジスト5をマスクにしてPSG膜
4をドライエッチングしてスルーホール6を開孔する。
エッチングガスとしてはCHF3,C2F6,C3F8等を主成分とし
た混合ガスが一般に用いられる。この時、スルーホール
6内の下層Al配線3上にはエッチングの副生成物である
ポリマー7が堆積する。このポリマー7は炭素(C)を
主成分として、他にフッ素(F)等のエッチングガス成
分,配線を構成する金属成分等を含んでいる。また、そ
の厚さはエッチング条件に依存するがオーバーエッチン
グ時間とともに厚くなり、1分間のオーバーエッチング
を施した場合でも1000Åになることがある。次に第2図
dに示すようにスルーホールを開孔後、ホトレジスト5
をO2プラズマにより除去した後、例えば発煙硝酸により
洗浄するが、ポリマー7は除去されない。この後、上層
Al配線8を形成する。なお、この上層Al配線用のAlをス
パッタする前に、同一装置内でArスパッタエッチングを
施し、スルーホール6内の下層Al配線3上に生じた自然
酸化膜(Al2O3,図には示していない)を除去する工程を
実施している。そのエッチング量は、膜厚300ÅのAl2O3
をエッチング除去する程度であり、ポリマー7は完全に
除去されずにスルーホール6内に残り、下層Al配線3と
上層Al配線8の間のバリアーとなる。最後に、第2図e
に示すようにパッシベーション膜として、PSG膜9およ
びプラズマCVD法による窒化珪素膜10を形成する。尚、P
SG膜9および窒化珪素膜10を被着する際、300〜400℃の
熱処理が施されることになるが、この時、上層Al配線に
ボイド11が発生する。このボイド11の発生要因として、
スルーホール開孔後の発煙硝酸等による洗浄工程時に、
PSG4内に吸収された水分が上層Al配線8と反応すると考
えられる。As shown in FIG. 2A, first, an interlayer insulating film made of the PSG film 2 is formed so as to cover a circuit element (not shown) on the silicon substrate 1, and then a lower layer Al wiring 3 is formed. To do. Thereafter, as shown in FIG. 2B, an interlayer insulating film made of the PSG film 4 between the upper layer wiring and the lower layer wiring is formed. Second
As shown in FIG. 7C, the PSG film 4 is dry-etched using the photoresist 5 as a mask to open the through hole 6.
As an etching gas, a mixed gas containing CHF 3 , C 2 F 6 , C 3 F 8 and the like as a main component is generally used. At this time, a polymer 7 as a by-product of etching is deposited on the lower Al wiring 3 in the through hole 6. The polymer 7 contains carbon (C) as a main component, and also contains an etching gas component such as fluorine (F) and a metal component forming a wiring. Although the thickness depends on the etching conditions, it becomes thick with the overetching time, and may become 1000 Å even when the overetching for 1 minute is performed. Next, as shown in FIG. 2d, after the through hole is opened, the photoresist 5
Is removed by O 2 plasma and then washed with, for example, fuming nitric acid, but the polymer 7 is not removed. After this, the upper layer
The Al wiring 8 is formed. Before sputtering Al for the upper layer Al wiring, Ar sputter etching was performed in the same apparatus, and a natural oxide film (Al 2 O 3 , shown in the figure) formed on the lower layer Al wiring 3 in the through hole 6 was formed. (Not shown) is carried out. The etching amount is 300 Å of Al 2 O 3
The polymer 7 is not completely removed but remains in the through hole 6 and serves as a barrier between the lower layer Al wiring 3 and the upper layer Al wiring 8. Finally, FIG. 2e
As shown in, the PSG film 9 and the silicon nitride film 10 by the plasma CVD method are formed as the passivation film. Incidentally, P
When depositing the SG film 9 and the silicon nitride film 10, a heat treatment of 300 to 400 ° C. is performed, but at this time, a void 11 is generated in the upper Al wiring. As the cause of this void 11,
During the cleaning process with fuming nitric acid after opening the through hole,
It is considered that the moisture absorbed in PSG4 reacts with the upper Al wiring 8.
発明が解決しようとする問題点 下層Al配線3と上層Al配線8の間に形成されたポリマー
がバリアとなり、コンタクト抵抗が増大し、かつ、各コ
ンタクト毎の抵抗のバラツキも大きくなる。1000個の2
×2μm2サイズのコンタクトの1個あたりの平均抵抗が
200mΩ以上になることがある。この場合、アナログ素子
や差動回路を有するディジタル素子においては、特性上
重大な問題を生じることは明らかである。Problems to be Solved by the Invention The polymer formed between the lower-layer Al wiring 3 and the upper-layer Al wiring 8 serves as a barrier, increasing contact resistance and increasing the variation in resistance between contacts. 1000 2
× 2μm 2 size contact average resistance per
It may exceed 200 mΩ. In this case, it is clear that a serious problem occurs in characteristics in the analog element or the digital element having the differential circuit.
また、Al配線にボイドが発生すると、エレクトロマイグ
レーション等の信頼性上の問題が生じやすいことは明ら
かである。Further, it is clear that when a void occurs in the Al wiring, reliability problems such as electromigration tend to occur.
問題点を解決するための手段 前記問題点を解決するために本発明は、半導体基板上に
直接又は中間層を介して第1の導電層を被着する工程
と、前記第の導電層上に層間絶縁膜を被着する工程と、
前記層間絶縁膜に開孔後熱処理を施す工程と、前記開孔
部を含む前記層間絶縁膜上に第2の導電層を被着する工
程とを含む事を特徴とする半導体装置の製造方法を提供
する。Means for Solving the Problems In order to solve the problems, the present invention provides a step of depositing a first conductive layer on a semiconductor substrate directly or via an intermediate layer, and a step of depositing the first conductive layer on the first conductive layer. A step of depositing an interlayer insulating film,
A method for manufacturing a semiconductor device, comprising: a step of performing a heat treatment after opening the interlayer insulating film; and a step of depositing a second conductive layer on the interlayer insulating film including the opening portion. provide.
作用 本発明によれば、熱処理により、スルーホール内に形成
されたポリマーは熱分解して除去されるため、常に低い
コンタクト抵抗を得ることができる。また、PSG膜に吸
収されていた水分は熱処理によって放出されるため、Al
配線にボイドが発生することなく、信頼性上の問題も解
決される。Effect According to the present invention, the polymer formed in the through hole is thermally decomposed and removed by the heat treatment, so that a low contact resistance can always be obtained. Also, the water absorbed by the PSG film is released by heat treatment, so Al
No voids are formed in the wiring, and reliability problems are solved.
実 施 例 以下、MOS型半導体装置の製造に本発明を適用した一実
施例を第1図a〜gの製造工程を示す断面図を用いて説
明する。なお、簡明化のため、図にはAl2層配線部分の
みを示し、トランジスタ領域は示していない。Example An example in which the present invention is applied to the manufacture of a MOS type semiconductor device will be described below with reference to the sectional views showing the manufacturing steps of FIGS. For simplification, only the Al2 layer wiring portion is shown in the figure, and the transistor region is not shown.
第1図aに示すように、まず、シリコン基板1上に所定
のLocos酸化膜,ゲート酸化膜,ポリシリコンゲート,
ソース・ドレイン拡散層等の形成処理を行なった後、こ
れらを覆う層間絶縁膜としてPSG膜2を形成し、次い
で、下層Al配線3を形成する。この後第1図bに示すよ
うにPSG膜4から成る上層配線と下層配線間の層間絶縁
膜を形成する。次に、第1図cに示すようにホトレジス
ト膜5をマスクにしてPSG膜4をドライエッチングして
スルーホール6を開孔する。尚、この時、スルーホール
6内の下層Al配線3上にはポリマー7が堆積する。As shown in FIG. 1A, first, a predetermined Locos oxide film, a gate oxide film, a polysilicon gate,
After forming the source / drain diffusion layers and the like, a PSG film 2 is formed as an interlayer insulating film covering them, and then a lower layer Al wiring 3 is formed. Thereafter, as shown in FIG. 1B, an interlayer insulating film made of the PSG film 4 between the upper layer wiring and the lower layer wiring is formed. Next, as shown in FIG. 1c, the PSG film 4 is dry-etched using the photoresist film 5 as a mask to open through holes 6. At this time, the polymer 7 is deposited on the lower Al wiring 3 in the through hole 6.
次に第1図dに示すようにスルーホールを開孔後、O2プ
ラズマによりホトレジスト5を除去した後、発煙硝酸に
より洗浄する。尚、この時、ポリマー7はほとんど除去
されない。引き続き、第1図eに示すように例えば、
N2,H2混合ガス雰囲気中で380℃の熱処理を施す。この
後、ポリマーは熱分解され、完全に除去される。この
時、第1図fに示すように、上層Al配線8を形成する。
なお、この上層Al配線用のAlをスパッタ蒸着する前に、
同一装置内でArスパッタエッチングを施し、スルーホー
ル6内の下層Al配線3上に成長した自然酸化膜を除去す
る。最後に、第1図gに示すようにパッシベーション膜
として、PSG膜9およびプラズマ窒化珪素膜10を形成し
て完成する。Next, as shown in FIG. 1D, after the through hole is opened, the photoresist 5 is removed by O 2 plasma, and then washed with fuming nitric acid. At this time, the polymer 7 is hardly removed. Then, as shown in FIG.
Heat treatment is performed at 380 ° C in a mixed gas atmosphere of N 2 and H 2 . After this, the polymer is pyrolyzed and completely removed. At this time, as shown in FIG. 1F, the upper layer Al wiring 8 is formed.
Before sputter-depositing Al for this upper layer Al wiring,
Ar sputter etching is performed in the same apparatus to remove the natural oxide film grown on the lower Al wiring 3 in the through hole 6. Finally, a PSG film 9 and a plasma silicon nitride film 10 are formed as a passivation film as shown in FIG.
上記実施例では、スルーホール形成後から上層Al配線用
のAlスパッタ蒸着工程までに熱処理工程が入るため、ス
ルーホール内に堆積したポリマーが熱分解して除去され
る。本実施例では1000個の2×2μm2サイズのコンタク
トの1個あたりの平均抵抗が100mΩ以下の低いコンタク
ト抵抗値が得られた。また、スルーホール開孔後の発煙
硝酸による洗浄工程時にPSG4内に吸収された水分が上記
熱処理によって放出され、Al配線にボイドは全く生じな
かった。In the above-described embodiment, since the heat treatment process is performed after the through hole is formed and before the Al sputter deposition process for the upper Al wiring, the polymer deposited in the through hole is thermally decomposed and removed. In this embodiment, a low contact resistance value of 1000 m × 2 μm 2 size contacts with an average resistance of 100 mΩ or less was obtained. Further, the water absorbed in PSG4 was released by the above heat treatment during the cleaning step with fuming nitric acid after the through hole was opened, and no void was generated in the Al wiring.
なお、実施例では配線としてAlを用いたが、W等その他
の金属配線を用いた場合でも同様の効果が期待されるこ
とは明らかである。Although Al is used as the wiring in the embodiment, it is apparent that the same effect can be expected when other metal wiring such as W is used.
また、熱処理温度に関しては、ポリマーが分解する温度
以上であれば同様の効果が期待されることは明らかであ
る。Further, regarding the heat treatment temperature, it is apparent that the same effect can be expected as long as it is equal to or higher than the temperature at which the polymer decomposes.
発明の効果 以上説明したように、本発明によれば、スルーホール内
に堆積したポリマーが除去されるため、コンタクト抵抗
が常に低減され、また、Al配線にボイドが生じないた
め、電気的性能および信頼性面で優れた多層配線構造を
得ることができる。EFFECTS OF THE INVENTION As described above, according to the present invention, since the polymer deposited in the through holes is removed, the contact resistance is constantly reduced, and voids do not occur in the Al wiring. It is possible to obtain a multilayer wiring structure excellent in reliability.
第1図a〜gは本発明の一実施例の製造工程を示す断面
図、第2図a〜eは従来例の製造工程を示す断面図であ
る。 1……シリコン基板、2,4,9……酸化珪素膜(PSG)、3
……下層Al配線、5……ホトレジスト、6……スルーホ
ール、7……ポリマー(エッチング副生成物)、8……
上層Al配線、10……プラズマ窒化珪素膜。1A to 1G are sectional views showing a manufacturing process of an embodiment of the present invention, and FIGS. 2A to 2E are sectional views showing a manufacturing process of a conventional example. 1 ... Silicon substrate, 2, 4, 9 ... Silicon oxide film (PSG), 3
...... Lower layer Al wiring, 5 ...... photoresist, 6 ...... through hole, 7 …… Polymer (etching byproduct), 8 ……
Upper layer Al wiring, 10 ... Plasma silicon nitride film.
Claims (2)
1の導電層を被着する工程と、前記第1の導電層上に無
機の層間絶縁膜を被着する工程と、前記層間絶縁膜を、
有機のホトレジストマスクを用いて、ドライエッチング
で開孔する工程と、前記開孔の後、前記ドライエッチン
グの工程で生じた副生成物ポリマーを除去する熱処理の
工程と、前記開孔を被って第2の導電層を被着する工程
とをそなえた半導体装置の製造方法。1. A step of depositing a first conductive layer on a semiconductor substrate directly or via an intermediate layer; a step of depositing an inorganic interlayer insulating film on the first conductive layer; Insulating film,
Using an organic photoresist mask, a step of opening by dry etching, a step of heat treatment for removing the by-product polymer generated in the step of dry etching after the opening, and a step of covering the opening by the first step 2. A method for manufacturing a semiconductor device, comprising the step of depositing a second conductive layer.
範囲で、不活性ガスまたは不活性ガスを含む混合ガス雰
囲気中で行なわれている特許請求の範囲第1項記載の半
導体装置の製造方法。2. The semiconductor device according to claim 1, wherein the heat treatment step is performed in a temperature range of 300 ° C. to 500 ° C. in an atmosphere of an inert gas or a mixed gas containing an inert gas. Manufacturing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60293869A JPH0789554B2 (en) | 1985-12-26 | 1985-12-26 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60293869A JPH0789554B2 (en) | 1985-12-26 | 1985-12-26 | Method for manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62154645A JPS62154645A (en) | 1987-07-09 |
JPH0789554B2 true JPH0789554B2 (en) | 1995-09-27 |
Family
ID=17800203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60293869A Expired - Lifetime JPH0789554B2 (en) | 1985-12-26 | 1985-12-26 | Method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0789554B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60247949A (en) * | 1984-05-23 | 1985-12-07 | Hitachi Ltd | Semiconductor device and manufacture thereof |
-
1985
- 1985-12-26 JP JP60293869A patent/JPH0789554B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS62154645A (en) | 1987-07-09 |
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