JPH078773U - Speed detector - Google Patents

Speed detector

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JPH078773U
JPH078773U JP3859693U JP3859693U JPH078773U JP H078773 U JPH078773 U JP H078773U JP 3859693 U JP3859693 U JP 3859693U JP 3859693 U JP3859693 U JP 3859693U JP H078773 U JPH078773 U JP H078773U
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speed
circuit
sampling period
count value
pulse
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良浩 中島
信夫 世古
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神鋼電機株式会社
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Abstract

(57)【要約】 【目的】 速度の演算精度を向上し、高精度に速度およ
び加速度・減速度を検出することができる速度検出装置
を提供する。 【構成】 輸送装置の車輪の回転に伴って速度発電機か
ら出力される速度パルスの出力パルス数をフリーランカ
ウントするカウンタ回路2と、基準クロック発生回路4
から出力されるクロックをフリーランカウントするカウ
ンタ回路12と、サンプリング期間毎にカウンタ回路2
の値をラッチするラッチ回路3と、速度パルスの一周期
毎にカウンタ回路12の値をラッチするラッチ回路13
と、サンプリング期間の開始後の最初の速度パルスの出
力時点のカウンタ回路12の値をラッチするラッチ回路
15と、サンプリング期間毎にラッチ回路3,13,1
5にラッチされた値を記憶するRAMメモリと、RAM
メモリに記憶された値に基づき、サンプリング期間を整
数倍した演算期間における速度および加速度・減速度を
算出するCPUとを設けた。
(57) [Abstract] [Purpose] To provide a speed detection device capable of improving speed calculation accuracy and detecting speed and acceleration / deceleration with high accuracy. A counter circuit 2 for performing a free-run count of the number of speed pulses output from a speed generator in accordance with the rotation of wheels of a transportation device, and a reference clock generation circuit 4
A counter circuit 12 for performing a free-run count of the clock output from the counter circuit 2 and a counter circuit 2 for each sampling period.
Circuit for latching the value of the counter circuit 12 and the latch circuit 13 for latching the value of the counter circuit 12 for each cycle of the speed pulse.
A latch circuit 15 for latching the value of the counter circuit 12 at the time of outputting the first speed pulse after the start of the sampling period, and the latch circuits 3, 13, 1 for each sampling period.
RAM memory for storing the value latched in 5, and RAM
A CPU for calculating the velocity and the acceleration / deceleration during the calculation period that is an integral multiple of the sampling period is provided based on the value stored in the memory.

Description

【考案の詳細な説明】[Detailed description of the device]

【0001】[0001]

【産業上の利用分野】[Industrial applications]

この考案は、例えば鉄道車両の速度や加速度・減速度を検出する速度検出装置 に関する。 The present invention relates to a speed detection device that detects, for example, the speed and acceleration / deceleration of a railway vehicle.

【0002】[0002]

【従来の技術】[Prior art]

鉄道車両等においては、制動時における車輪およびレール間の擦傷を防止する とともに、制動距離の延伸を極力短く抑える必要がある。この場合、制動時に車 輪およびレール間に発生する相対的な滑りを少なくするため、車両の速度と減速 時の減速度とを短時間かつ高精度に検出し、これにより制動力を随時制御するこ とが必要になる。 In railway vehicles and the like, it is necessary to prevent scratches between wheels and rails during braking and to keep the braking distance as short as possible. In this case, in order to reduce the relative slippage that occurs between the wheel and the rail during braking, the vehicle speed and the deceleration during deceleration are detected in a short time and with high accuracy, and the braking force is controlled accordingly. You need this.

【0003】 従来よりこのような目的から、鉄道車両等の車輪の回転に対応して歯車を回転 させてパルス(以下、速度パルスと称する。)を発生させる速度発電機を設置し 、そのパルス数を所定のサンプリング期間毎に計数することにより車両等の速度 や加速度・減速度を検出する装置が開発されている。出願人は、この種の装置の 一例として特願平4−20292号を既に提案している。For this purpose, a speed generator that rotates a gear corresponding to rotation of a wheel of a railway vehicle or the like to generate a pulse (hereinafter, referred to as a speed pulse) has been conventionally installed, and the number of pulses thereof is set. An apparatus has been developed that detects the speed and acceleration / deceleration of a vehicle or the like by counting the number of times every predetermined sampling period. The applicant has already proposed Japanese Patent Application No. 4-20292 as an example of this type of device.

【0004】 図4は、特願平4−20292号に開示した速度検出装置の検出回路の構成を 示すブロック図である。この図において、1は波形整形回路であり、図示しない 速度発電機から出力される速度パルスPLSを波形整形し、これを速度パルスP LS1として出力する。2はカウンタ回路であり、波形整形回路1から出力され る速度パルスPLS1をカウントし、このカウント値CNTを出力する。3はラ ッチ回路であり、基準クロック発生回路4から出力されるラッチ信号LATを受 けてカウンタ回路2から出力されるカウント値CNTをラッチする。FIG. 4 is a block diagram showing a configuration of a detection circuit of the speed detection device disclosed in Japanese Patent Application No. 4-20292. In this figure, 1 is a waveform shaping circuit, which shapes the speed pulse PLS output from a speed generator (not shown) and outputs it as a speed pulse P LS1. A counter circuit 2 counts the speed pulse PLS1 output from the waveform shaping circuit 1 and outputs this count value CNT. A latch circuit 3 receives the latch signal LAT output from the reference clock generation circuit 4 and latches the count value CNT output from the counter circuit 2.

【0005】 基準クロック発生回路4は、図示しないCPU(中央処理装置)に対して一定 周期τ(以下、サンプリング期間τと称する。)毎に割り込み信号INTを出力 する。CPUは、この割り込み信号INTを受けてラッチ回路3へ読み取り指令 RCVを出力する。ラッチ回路3は、この読み取り指令RCVに応じ、ラッチし ているカウント値CNTを速度発電機の速度パルス計数値としてCPUへ出力す る。また、カウンタ回路2は、基準クロック発生回路4から出力されるクリア信 号CLRによってクリアされる。The reference clock generation circuit 4 outputs an interrupt signal INT to a CPU (central processing unit) (not shown) at regular intervals τ (hereinafter referred to as sampling period τ). Upon receiving the interrupt signal INT, the CPU outputs a read command RCV to the latch circuit 3. The latch circuit 3 outputs the latched count value CNT to the CPU as the speed pulse count value of the speed generator in response to the read command RCV. The counter circuit 2 is cleared by the clear signal CLR output from the reference clock generation circuit 4.

【0006】 11はDフリップフロップである。このDフリップフロップ11には、波形整 形回路1から出力される速度パルスPLS1がクロックCKとして入力されると ともに、常にHighレベルの信号がデータDとして入力される。また、Dフリ ップフロップ11は、基準クロック発生回路4から出力されるクリア信号CLR によってクリアされる。14はANDゲートであり、Dフリップフロップ11の 出力信号Qと基準クロック発生回路4から出力されるクロック信号CLKとのA NDをとり、この結果をクロック信号CLK2として出力する。Reference numeral 11 is a D flip-flop. A speed pulse PLS1 output from the waveform shaping circuit 1 is input to the D flip-flop 11 as a clock CK, and a high level signal is always input as data D. The D flip-flop 11 is cleared by the clear signal CLR output from the reference clock generation circuit 4. Reference numeral 14 denotes an AND gate, which takes an AND between the output signal Q of the D flip-flop 11 and the clock signal CLK output from the reference clock generation circuit 4 and outputs the result as a clock signal CLK2.

【0007】 12はカウンタ回路である。このカウンタ回路12は、ANDゲート14から 出力されるクロック信号CLK2をカウントし、このカウント値CNT12を出 力するとともに、基準クロック発生回路4から出力されるクリア信号CLRによ ってクリアされる。13はラッチ回路であり、基準クロック発生回路4が速度パ ルスPLS1に基づいて出力するラッチ信号LAT13に応じてカウンタ回路1 2のカウント値CNT12をラッチする。また、ラッチ回路13は、CPUから 供給される読み取り指令RCV2に応じ、ラッチしているカウント値CNT12 をCPUへ出力する。Reference numeral 12 is a counter circuit. The counter circuit 12 counts the clock signal CLK2 output from the AND gate 14, outputs the count value CNT12, and is cleared by the clear signal CLR output from the reference clock generation circuit 4. Reference numeral 13 is a latch circuit, which latches the count value CNT12 of the counter circuit 12 according to a latch signal LAT13 output from the reference clock generation circuit 4 based on the speed pulse PLS1. Further, the latch circuit 13 outputs the latched count value CNT12 to the CPU in response to the read command RCV2 supplied from the CPU.

【0008】 なお、カウンタ回路12は、車両の速度が所定速度以下になってそのカウント 値が所定値を越えると、オーバーフロー信号OFLをCPUへ出力する。これに より、CPUは、現在の速度以下では速度および加速度・減速度の検出が不可能 であることを識別する。The counter circuit 12 outputs an overflow signal OFL to the CPU when the vehicle speed becomes equal to or lower than a predetermined speed and the count value exceeds the predetermined value. From this, the CPU identifies that the speed and acceleration / deceleration cannot be detected below the current speed.

【0009】 次に、図5に示す各信号のタイミング・チャートを参照し、この検出回路の動 作を説明する。まず、基準クロック発生回路4によって割り込み信号INTが立 ち上げられると、CPUは後述する割り込み処理を行う。また、この割り込み信 号INTが立ち上げられると、所定のパルス幅のラッチ信号LATが基準クロッ ク発生回路4からラッチ回路3へ出力され、カウンタ回路2のカウント値CNT がラッチ回路3によりラッチされる。また、ラッチ信号LATが出力されると、 所定のパルス幅のクリア信号CLRが基準クロック発生回路4から出力され、カ ウンタ回路2,12およびDフリップフロップ11がクリアされる。Next, the operation of the detection circuit will be described with reference to the timing chart of each signal shown in FIG. First, when the interrupt signal INT is raised by the reference clock generation circuit 4, the CPU performs an interrupt process described later. When the interrupt signal INT is raised, the latch signal LAT having a predetermined pulse width is output from the reference clock generation circuit 4 to the latch circuit 3, and the count value CNT of the counter circuit 2 is latched by the latch circuit 3. It When the latch signal LAT is output, a clear signal CLR having a predetermined pulse width is output from the reference clock generation circuit 4, and the counter circuits 2 and 12 and the D flip-flop 11 are cleared.

【0010】 その後、速度パルスPLS1が1回目に立ち上がると、カウンタ回路2は速度 パルスPLS1のカウントを開始し、以後、速度パルスPLS1が立ち上がる毎 にカウントアップを行う。一方、カウンタ回路12は、速度パルスPLS1の1 回目の立ち上がりからクロック信号CLKのクロック数のカウントを開始する。 そして、速度パルスPLS1が立ち上がる毎に、所定のパルス幅のラッチ信号L AT13が基準クロック発生回路4からラッチ回路13へ出力され、このときの カウンタ回路12のカウント値CNT12がラッチ回路13によりラッチされる 。After that, when the speed pulse PLS1 rises for the first time, the counter circuit 2 starts counting the speed pulse PLS1 and thereafter counts up each time the speed pulse PLS1 rises. On the other hand, the counter circuit 12 starts counting the number of clocks of the clock signal CLK from the first rising of the speed pulse PLS1. Then, each time the speed pulse PLS1 rises, a latch signal LAT13 having a predetermined pulse width is output from the reference clock generation circuit 4 to the latch circuit 13, and the count value CNT12 of the counter circuit 12 at this time is latched by the latch circuit 13. R.

【0011】 そして、再び基準クロック発生回路4によって割り込み信号INTが立ち上げ られると、基準クロック発生回路4からラッチ信号LATが出力され、このとき のカウンタ回路2のカウント値CNTがラッチ回路3によりラッチされる。また 、ラッチ信号LATが出力された直後にクリア信号CLRが基準クロック発生回 路4から出力され、これによりカウンタ回路2,12およびDフリップフロップ 11がクリアされる。こうして、割り込み信号INTの立ち上がり直後において は、ラッチ回路3には図示Aの値がラッチされ、ラッチ回路13には図示Bの値 がラッチされることになる。When the interrupt signal INT is raised again by the reference clock generation circuit 4, the reference clock generation circuit 4 outputs the latch signal LAT, and the count value CNT of the counter circuit 2 at this time is latched by the latch circuit 3. To be done. In addition, immediately after the latch signal LAT is output, the clear signal CLR is output from the reference clock generation circuit 4, whereby the counter circuits 2 and 12 and the D flip-flop 11 are cleared. Thus, immediately after the rise of the interrupt signal INT, the value of A in the figure is latched in the latch circuit 3, and the value of B in the figure is latched in the latch circuit 13.

【0012】 一方、CPUは、割り込み信号INTの立ち上がりに応じて読み取り指令RC Vをラッチ回路3へ出力する。これにより、ラッチ回路3にラッチされているカ ウント値CNTがCPUへ供給される。CPUは、このカウント値CNTから“ 1”を差し引いて速度パルス計数値を得る。また、CPUは、割り込み信号IN Tの立ち上がりに応じて読み取り指令RCV2をラッチ回路13へ出力する。こ れにより、ラッチ回路13にラッチされているカウント値CNT12、すなわち 速度パルス計数値に対応する期間のクロック計数値がCPUへ供給される。On the other hand, the CPU outputs a read command RC V to the latch circuit 3 in response to the rising edge of the interrupt signal INT. As a result, the count value CNT latched by the latch circuit 3 is supplied to the CPU. The CPU subtracts "1" from the count value CNT to obtain the speed pulse count value. Further, the CPU outputs a read command RCV2 to the latch circuit 13 in response to the rising edge of the interrupt signal INT. As a result, the count value CNT12 latched by the latch circuit 13, that is, the clock count value in the period corresponding to the speed pulse count value is supplied to the CPU.

【0013】 さらに、CPUは、上述のようにして得られた速度パルス計数値とこの速度パ ルス計数値に対応する期間のクロック計数値とを用いて、以下に示す数式に基づ いて速度および減速時の減速度を算出する。まず、図6に示すように、サンプリ ング期間τにおける速度パルス計数値をnt、この速度パルス計数値ntに対応す る期間のクロック計数値をNtとすると、クロック計数値Ntを時間(秒)に換算 した速度パルス計数期間ttは tt = 1/F0×Nt ……………………………………………(1) F0:基準クロック発生回路4のクロック周波数(HZ) によって与えられる。また、速度パルス計数値ntは、 nt = (P×103)/(3.6×π×D)×V×tt ……(2) P:速度発電機1回転当たりの発生パルス数 D:車輪径(mm) π:円周率 V:車両の速度(km/時) によって与えられる。 そして、(P×103)/(3.6×π×D)=Kと置いて、(2)式を変形 すると、速度Vは、 V = nt/(K×tt) …………………………………………(3) によって与えられる。Further, the CPU uses the velocity pulse count value obtained as described above and the clock count value of the period corresponding to this velocity pulse count value, based on the following mathematical formulas. Calculate deceleration during deceleration. First, as shown in FIG. 6, the sampling period rate pulses in τ count a n t, when the clock count value of the period that corresponds to the speed pulse count n t and N t, the clock count value N t The speed pulse counting period t t converted to time (sec) is t t = 1 / F 0 × N t ……………………………………………… (1) F 0 : Reference clock generation It is given by the clock frequency (H Z ) of the circuit 4. The speed pulse count value n t is: n t = (P × 10 3 ) / (3.6 × π × D) × V × t t (2) P: Pulse generated per revolution of the speed generator Number D: Wheel diameter (mm) π: Circularity V: Given by vehicle speed (km / h). Then, by setting (P × 10 3 ) / (3.6 × π × D) = K and transforming the equation (2), the velocity V is V = n t / (K × t t ) ... ……………………………………… given by (3).

【0014】 さらに、図6に示すように、速度パルス計数値ntおよび速度パルス計数期間 ttが得られた期間の次のサンプリング期間τにおける速度パルス計数値がnt+1 、速度パルス計数期間がtt+1である場合、減速時の減速度βは、 β = 1/(K×τ)×(nt/tt−nt+1/tt+1) ………(4) によって与えられる。Further, as shown in FIG. 6, the velocity pulse count value is n t + 1 and the velocity pulse count is n t + 1 in the sampling period τ next to the period in which the velocity pulse count value n t and the velocity pulse count period tt are obtained. When the period is t t + 1 , the deceleration β during deceleration is β = 1 / (K × τ) × (n t / t t −n t + 1 / t t + 1 ) ... (4 ) Given by.

【0015】 こうして、サンプリング期間τ内に、速度発電機から出力される速度パルスの うち1周期分のパルス波形が出力された速度パルスの計数値ntと、この計数さ れた速度パルスの出力に要した時間の計時値Ntとに基づき、車両の走行速度お よび減速度が算出される。Thus, within the sampling period τ, the count value n t of the speed pulse in which a pulse waveform for one cycle of the speed pulse output from the speed generator is output, and the output of the counted speed pulse The traveling speed and deceleration of the vehicle are calculated on the basis of the measured value N t of the time required for.

【0016】[0016]

【考案が解決しようとする課題】[Problems to be solved by the device]

ところで、上述した従来の速度検出装置において、速度の検出精度を上げる場 合、サンプリング期間τの整数倍(2倍、3倍等)のサイクルで速度演算を行う 方法が考えられる。ところが、上記従来の速度検出装置においては、サンプリン グ期間τ毎にカウンタ回路2,12のカウント値をクリアしているため(図5参 照)、複数のサンプリング期間τをまとめた期間について速度演算を行ったとし ても、結果として検出精度を上げることができなかった。 By the way, in the above-described conventional speed detection device, in order to improve the speed detection accuracy, a method of performing speed calculation in a cycle of an integral multiple (2 times, 3 times, etc.) of the sampling period τ can be considered. However, in the above-described conventional speed detection device, since the count values of the counter circuits 2 and 12 are cleared for each sampling period τ (see FIG. 5), the speed calculation is performed for a period in which a plurality of sampling periods τ are collected. As a result, the detection accuracy could not be improved even if the above procedure was performed.

【0017】 この考案は、このような背景の下になされたもので、速度の演算精度を向上し 、高精度に速度および加速度・減速度を検出することができる速度検出装置を提 供することを目的としている。The present invention has been made under such a background, and provides a speed detecting device capable of improving speed calculation accuracy and detecting speed and acceleration / deceleration with high accuracy. Has an aim.

【0018】[0018]

【課題を解決するための手段】[Means for Solving the Problems]

この考案は、上述した課題を解決するために、輸送装置の車輪の回転に伴って 速度発電機から出力される速度パルスに基づき、該輸送装置の速度および加速度 ・減速度を検出する検出装置において、 前記速度パルスの出力パルス数を計数する計数手段と、 所定のクロックパルスのクロック数を計数する計時手段と、 所定のサンプリング期間毎に前記計数手段の計数値を保持する第1の保持手段 と、 前記速度パルスの一周期毎に前記計時手段の計数値を保持する第2の保持手段 と、 前記サンプリング期間毎に該期間の開始後に最初に速度パルスが出力された時 点の前記計時手段の計数値を保持する第3の保持手段と、 前記サンプリング期間毎に前記第1乃至第3の保持手段に保持されている計数 値を取り込み、これらを記憶する記憶手段と、 前記記憶手段に記憶された計数値に基づき、前記サンプリング期間を整数倍し た所定の演算期間における前記輸送装置の走行速度を算出する第1の演算手段と 、 前記第1の演算装置によって算出された隣接する2つの演算期間における走行 速度に基づき、前記輸送装置の加速度あるいは減速度を算出する第2の演算手段 と を具備することを特徴としている。 In order to solve the above-mentioned problems, the present invention is directed to a detection device for detecting the speed and acceleration / deceleration of a transportation device based on a speed pulse output from a speed generator according to the rotation of wheels of the transportation device. Counting means for counting the number of output pulses of the speed pulse; timing means for counting the number of clocks of a predetermined clock pulse; first holding means for holding the count value of the counting means for each predetermined sampling period; Second holding means for holding the count value of the time counting means for each cycle of the speed pulse, and the time keeping means for the time point at which the speed pulse is first output after the start of the period for each sampling period Third holding means for holding the count value, and a storage means for fetching the count value held in the first to third holding means for each sampling period and storing these And a first arithmetic unit that calculates a traveling speed of the transportation device in a predetermined arithmetic period that is an integral multiple of the sampling period, based on the count value stored in the storage unit; A second calculation means for calculating the acceleration or deceleration of the transportation device based on the calculated traveling speeds in two adjacent calculation periods.

【0019】[0019]

【作用】[Action]

この考案によれば、計数手段が、速度パルスの出力パルス数を計数し、計時手 段が、所定のクロックパルスのクロック数を計数し、第1の保持手段が、所定の サンプリング期間毎に計数手段の計数値を保持し、第2の保持手段が、速度パル スの一周期毎に計時手段の計数値を保持し、第3の保持手段が、前記サンプリン グ期間毎に該期間の開始後に最初に速度パルスが出力された時点の計時手段の計 数値を保持する。そして、記憶手段が、前記サンプリング期間毎に第1乃至第3 の保持手段に保持されている計数値を取り込み、これらを記憶する。さらに、第 1の演算手段が、記憶手段に記憶された計数値に基づき、前記サンプリング期間 を整数倍した所定の演算期間における輸送装置の走行速度を算出し、第2の演算 手段が、第1の演算装置によって算出された隣接する2つの演算期間における走 行速度に基づき、輸送装置の加速度あるいは減速度を算出する。 これにより、サンプリング期間毎に値がクリアされない計数値に基づいて、サ ンプリング期間の整数倍の期間について速度が算出され、速度および加速度・減 速度の演算精度が向上する。 According to the present invention, the counting means counts the number of output pulses of the speed pulse, the clocking means counts the number of clocks of a predetermined clock pulse, and the first holding means counts every predetermined sampling period. The count value of the means is held, the second holding means holds the count value of the time counting means for each cycle of the speed pulse, and the third holding means holds the count value for each of the sampling periods after the start of the period. The measured value of the time measuring means at the time when the speed pulse is first output is held. Then, the storage means fetches the count values held in the first to third holding means for each sampling period and stores them. Further, the first calculation means calculates the traveling speed of the transportation device during a predetermined calculation period obtained by multiplying the sampling period by an integer based on the count value stored in the storage means, and the second calculation means causes the first calculation means to calculate the traveling speed. The acceleration or deceleration of the transportation device is calculated based on the traveling speeds in the two adjacent calculation periods calculated by the calculation device. As a result, the velocity is calculated for an integral multiple of the sampling period based on the count value that is not cleared for each sampling period, and the calculation accuracy of the velocity and acceleration / deceleration is improved.

【0020】[0020]

【実施例】 以下、図面を参照して、この考案の実施例について説明する。 図1は、この考案の一実施例による速度検出装置の検出回路の構成を示すブロ ック図である。この図において、図4に示した各部と共通する部分については、 同一の符号を付し、その説明を省略する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the structure of a detection circuit of a speed detection device according to an embodiment of the present invention. In this figure, parts that are the same as the parts shown in FIG. 4 are assigned the same reference numerals and explanations thereof are omitted.

【0021】 図1において、カウンタ回路2は、基準クロック発生回路4から出力されるク リア信号CLRによってクリアされることなく、速度パルスPLS1をフリーラ ンカウントする。また、カウンタ回路12は、カウンタ回路2と同様、基準クロ ック発生回路4から出力されるクリア信号CLRによってクリアされることなく 、基準クロック発生回路4から出力されるクロック信号CLKを直接取り込み、 これをフリーランカウントする。In FIG. 1, the counter circuit 2 free-run counts the speed pulse PLS 1 without being cleared by the clear signal CLR output from the reference clock generation circuit 4. The counter circuit 12, like the counter circuit 2, directly fetches the clock signal CLK output from the reference clock generation circuit 4 without being cleared by the clear signal CLR output from the reference clock generation circuit 4, Free run count this.

【0022】 ラッチ回路15は、Dフリップフロップ11の出力Q(ラッチ信号LAT15 )に応じて、カウンタ回路12のカウント値CNT12をラッチする。また、こ のラッチ回路15は、CPUから供給される読み取り指令RCV3に応じ、ラッ チしているカウント値CNT12をCPUへ出力する。The latch circuit 15 latches the count value CNT12 of the counter circuit 12 according to the output Q (latch signal LAT15) of the D flip-flop 11. Further, the latch circuit 15 outputs the latched count value CNT12 to the CPU in response to the read command RCV3 supplied from the CPU.

【0023】 次に、図2に示す各信号のタイミング・チャートを参照し、この検出回路の動 作を説明する。まず、基準クロック発生回路4から出力される割り込み信号IN Tが立ち上がると(時間T0)、CPUは後述する割り込み処理を行う。また、 この割り込み信号INTが立ち上がると、基準クロック発生回路4からラッチ回 路3へラッチ信号LATが出力される。これにより、速度パルスPLS1の立ち 上がりをカウントするカウンタ回路2のカウント値CNT(図示n1)がラッチ 回路3によりラッチされる。また、ラッチ信号LATが出力された後、クリア信 号CLRが基準クロック発生回路4から出力され、これによりDフリップフロッ プ11がクリアされる。Next, the operation of this detection circuit will be described with reference to the timing chart of each signal shown in FIG. First, when the interrupt signal INT output from the reference clock generation circuit 4 rises (time T 0 ), the CPU performs an interrupt process described later. When the interrupt signal INT rises, the reference clock generation circuit 4 outputs the latch signal LAT to the latch circuit 3. As a result, the latch circuit 3 latches the count value CNT (n1 in the figure) of the counter circuit 2 that counts the rising of the speed pulse PLS1. Further, after the latch signal LAT is output, the clear signal CLR is output from the reference clock generation circuit 4, whereby the D flip-flop 11 is cleared.

【0024】 その後、速度パルスPLS1が1回目に立ち上がると、Dフリップフロップ1 1の出力QがHighレベルとなり、これがラッチ信号LAT15としてラッチ 回路15へ供給される。これにより、クロック信号CLKをカウントするカウン タ回路12のカウント値CNT(図示N1)がラッチ回路15によりラッチされ る。After that, when the speed pulse PLS1 rises for the first time, the output Q of the D flip-flop 11 becomes High level, and this is supplied to the latch circuit 15 as the latch signal LAT15. As a result, the count value CNT (N1 in the figure) of the counter circuit 12 that counts the clock signal CLK is latched by the latch circuit 15.

【0025】 また、速度パルスPLS1が立ち上がる毎に、ラッチ信号LAT13が基準ク ロック発生回路4からラッチ回路13へ出力される。これにより、カウンタ回路 12のカウント値CNT12(図示N1,N2,……)がラッチ回路13により ラッチされる。Further, each time the speed pulse PLS 1 rises, the latch signal LAT 13 is output from the reference clock generation circuit 4 to the latch circuit 13. As a result, the count value CNT12 (N1, N2, ... In the drawing) of the counter circuit 12 is latched by the latch circuit 13.

【0026】 そして、再び割り込み信号INTが立ち上がると(時間T1)、基準クロック 発生回路4からラッチ信号LATが出力され、このときのカウンタ回路2のカウ ント値CNT(図示n3)がラッチ回路3によりラッチされる。また、ラッチ信 号LATが出力された直後にクリア信号CLRによってDフリップフロップ11 がクリアされる。その後、速度パルスPLS1が1回目に立ち上がると、Dフリ ップフロップ11の出力Qが再びHighレベルとなり、これによりカウンタ回 路12のカウント値CNT12(図示N3)がラッチ回路15によりラッチされ る。 以後、割り込み信号INTの立ち上がりと速度パルスPLS1の立ち上がりに 応じて、上述した動作が繰り返される。Then, when the interrupt signal INT rises again (time T 1 ), the reference clock generation circuit 4 outputs the latch signal LAT, and the count value CNT (n 3 shown in the figure) of the counter circuit 2 at this time is the latch circuit 3. Latched by. Immediately after the latch signal LAT is output, the D flip-flop 11 is cleared by the clear signal CLR. After that, when the speed pulse PLS1 rises for the first time, the output Q of the D flip-flop 11 becomes High again, whereby the count value CNT12 (N3 in the figure) of the counter circuit 12 is latched by the latch circuit 15. After that, the above-described operation is repeated in response to the rising edge of the interrupt signal INT and the rising edge of the speed pulse PLS1.

【0027】 一方、CPUは、割り込み信号INTが立ち上がる毎に(時間T0,T1,T2 ,……)、ラッチ回路3,13,15へそれぞれ読み取り指令RCV,RCV2 ,RCV3を出力し、それぞれにラッチされた値を取り込む。そして、例えば図 3に示すテーブルの形式で図示しないRAMメモリに順次記憶させる。On the other hand, the CPU outputs read commands RCV, RCV2, RCV3 to the latch circuits 3, 13, 15 each time the interrupt signal INT rises (time T 0 , T 1 , T 2 , ...), Take the value latched in each. Then, it is sequentially stored in a RAM memory (not shown) in the form of the table shown in FIG.

【0028】 そして、CPUは、サンプリング期間τの整数倍の期間について、速度および 減速度を算出する。例えば、サンプリング期間τの2倍の期間(時間T0から時 間T2の期間)における速度V1は、Then, the CPU calculates the speed and the deceleration for a period that is an integral multiple of the sampling period τ. For example, the velocity V1 in the period twice the sampling period τ (the period from time T 0 to time T 2 ) is

【数1】 (ただし、K=(P×103)/(3.6×π×D)とする) によって与えられる。 このとき、時間T1から時間T3の期間における速度をV2とすると、減速度β は、[Equation 1] (However, K = (P × 10 3 ) / (3.6 × π × D)). At this time, if the speed in the period from time T 1 to time T 3 is V2, the deceleration β is

【数2】 によって与えられる。[Equation 2] Given by.

【0029】 このように、本実施例によれば、カウンタ回路2,12をサンプリング期間τ 毎にクリアされることのないフリーランカウンタとし、サンプリング期間τ毎の ラッチ回路3,13,15の値をRAMメモリに順次記憶させるようにしたので 、サンプリング期間τの整数倍の期間について速度を算出することにより、従来 より高精度に速度および減速度(あるいは加速度)を検出することができる。As described above, according to the present embodiment, the counter circuits 2 and 12 are free-run counters that are not cleared every sampling period τ 2, and the values of the latch circuits 3, 13 and 15 for each sampling period τ 2. Are sequentially stored in the RAM memory, the speed and deceleration (or acceleration) can be detected with higher accuracy than before by calculating the speed for an integral multiple of the sampling period τ.

【0030】 なお、本実施例によれば、前述の従来例と同様、各サンプリング期間τ毎に演 算を行い、速度および減速度(あるいは加速度)を算出することも可能である。 この場合、例えば時間T0から時間T1のサンプリング期間τにおける速度V1′ (図2参照)は、According to the present embodiment, it is also possible to calculate the velocity and deceleration (or acceleration) by performing the calculation for each sampling period τ, as in the above-mentioned conventional example. In this case, for example, the velocity V1 ′ (see FIG. 2) in the sampling period τ from time T 0 to time T 1 is

【数3】 によって与えられる。 このとき、時間T1から時間T2のサンプリング期間τにおける速度をV2′( 図2参照)とすると、減速度β′は、[Equation 3] Given by. At this time, if the speed in the sampling period τ from time T 1 to time T 2 is V2 ′ (see FIG. 2), the deceleration β ′ is

【数4】 によって与えられる。[Equation 4] Given by.

【0031】[0031]

【考案の効果】[Effect of device]

以上説明したように、この考案によれば、サンプリング期間毎に値がクリアさ れない計数値に基づいて、サンプリング期間の整数倍の期間について速度が算出 され、速度および加速度・減速度の演算精度が向上するので、 高精度に速度および加速度・減速度を検出することができるという効果が得ら れる。 As described above, according to the present invention, the velocity is calculated for an integral multiple of the sampling period based on the count value that is not cleared for each sampling period, and the calculation accuracy of the velocity and the acceleration / deceleration is calculated. As a result, the speed and acceleration / deceleration can be detected with high accuracy.

【図面の簡単な説明】[Brief description of drawings]

【図1】この考案の一実施例による速度検出装置の検出
回路の構成を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a detection circuit of a speed detection device according to an embodiment of the present invention.

【図2】同回路における各信号のタイミング・チャート
である。
FIG. 2 is a timing chart of each signal in the same circuit.

【図3】同実施例によるRANメモリの記憶内容を示す
図である。
FIG. 3 is a diagram showing stored contents of a RAN memory according to the embodiment.

【図4】従来例による速度検出装置の検出回路の構成を
示すブロック図である。
FIG. 4 is a block diagram showing a configuration of a detection circuit of a speed detection device according to a conventional example.

【図5】同回路における各信号のタイミング・チャート
である。
FIG. 5 is a timing chart of each signal in the same circuit.

【図6】同回路においてサンプリング期間毎に計数され
る速度パルスを示す図である。
FIG. 6 is a diagram showing velocity pulses counted in each sampling period in the same circuit.

【符号の説明】[Explanation of symbols]

1 波形整形回路 2,12 カウンタ回路 3,13,15 ラッチ回路 4 基準クロック発生回路 11 Dフリップフロップ 14 ANDゲート 1 waveform shaping circuit 2, 12 counter circuit 3, 13, 15 latch circuit 4 reference clock generation circuit 11 D flip-flop 14 AND gate

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】 輸送装置の車輪の回転に伴って速度発電
機から出力される速度パルスに基づき、該輸送装置の速
度および加速度・減速度を検出する検出装置において、 前記速度パルスの出力パルス数を計数する計数手段と、 所定のクロックパルスのクロック数を計数する計時手段
と、 所定のサンプリング期間毎に前記計数手段の計数値を保
持する第1の保持手段と、 前記速度パルスの一周期毎に前記計時手段の計数値を保
持する第2の保持手段と、 前記サンプリング期間毎に該期間の開始後に最初に速度
パルスが出力された時点の前記計時手段の計数値を保持
する第3の保持手段と、 前記サンプリング期間毎に前記第1乃至第3の保持手段
に保持されている計数値を取り込み、これらを記憶する
記憶手段と、 前記記憶手段に記憶された計数値に基づき、前記サンプ
リング期間を整数倍した所定の演算期間における前記輸
送装置の走行速度を算出する第1の演算手段と、 前記第1の演算装置によって算出された隣接する2つの
演算期間における走行速度に基づき、前記輸送装置の加
速度あるいは減速度を算出する第2の演算手段とを具備
することを特徴とする速度検出装置。
1. A detection device for detecting the velocity and acceleration / deceleration of the transportation device based on the velocity pulse output from a speed generator according to the rotation of wheels of the transportation device, wherein the number of output pulses of the velocity pulse is Counting means for counting the number of clocks of a predetermined clock pulse, first holding means for holding the count value of the counting means for each predetermined sampling period, and for each cycle of the speed pulse Second holding means for holding the count value of the timekeeping means, and third holding means for holding the count value of the timekeeping means at the time when the speed pulse is first output after the start of the period for each sampling period. Means, storage means for loading the count values held in the first to third holding means for each sampling period and storing the count values, and a storage means stored in the storage means. First computing means for computing a traveling speed of the transportation device in a predetermined computation period that is an integral multiple of the sampling period based on the value; and traveling in two adjacent computation periods calculated by the first computation device. And a second calculation means for calculating the acceleration or deceleration of the transportation device based on the speed.
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