JPH0618538A - Speed detector - Google Patents
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- JPH0618538A JPH0618538A JP2029292A JP2029292A JPH0618538A JP H0618538 A JPH0618538 A JP H0618538A JP 2029292 A JP2029292 A JP 2029292A JP 2029292 A JP2029292 A JP 2029292A JP H0618538 A JPH0618538 A JP H0618538A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、鉄道車両等の速度お
よび加速度・減速度を検出する速度検出装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a speed detecting device for detecting speed and acceleration / deceleration of a railway vehicle or the like.
【０００２】[0002]
【従来の技術】鉄道車両等においては、制動時における
車輪およびレール間の擦傷を防止するとともに、制動距
離の延伸を極力短く抑える必要がある。この場合、制動
時に車輪およびレール間に発生する相対的な滑りを少な
くするため、車両の速度と減速時の減速度を短時間かつ
高精度に検出し、これにより制動力を随時制御すること
が必要になる。2. Description of the Related Art In a railway vehicle or the like, it is necessary to prevent scratches between wheels and rails during braking and to suppress extension of braking distance as short as possible. In this case, in order to reduce the relative slippage that occurs between the wheel and the rail during braking, it is possible to detect the vehicle speed and deceleration during deceleration with high accuracy in a short time, and thereby control the braking force at any time. You will need it.
【０００３】一般に、このような目的で鉄道車両等にお
いては車輪の回転に対応して歯車を回転させることによ
りパルス（以降、速度パルスと称する。）を発生させる
速度発電機が設置される。従来、この速度発電機から出
力される速度パルスのパルス数を一定時間間隔毎に計数
し、これにより鉄道車両等の速度および減速時の減速度
を検出する装置が知られている。以下、このような装置
を速度パルス計数装置と称して説明を行う。図４はこの
速度パルス計数装置に使用される回路の構成を示すブロ
ック図である。図４において、波形整形回路１は図示し
ない速度発電機から出力される速度パルスＰＬＳを波形
整形して速度パルスＰＬＳ１を出力する。倍周波回路８
は検出精度を上げるために設けられた回路であり、入力
された速度パルスＰＬＳ１を所定整数倍の周波数に変換
して速度パルスＰＬＳ２を出力する。カウンタ回路２は
倍周波回路８から出力される速度パルスＰＬＳ２をカウ
ントしてカウント値ＣＮＴを出力する。ラッチ回路３は
基準クロック発生回路４から出力されるラッチ信号ＬＡ
Ｔを受けてカウンタ回路２からのカウント値ＣＮＴをラ
ッチする。基準クロック発生回路４は図示しないＣＰＵ
（中央処理装置）に対して一定周期τ（以降、サンプリ
ング期間τと称する。）毎に割り込み信号ＩＮＴを出力
する。ＣＰＵはこの割り込み信号ＩＮＴを受けてラッチ
回路３に対し読み取り指令ＲＣＶを出す。ラッチ回路３
はこの読み取り指令ＲＣＶを受けてラッチしているカウ
ント値ＣＮＴを速度発電機の速度パルス計数値として出
力する。また、カウンタ回路２は基準クロック発生回路
４から出力されるクリア信号ＣＬＲによってクリアされ
る。なお、倍周波回路８は特に精度を要求されない場合
には設ける必要はない。Generally, for such a purpose, a railway vehicle or the like is provided with a speed generator for generating a pulse (hereinafter referred to as a speed pulse) by rotating a gear wheel corresponding to the rotation of a wheel. Conventionally, there is known a device that counts the number of speed pulses output from this speed generator at regular time intervals, and thereby detects the speed of a railway vehicle or the like and the deceleration during deceleration. Hereinafter, such a device will be described as a velocity pulse counting device. FIG. 4 is a block diagram showing the configuration of a circuit used in this velocity pulse counting device. In FIG. 4, a waveform shaping circuit 1 waveform-shapes a speed pulse PLS output from a speed generator (not shown) and outputs a speed pulse PLS1. Double frequency circuit 8
Is a circuit provided to improve the detection accuracy, and converts the input speed pulse PLS1 into a frequency of a predetermined integral multiple and outputs the speed pulse PLS2. The counter circuit 2 counts the speed pulse PLS2 output from the frequency doubler circuit 8 and outputs a count value CNT. The latch circuit 3 outputs the latch signal LA output from the reference clock generation circuit 4.
Upon receiving T, the count value CNT from the counter circuit 2 is latched. The reference clock generation circuit 4 is a CPU (not shown)
An interrupt signal INT is output to the (central processing unit) at regular intervals τ (hereinafter referred to as sampling period τ). Upon receiving the interrupt signal INT, the CPU issues a read command RCV to the latch circuit 3. Latch circuit 3
Receives the read command RCV and outputs the latched count value CNT as the speed pulse count value of the speed generator. The counter circuit 2 is cleared by the clear signal CLR output from the reference clock generation circuit 4. The frequency doubler circuit 8 need not be provided if accuracy is not particularly required.
【０００４】次に、図５に示す各信号のタイミング・チ
ャートを参照しながら、この回路の動作を説明する。ま
ず、基準クロック発生回路４によって割り込み信号ＩＮ
Ｔが立ち上げられると、ＣＰＵは車両の速度計算を含ん
だ割り込み処理を行う。なお、この割り込み処理につい
ては後述する。また、割り込み信号ＩＮＴが立ち上げら
れた後、所定のパルス幅のラッチ信号ＬＡＴが基準クロ
ック発生回路４からラッチ回路３に対し出力される。こ
の結果、カウンタ回路２のカウント値ＣＮＴがラッチ回
路３によりラッチされる。また、ラッチ信号ＬＡＴが出
力された後、所定のパルス幅のクリア信号ＣＬＲが基準
クロック発生回路４から出力される。この結果、カウン
タ回路２はクリアされ、その後カウンタ回路２は速度パ
ルスＰＬＳ２の立ち上がり毎にカウントを行う。再び、
基準クロック発生回路４によって割り込み信号ＩＮＴが
立ち上げられた後、基準クロック発生回路４からラッチ
信号ＬＡＴが出力され、この時のカウンタ回路２のカウ
ント値ＣＮＴがラッチ回路３によりラッチされる。ここ
でラッチされるカウント値ＣＮＴはＣＰＵに取り込まれ
る速度パルス計数値を示している。また、ラッチ信号Ｌ
ＡＴの直後に基準クロック発生回路４からクリア信号Ｃ
ＬＲが出力され、これによりカウンタ回路２はクリアさ
れ、その後速度パルスＰＬＳ２の立ち上がり毎にカウン
トが行われる。この後、以上述べたような動作が繰り返
される。Next, the operation of this circuit will be described with reference to the timing chart of each signal shown in FIG. First, the reference clock generation circuit 4 causes an interrupt signal IN.
When T is started, the CPU performs interrupt processing including speed calculation of the vehicle. The interrupt process will be described later. Further, after the interrupt signal INT is raised, the latch signal LAT having a predetermined pulse width is output from the reference clock generation circuit 4 to the latch circuit 3. As a result, the count value CNT of the counter circuit 2 is latched by the latch circuit 3. Further, after the latch signal LAT is output, the clear signal CLR having a predetermined pulse width is output from the reference clock generation circuit 4. As a result, the counter circuit 2 is cleared, and then the counter circuit 2 counts each time the speed pulse PLS2 rises. again,
After the reference clock generation circuit 4 raises the interrupt signal INT, the reference clock generation circuit 4 outputs the latch signal LAT, and the count value CNT of the counter circuit 2 at this time is latched by the latch circuit 3. The count value CNT latched here indicates the speed pulse count value fetched by the CPU. Also, the latch signal L
Immediately after the AT, the clear signal C is output from the reference clock generation circuit 4.
LR is output, whereby the counter circuit 2 is cleared, and thereafter counting is performed at each rising edge of the speed pulse PLS2. After that, the operation described above is repeated.
【０００５】一方、ＣＰＵは基準クロック発生回路４に
よって割り込み信号ＩＮＴが立ち上げられると、ラッチ
回路３に対し読み取り指令ＲＣＶを出力する。この結
果、ラッチ回路３がラッチしているカウント値ＣＮＴが
速度パルス計数値として取り込まれる。さらに、ＣＰＵ
は上述のようにして得られた速度パルス計数値を用いて
以下に示す数式によって速度および減速時の減速度の算
出を行う。まず、速度Ｖ（ｋｍ／ｈ）と速度パルスの周
波数ｆ（ＨZ）との関係は、 ｆ ＝ （Ｐ×Ｖ×１０3）／（３．６×π×Ｄ） ……………（１） Ｐ：速度発電機１回転当たりの発生パルス数（Ｐ／Ｒ） Ｄ：車輪径（ｍｍ） π：円周率 によって表される。一方、図６に示すようにサンプリン
グ期間τにおける速度パルス計数値がｎtである場合、
速度パルス計数値ｎtは、 ｎt ＝ ｆ×τ ＝ （Ｐ×１０3）／（３．６×π×Ｄ）×Ｖ×τ ………（２） によって与えられるので、 Ｋ ＝ （Ｐ×１０3）／（３．６×π×Ｄ） …………………（３） と置くと、速度Ｖは、 Ｖ ＝ ｎt／（Ｋ×τ） …………………………………………（４） によって与えられる。一方、図６に示すように速度パル
ス計数値ｎtが得られた期間の次のサンプリング期間τ
における速度パルス計数値がｎt+1である場合、減速時
の減速度βは 、 β ＝ （ｎt−ｎt+1）／（Ｋ×τ2） ＝ Δｎ／（Ｋ×τ2）（ただし、Δｎ＝ｎt−ｎt+1）……（５） によって与えられる。On the other hand, when the reference clock generating circuit 4 raises the interrupt signal INT, the CPU outputs a read command RCV to the latch circuit 3. As a result, the count value CNT latched by the latch circuit 3 is fetched as the speed pulse count value. Furthermore, CPU
Calculates the speed and deceleration at the time of deceleration by the following mathematical expression using the speed pulse count value obtained as described above. First, the relationship between the velocity V (km / h) and the frequency f (H Z ) of the velocity pulse is as follows: f = (P × V × 10 3 ) / (3.6 × π × D) ………… ( 1) P: Number of pulses generated per rotation of the speed generator (P / R) D: Wheel diameter (mm) π: Represented by the pi. On the other hand, as shown in FIG. 6, when the velocity pulse count value in the sampling period τ is n t ,
The velocity pulse count value n t is given by n t = f × τ = (P × 10 3 ) / (3.6 × π × D) × V × τ (2), so K = (P × 10 3 ) / (3.6 × π × D) …………………… (3), the speed V is V = n t / (K × τ) …………………… …………………… given by (4). On the other hand, as shown in FIG. 6, the sampling period τ next to the period in which the velocity pulse count value n t is obtained.
When the speed pulse count value at is n t + 1 , the deceleration β during deceleration is β = (n t −n t + 1 ) / (K × τ 2 ) = Δn / (K × τ 2 ) ( However, Δn = n t −n t + 1 ) (5)
【０００６】また、上述した速度パルス計数装置以外
に、従来、速度発電機から出力される速度パルスのパル
ス周期を一定時間間隔毎に測定する装置が知られてい
る。以下、これを速度パルス周期測定装置と称して説明
を行う。図７はこの速度パルス周期測定装置に使用され
る回路の構成を示すブロック図である。図７において、
図４と同一の構成要素については、簡単のため図４と同
一符号を付し説明を省略する。５は速度計数信号発生回
路であり、波形整形回路１から出力される速度パルスＰ
ＬＳ１を取り込み、これを図示しないＣＰＵに対し割り
込み信号ＩＮＴ２として出力する。また、この速度計数
信号発生回路５は速度パルスＰＬＳ１に基づき、ＯＲゲ
ート６に対してパルスＰＬＳ３を出力し、ＮＯＲゲート
７に対してパルスＰＬＳ４を出力する。さらに、速度計
数信号発生回路５は基準クロック発生回路４から出力さ
れるクロック信号ＣＬＫを取り込み、これをカウンタ回
路２に対して出力する。カウンタ回路２は速度計数信号
発生回路５から出力されるクロック信号ＣＬＫをカウン
トしてカウント値ＣＮＴ２を出力する。ＮＯＲゲート７
は基準クロック発生回路４から出力されるパルスＬＡＴ
１と速度計数信号発生回路５から出力されるパルスＰＬ
Ｓ４とのＮＯＲをとり、ラッチ信号ＬＡＴ２を出力す
る。ラッチ回路３はこのラッチ信号ＬＡＴ２を受けてカ
ウンタ回路２のカウント値ＣＮＴ２をラッチする。一
方、ＯＲゲート６は基準クロック発生回路４から出力さ
れるパルスＣＬＲ１と速度計数信号発生回路５から出力
されるパルスＰＬＳ３とのＯＲをとり、クリア信号ＣＬ
Ｒ２を出力する。カウンタ回路２はこのクリア信号ＣＬ
Ｒ２によってクリアされる。また、ＣＰＵは基準クロッ
ク発生回路４から出力される割り込み信号ＩＮＴによっ
てサンプリング期間τの始まりを知る。さらに、ＣＰＵ
は速度計数信号発生回路５から割り込み信号ＩＮＴ２を
受ける毎にラッチ回路３に対し読み取り指令ＲＣＶを出
す。ラッチ回路３はこの読み取り指令ＲＣＶを受けてラ
ッチしているカウント値ＣＮＴ２を速度発電機の速度パ
ルスの周期としてＣＰＵに対して出力する。In addition to the speed pulse counting device described above, a device for measuring the pulse cycle of the speed pulse output from the speed generator at regular time intervals has been known. Hereinafter, this will be referred to as a velocity pulse period measuring device for description. FIG. 7 is a block diagram showing the configuration of a circuit used in this velocity pulse period measuring device. In FIG.
The same components as those of FIG. 4 are denoted by the same reference numerals as those of FIG. Reference numeral 5 denotes a speed count signal generation circuit, which is a speed pulse P output from the waveform shaping circuit 1.
LS1 is fetched and output as an interrupt signal INT2 to a CPU (not shown). The speed counting signal generating circuit 5 outputs a pulse PLS3 to the OR gate 6 and a pulse PLS4 to the NOR gate 7 based on the speed pulse PLS1. Further, the speed counting signal generating circuit 5 takes in the clock signal CLK output from the reference clock generating circuit 4 and outputs it to the counter circuit 2. The counter circuit 2 counts the clock signal CLK output from the speed count signal generation circuit 5 and outputs a count value CNT2. NOR gate 7
Is a pulse LAT output from the reference clock generation circuit 4.
1 and pulse PL output from the speed count signal generation circuit 5
The NOR with S4 is taken and the latch signal LAT2 is output. The latch circuit 3 receives the latch signal LAT2 and latches the count value CNT2 of the counter circuit 2. On the other hand, the OR gate 6 ORs the pulse CLR1 output from the reference clock generation circuit 4 and the pulse PLS3 output from the speed count signal generation circuit 5 to obtain a clear signal CL.
Output R2. The counter circuit 2 uses this clear signal CL
Cleared by R2. Further, the CPU knows the start of the sampling period τ from the interrupt signal INT output from the reference clock generation circuit 4. Furthermore, CPU
Outputs a read command RCV to the latch circuit 3 every time the interrupt signal INT2 is received from the speed count signal generation circuit 5. The latch circuit 3 receives the read command RCV and outputs the latched count value CNT2 to the CPU as the cycle of the speed pulse of the speed generator.
【０００７】次に、図８に示す各信号のタイミング・チ
ャートを参照しながら、この回路の動作を説明する。ま
ず、基準クロック発生回路４によって割り込み信号ＩＮ
Ｔが立ち上げられると、ＣＰＵは所定の割り込み処理を
行う。なお、この割り込み処理については後述する。ま
た、割り込み信号ＩＮＴが立ち上げられた後、所定のパ
ルス幅のラッチ信号ＬＡＴ２がラッチ回路３に入力され
る。この結果、カウンタ回路２のカウント値ＣＮＴ２が
ラッチ回路３によりラッチされる。また、ラッチ信号Ｌ
ＡＴ２が出力された後、所定のパルス幅のクリア信号Ｃ
ＬＲ２がカウンタ回路２に入力される。この結果、カウ
ンタ回路２はクリアされ、以降、速度計数信号発生回路
５から出力されるクロック信号ＣＬＫのクロック数のカ
ウントを続ける。その後、速度パルスＰＬＳ１が立ち上
がるのと同時に速度計数信号発生回路５から割り込み信
号ＩＮＴ２が立ち上げられると、ＣＰＵは所定の割り込
み処理を行う。なお、この割り込み処理についても後述
する。一方、速度パルスＰＬＳ１が立ち上がる毎にラッ
チ信号ＬＡＴ２がラッチ回路３に入力され、カウンタ回
路２のカウント値ＣＮＴ２がラッチ回路３によりラッチ
される。また、これと平行してラッチ信号ＬＡＴ２の直
後にクリア信号ＣＬＲ２がカウンタ回路２に入力され、
カウンタ回路２はその度にクリアされる。そして、基準
クロック発生回路４によって割り込み信号ＩＮＴが再び
立ち上げられた後、ラッチ信号ＬＡＴ２がラッチ回路３
に入力され、カウンタ回路２のカウント値ＣＮＴ２がラ
ッチ回路３によりラッチされる。また、ラッチ信号ＬＡ
Ｔ２が出力された後、クリア信号ＣＬＲ２がカウンタ回
路２に入力され、カウンタ回路２はクリアされる。この
後、以上述べたような動作が繰り返される。Next, the operation of this circuit will be described with reference to the timing chart of each signal shown in FIG. First, the reference clock generation circuit 4 causes an interrupt signal IN.
When T is started, the CPU performs a predetermined interrupt process. The interrupt process will be described later. Further, after the interrupt signal INT is raised, the latch signal LAT2 having a predetermined pulse width is input to the latch circuit 3. As a result, the count value CNT2 of the counter circuit 2 is latched by the latch circuit 3. Also, the latch signal L
After AT2 is output, a clear signal C having a predetermined pulse width
LR2 is input to the counter circuit 2. As a result, the counter circuit 2 is cleared, and thereafter, the number of clocks of the clock signal CLK output from the speed counting signal generating circuit 5 is continuously counted. After that, when the interrupt signal INT2 is raised from the speed count signal generation circuit 5 at the same time that the speed pulse PLS1 rises, the CPU performs a predetermined interrupt process. Note that this interrupt processing will also be described later. On the other hand, every time the speed pulse PLS1 rises, the latch signal LAT2 is input to the latch circuit 3, and the count value CNT2 of the counter circuit 2 is latched by the latch circuit 3. In parallel with this, the clear signal CLR2 is input to the counter circuit 2 immediately after the latch signal LAT2,
The counter circuit 2 is cleared each time. Then, after the interrupt signal INT is raised again by the reference clock generation circuit 4, the latch signal LAT2 changes to the latch circuit 3
And the count value CNT2 of the counter circuit 2 is latched by the latch circuit 3. In addition, the latch signal LA
After T2 is output, the clear signal CLR2 is input to the counter circuit 2 and the counter circuit 2 is cleared. After that, the operation described above is repeated.
【０００８】一方、ＣＰＵは基準クロック発生回路４に
よって割り込み信号ＩＮＴが立ち上げられると、サンプ
リング期間τの始まりを知る。その後、ＣＰＵは速度計
数信号発生回路５によって割り込み信号ＩＮＴ２が立ち
上げられると、ラッチ回路３に対し読み取り指令ＲＣＶ
を出力する。この結果、ラッチ回路３がラッチしている
カウント値ＣＮＴ２が速度パルスの周期としてＣＰＵに
取り込まれる。ただし、サンプリング期間τの開始から
最初に割り込み信号ＩＮＴ２が立ち上げられ取り込まれ
たカウント値ＣＮＴ２は速度パルスの周期としては半端
な値であるため、ＣＰＵはこれを処理の対象とせず、そ
の次から取り込まれるカウント値ＣＮＴ２を正規の速度
パルス周期として以下に示す数式に基づき、速度および
減速時の減速度の算出を行う。まず、図９に示すように
サンプリング期間τにおける１つ目の速度パルスの周期
をＴtとすると、速度パルスの周期Ｔtは、 Ｔt ＝ １／ｆ ……………………………………………………（６） となる。したがって、（６）式に（１）式および（３）
式を代入すると、 Ｔt ＝ １／（Ｋ×Ｖ） …………………………………………（７） となる。ここで、速度パルスの周期Ｔtはクロック数に
よって得られているので、時間（ｓ）に換算し直した計
数値Ｃtは、 Ｃt ＝ Ｔt×Ｆ0 …………………………………………………（８） Ｆ0：時間計数用クロック周波数（ＨZ）によって与えら
れるので、（８）式に（７）式を代入して変形すると、
速度Ｖは、 Ｖ ＝ Ｆ0／（Ｋ×Ｃt） ………………………………………（９） によって与えられる。そして、２つ目以降の速度パルス
の周期についても同様にして速度Ｖが与えられる。この
ようしてサンプリング期間τ毎に所定数の速度パルスの
周期について速度Ｖを求め、この期間の平均速度Ｖ
mは、 Ｖm ＝ ΣＶ／ａ ………………………………………………（１０） ａ：速度パルスの周期個数 によって与えられる。一方、図９に示すように速度パル
ス周期Ｔtが得られた期間の次のサンプリング期間τに
おける速度パルス周期がＴt+1である場合、その時の
（８）式によって与えられる計数値をＣt+1とすると、
減速時の減速度βは、 β ＝ Ｆ0／Ｋ×（１／Ｃt−１／Ｃt+1）／τ ………………………………………………（１１） によって与えられる。そして、速度の場合と同様に平均
減速度βmは、 βm ＝ Σβ／ａ ………………………………………………（１２） によって与えられる。On the other hand, when the reference clock generating circuit 4 raises the interrupt signal INT, the CPU knows the start of the sampling period τ. After that, when the interrupt signal INT2 is raised by the speed count signal generation circuit 5, the CPU issues a read command RCV to the latch circuit 3.
Is output. As a result, the count value CNT2 latched by the latch circuit 3 is fetched by the CPU as the cycle of the speed pulse. However, since the count value CNT2 that is taken in by the rising of the interrupt signal INT2 first from the start of the sampling period τ is an odd value for the cycle of the speed pulse, the CPU does not process it, The count and the deceleration at the time of deceleration are calculated based on the following mathematical expression with the captured count value CNT2 as the regular speed pulse period. First, when a period of T t of first speed pulses in the sampling period τ, as shown in FIG. 9, the period of the speed pulse T t is, T t = 1 / f .............................. ……………………………… (6). Therefore, in equation (6), equations (1) and (3)
Substituting the formula, T t = 1 / (K × V) ………………………………………… (7). Here, since the period T t of the speed pulse is obtained by the number of clocks, the count value C t converted back to the time (s) is C t = T t × F 0 …………………… ……………………………… (8) F 0 : Since it is given by the clock frequency (H Z ) for time counting, if the formula (7) is substituted into the formula (8),
The velocity V is given by V = F 0 / (K × C t ) …………………………………… (9). The velocity V is similarly applied to the second and subsequent velocity pulse cycles. In this way, the velocity V is calculated for each period of a predetermined number of velocity pulses every sampling period τ, and the average velocity V during this period is calculated.
m is V m = ΣV / a ………………………………………… (10) a: It is given by the number of cycles of the velocity pulse. On the other hand, as shown in FIG. 9, when the velocity pulse period in the sampling period τ next to the period in which the velocity pulse period T t is obtained is T t + 1 , the count value given by the equation (8) at that time is C If t + 1 ,
The deceleration β during deceleration is β = F 0 / K × (1 / C t −1 / C t + 1 ) / τ ……………………………………………… (11 ) Given by. Then, as in the case of speed, the average deceleration β m is given by β m = Σβ / a ………………………………………… (12).
【０００９】[0009]
【発明が解決しようとする課題】ところで、速度パルス
計数装置においては、速度発電機は基準クロック発生回
路４に対して非同期なタイミングで速度パルスを出力す
る。従って、速度パルスの周波数が一定である場合であ
っても、１サンプリング期間τの切り換わりタイミング
と速度発電機から出力される速度パルスの位相との関係
により、速度パルスのカウント値に最大“１”の差が生
じることがある。従って、このカウント値のばらつきに
起因した誤差が速度に含まれてしまう。このため、精度
を上げるには、１回転当たりの発生パルス数が多い速度
発電機を使用するか、サンプリング期間τを長くせざる
を得ない。ところが、発生パルス数の多い速度発電機は
大型であり実用に適さないという問題があった。また、
サンプリング期間τを長くすると、速度変化に対して追
従性の悪い速度検出となってしまうという問題があっ
た。一方、速度パルス周期測定装置においては、原理的
に速度発電機の歯車のピッチ間精度が直接速度および減
速時の減速度の検出精度に影響する。このため、高速域
において平均をとるべき周期個数ａを多くすることによ
って精度を維持せざるを得ない。ところが、この場合、
速度発電機から出力される速度パルスの最高周波数を
Ｆ、ＣＰＵによる速度パルス周期の読み取りおよびその
演算処理に要する時間をｔRとすると、最高周波数Ｆは １／Ｆ ＞ ｔR サンプリング期間τは τ ≦ （１／Ｆ−ｔR）・ａ という制限を受けてしまうという問題があった。By the way, in the speed pulse counter, the speed generator outputs the speed pulse at a timing asynchronous with the reference clock generating circuit 4. Therefore, even when the frequency of the speed pulse is constant, the maximum count value of the speed pulse is "1" due to the relationship between the switching timing of one sampling period τ and the phase of the speed pulse output from the speed generator. "Difference may occur. Therefore, the speed includes an error due to the variation in the count value. For this reason, in order to improve accuracy, it is inevitable to use a speed generator that generates a large number of pulses per rotation or to lengthen the sampling period τ. However, there is a problem that the speed generator with a large number of generated pulses is large and not suitable for practical use. Also,
If the sampling period τ is lengthened, there is a problem that the speed detection has a poor trackability with respect to the speed change. On the other hand, in the speed pulse period measuring device, in principle, the accuracy between the pitches of the gears of the speed generator directly affects the accuracy of detecting the speed and deceleration during deceleration. For this reason, the accuracy must be maintained by increasing the number of cycles a to be averaged in the high speed range. However, in this case,
Assuming that the maximum frequency of the speed pulse output from the speed generator is F, and the time required for the CPU to read the speed pulse period and its calculation processing is t R , the maximum frequency F is 1 / F> t R The sampling period τ is τ There is a problem that the restriction of ≦ (1 / F−t R ) · a is imposed.
【００１０】この発明は、このような背景の下になされ
たもので、速度および加速度・減速度を高精度かつ短時
間で検出でき、速度発電機から出力される速度パルスの
パルス数と速度発電機の歯車のピッチ間精度に影響を受
けることのない速度検出装置を提供することを目的とし
ている。The present invention has been made under such a background. The speed, acceleration and deceleration can be detected with high accuracy and in a short time, and the number of speed pulses output from the speed generator and the speed power generation can be achieved. An object of the present invention is to provide a speed detecting device that is not affected by the accuracy between pitches of gears of a machine.
【００１１】[0011]
【課題を解決するための手段】この発明は、上に述べた
課題を解決するために、輸送装置の車輪の回転に伴って
速度発電機から出力される速度パルスに基づき、該輸送
装置の速度および加速度・減速度を検出する検出装置に
おいて、所定のサンプリング期間内に出力された前記速
度パルスのうち１周期分のパルス波形が出力された速度
パルスのみを計数する計数手段と、前記計数手段によっ
て計数された速度パルスの出力に要した時間を計時する
計時手段と、前記計数手段によって得られた速度パルス
の計数値と前記計時手段によって得られた時間に基づ
き、前記輸送装置の走行速度を算出する第１の演算手段
と、前記第１の演算装置によって算出された隣接する２
つのサンプリング期間における走行速度に基づき、前記
輸送装置の加速度および減速度を算出する第２の演算手
段とを具備することを特徴としている。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention is based on a speed pulse output from a speed generator according to rotation of wheels of a transportation device, and the speed of the transportation device. Further, in the detection device for detecting acceleration / deceleration, the counting means for counting only the speed pulse in which a pulse waveform for one cycle is output among the speed pulses output in a predetermined sampling period, and the counting means The traveling speed of the transportation device is calculated based on the time counting means for counting the time required to output the counted speed pulse, the count value of the speed pulse obtained by the counting means and the time obtained by the time measuring means. First computing means and adjacent two calculated by the first computing device
It is characterized by comprising a second calculation means for calculating the acceleration and deceleration of the transportation device based on the traveling speed in one sampling period.
【００１２】[0012]
【作用】上述の構成によれば、所定のサンプリング期間
内に上記速度発電機から出力される速度パルスのうち１
周期分のパルス波形が出力された速度パルスのみ計数さ
れ、この計数された速度パルスの出力に要した時間が計
時される。そして、これら速度パルスの計数値と計時さ
れた時間に基づき、上記輸送装置の走行速度が算出され
る。また、隣接する２つのサンプリング期間において得
られた走行速度に基づき、前記輸送装置の加速度および
減速度が算出される。According to the above construction, one of the speed pulses output from the speed generator within a predetermined sampling period.
Only the speed pulse from which the pulse waveform for the period is output is counted, and the time required to output the counted speed pulse is measured. Then, the traveling speed of the transportation device is calculated based on the count value of these speed pulses and the time measured. Further, the acceleration and deceleration of the transportation device are calculated based on the traveling speeds obtained in the two adjacent sampling periods.
【００１３】[0013]
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。図１はこの発明の一実施例による速
度検出装置に使用される回路の構成を示すブロック図で
ある。図１において、図４と同一の構成要素について
は、簡単のため図４と同一符号を付し説明を省略する。
１１はＤフリップフロップであり、波形整形回路１から
出力される速度パルスＰＬＳ１がクロックＣＫとして入
力され、常にＨｉｇｈレベルの信号がデータＤとして入
力される。また、Ｄフリップフロップ１１は基準クロッ
ク発生回路４から出力されるクリア信号ＣＬＲによって
クリアされる。ＡＮＤゲート１４はＤフリップフロップ
１１の出力信号Ｑと基準クロック発生回路４から出力さ
れるクロック信号ＣＬＫとのＡＮＤをとり、クロック信
号ＣＬＫ２として出力する。カウンタ回路１２はこのク
ロック信号ＣＬＫ２をカウントしてカウント値ＣＮＴ１
２を出力する一方、基準クロック発生回路４から出力さ
れるクリア信号ＣＬＲによってクリアされる。また、カ
ウンタ回路１２はカウント値が所定値を越えるとオーバ
ーフロー信号ＯＦＬをＣＰＵに対して出力する。ラッチ
回路１３は基準クロック発生回路４が速度パルスＰＬＳ
１に基づいて出力するラッチ信号ＬＡＴ１３を受けてカ
ウンタ回路１２のカウント値ＣＮＴ１２をラッチする。
また、ラッチ回路１３はＣＰＵからの読み取り指令ＲＣ
Ｖ２を受けてラッチしているカウント値ＣＮＴ１２をＣ
ＰＵに対して出力する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a circuit used in a speed detecting device according to an embodiment of the present invention. In FIG. 1, the same components as those of FIG. 4 are denoted by the same reference numerals as those of FIG.
Reference numeral 11 denotes a D flip-flop, to which the speed pulse PLS1 output from the waveform shaping circuit 1 is input as a clock CK, and a High level signal is always input as data D. The D flip-flop 11 is cleared by the clear signal CLR output from the reference clock generation circuit 4. The AND gate 14 ANDs the output signal Q of the D flip-flop 11 and the clock signal CLK output from the reference clock generation circuit 4, and outputs the AND as the clock signal CLK2. The counter circuit 12 counts this clock signal CLK2 and counts the count value CNT1.
2 is output, while it is cleared by the clear signal CLR output from the reference clock generation circuit 4. Further, the counter circuit 12 outputs an overflow signal OFL to the CPU when the count value exceeds a predetermined value. In the latch circuit 13, the reference clock generation circuit 4 has a speed pulse PLS.
Upon receiving the latch signal LAT13 output based on 1, the count value CNT12 of the counter circuit 12 is latched.
Further, the latch circuit 13 outputs a read command RC from the CPU.
The count value CNT12 latched by receiving V2 is C
Output to PU.
【００１４】次に、図２に示す各信号のタイミング・チ
ャートを参照しながら、この回路の動作を説明する。ま
ず、基準クロック発生回路４によって割り込み信号ＩＮ
Ｔが立ち上げられると、ＣＰＵは後述する割り込み処理
を行う。また、割り込み信号ＩＮＴが立ち上げられた
後、所定のパルス幅のラッチ信号ＬＡＴが基準クロック
発生回路４からラッチ回路３に対し出力される。この結
果、カウンタ回路２のカウント値ＣＮＴがラッチ回路３
によりラッチされる。また、ラッチ信号ＬＡＴが出力さ
れた後、所定のパルス幅のクリア信号ＣＬＲが基準クロ
ック発生回路４から出力される。この結果、カウンタ回
路２およびカウンタ回路１２はクリアされる。その後、
速度パルスＰＬＳ１が１回目に立ち上がると、カウンタ
回路２は速度パルスＰＬＳ１のカウントを開始し、以
降、速度パルスＰＬＳ１が立ち上がる毎にカウントアッ
プを行う。一方、カウンタ回路１２は速度パルスＰＬＳ
１の１回目の立ち上がりからクロック信号ＣＬＫのクロ
ック数のカウントを開始する。そして、速度パルスＰＬ
Ｓ１が立ち上がる毎に所定のパルス幅のラッチ信号ＬＡ
Ｔ１３が基準クロック発生回路４からラッチ回路１３に
対し出力される。これにより、この時のカウンタ回路１
２のカウント値ＣＮＴ１２がラッチ回路１３によりラッ
チされる。そして、再び基準クロック発生回路４によっ
て割り込み信号ＩＮＴが立ち上げられると、基準クロッ
ク発生回路４からラッチ信号ＬＡＴが出力され、この時
のカウンタ回路２のカウント値ＣＮＴがラッチ回路３に
よりラッチされる。また、ラッチ信号ＬＡＴが出力され
た直後に基準クロック発生回路４からクリア信号ＣＬＲ
が出力され、カウンタ回路２およびカウンタ回路１２は
クリアされる。したがって、割り込み信号ＩＮＴの立ち
上がり直後においては、ラッチ回路３には図示Ａの値が
ラッチされ、ラッチ回路１３には図示Ｂの値がラッチさ
れることになる。Next, the operation of this circuit will be described with reference to the timing chart of each signal shown in FIG. First, the reference clock generation circuit 4 causes an interrupt signal IN.
When T is started, the CPU performs an interrupt process described later. Further, after the interrupt signal INT is raised, the latch signal LAT having a predetermined pulse width is output from the reference clock generation circuit 4 to the latch circuit 3. As a result, the count value CNT of the counter circuit 2 is changed to the latch circuit 3
Latched by. Further, after the latch signal LAT is output, the clear signal CLR having a predetermined pulse width is output from the reference clock generation circuit 4. As a result, the counter circuit 2 and the counter circuit 12 are cleared. afterwards,
When the speed pulse PLS1 rises for the first time, the counter circuit 2 starts counting the speed pulse PLS1 and thereafter counts up every time the speed pulse PLS1 rises. On the other hand, the counter circuit 12 uses the speed pulse PLS
The counting of the number of clocks of the clock signal CLK is started from the first rising edge of 1. And the velocity pulse PL
Each time S1 rises, a latch signal LA having a predetermined pulse width
T13 is output from the reference clock generation circuit 4 to the latch circuit 13. Thereby, the counter circuit 1 at this time
The count value CNT12 of 2 is latched by the latch circuit 13. When the interrupt signal INT is raised again by the reference clock generation circuit 4, the reference clock generation circuit 4 outputs the latch signal LAT, and the count value CNT of the counter circuit 2 at this time is latched by the latch circuit 3. Immediately after the latch signal LAT is output, the reference clock generation circuit 4 outputs the clear signal CLR.
Is output and the counter circuit 2 and the counter circuit 12 are cleared. Therefore, immediately after the rising edge of the interrupt signal INT, the value A shown in the figure is latched in the latch circuit 3, and the value B shown in the figure is latched in the latch circuit 13.
【００１５】一方、ＣＰＵは基準クロック発生回路４に
よって割り込み信号ＩＮＴが立ち上げられると、ラッチ
回路３に対し読み取り指令ＲＣＶを出力する。この結
果、ラッチ回路３がラッチしているカウント値ＣＮＴは
ＣＰＵに取り込まれる。ＣＰＵは取り込まれたカウント
値ＣＮＴから“１”を差し引いて速度パルス計数値を得
る。一方、ＣＰＵはラッチ回路１３に対し読み取り指令
ＲＣＶ２を出力する。ラッチ回路１３はこれを受けてラ
ッチしているカウント値ＣＮＴ１２、すなわち速度パル
ス計数値に対応する期間のクロック計数値をＣＰＵに対
して出力する。さらに、ＣＰＵはこのようにして得られ
た速度パルス計数値と速度パルス計数値に対応する期間
のクロック計数値を用いて、以下に示す数式によって速
度および減速時の減速度の算出を行う。まず、図３に示
すようにサンプリング期間τにおける速度パルス計数値
がｎt、速度パルス計数値に対応する期間のクロック計
数値がＮtであるとき、クロック計数値Ｎtを時間（ｓ）
に換算した速度パルス計数期間ｔtは ｔt ＝ １／Ｆ0×Ｎt …………………………………
…………（１３）によって与えられる。また、速度パル
ス計数値ｎtは、 ｎt ＝ Ｋ×Ｖ×ｔt ……………………………………………（１４） によって与えられ、（１４）式を変形すると、速度Ｖ
は、 Ｖ ＝ ｎt／（Ｋ×ｔt） ………………………………………（１５） によって与えられる。一方、図３に示すように速度パル
ス計数値ｎtおよび速度パルス計数期間ｔtが得られた期
間の次のサンプリング期間τにおける速度パルス計数値
がｎt+1、速度パルス計数期間がｔt+1である場合、減速
時の減速度βは、 β ＝ １／（Ｋ×τ）×（ｎt／ｔt−ｎt+1／ｔt+1） ……（１６） によって与えられる。On the other hand, when the reference clock generating circuit 4 raises the interrupt signal INT, the CPU outputs a read command RCV to the latch circuit 3. As a result, the count value CNT latched by the latch circuit 3 is fetched by the CPU. The CPU subtracts "1" from the fetched count value CNT to obtain the velocity pulse count value. On the other hand, the CPU outputs a read command RCV2 to the latch circuit 13. Upon receiving this, the latch circuit 13 outputs the latched count value CNT12, that is, the clock count value of the period corresponding to the speed pulse count value to the CPU. Further, the CPU uses the speed pulse count value and the clock count value of the period corresponding to the speed pulse count value thus obtained to calculate the speed and the deceleration at the time of deceleration by the following mathematical expressions. First, when the speed pulse count value in the sampling period τ is n t and the clock count value in the period corresponding to the speed pulse count value is N t as shown in FIG. 3, the clock count value N t is set to the time (s).
The speed pulse counting period t t converted to is t t = 1 / F 0 × N t …………………………………………
………… Given by (13). Further, the velocity pulse count value n t is given by n t = K × V × t t ……………………………………………… (14) , Speed V
Is given by V = n t / (K × t t ) …………………………………… (15). On the other hand, as shown in FIG. 3, the velocity pulse count value is n t + 1 and the velocity pulse count period is t t in the sampling period τ next to the period in which the velocity pulse count value n t and the velocity pulse count period t t are obtained. If it is +1, the deceleration beta during deceleration, β = 1 / (K × τ) × (n t / t t -n t + 1 / t t + 1) given by ... (16).
【００１６】なお、車両の速度が所定速度以下になり、
カウンタ回路１２のカウント値が所定値を越えると、カ
ウンタ回路１２はオーバーフロー信号ＯＦＬをＣＰＵに
対して出力する。これによりＣＰＵは現在の速度以下で
は速度および加速度・減速度の検出が不可能であること
を知ることができる。It should be noted that the speed of the vehicle falls below a predetermined speed,
When the count value of the counter circuit 12 exceeds a predetermined value, the counter circuit 12 outputs an overflow signal OFL to the CPU. As a result, the CPU can know that it is impossible to detect the speed and the acceleration / deceleration below the current speed.
【００１７】[0017]
【発明の効果】以上説明したように、この発明によれ
ば、輸送装置の車輪の回転に伴って速度発電機から出力
される速度パルスに基づき、該輸送装置の速度および加
速度・減速度を検出する検出装置において、所定のサン
プリング期間内に出力された前記速度パルスのうち１周
期分のパルス波形が出力された速度パルスのみを計数す
る計数手段と、前記計数手段によって計数された速度パ
ルスの出力に要した時間を計時する計時手段と、前記計
数手段によって得られた速度パルスの計数値と前記計時
手段によって得られた時間に基づき、前記輸送装置の走
行速度を算出する第１の演算手段と、前記第１の演算装
置によって算出された隣接する２つのサンプリング期間
における走行速度に基づき、前記輸送装置の加速度およ
び減速度を算出する第２の演算手段とを設けたので、速
度発電機から出力される速度パルスのパルス数と、速度
発電機の歯車のピッチ間精度の影響を受けることなく、
短いサンプリング期間で高精度に上記輸送装置の速度お
よび加速度・減速度を検出できるという効果が得られ
る。As described above, according to the present invention, the speed and the acceleration / deceleration of the transportation device are detected based on the speed pulse output from the speed generator according to the rotation of the wheels of the transportation device. In the detecting device, the counting means for counting only the speed pulse in which the pulse waveform for one cycle is output among the speed pulses output in the predetermined sampling period, and the output of the speed pulse counted by the counting means And a first calculating means for calculating the traveling speed of the transportation device based on the count value of the speed pulse obtained by the counting means and the time obtained by the time measuring means. , The acceleration and deceleration of the transportation device are calculated based on the traveling speeds in the two adjacent sampling periods calculated by the first arithmetic device. Since there is provided a second computing means, and the number of pulses of the speed pulse output from the tachometer generator, without being affected by the pitch between the accuracy of the tachometer generator gear,
The speed and acceleration / deceleration of the transportation device can be detected with high accuracy in a short sampling period.
【図１】この発明の一実施例による速度検出装置に使用
される回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a circuit used in a speed detection device according to an embodiment of the present invention.
【図２】同回路における各信号のタイミング・チャート
である。FIG. 2 is a timing chart of each signal in the same circuit.
【図３】同回路においてサンプリングされる速度パルス
計数値と速度パルス計数期間のクロック計数値を示す図
である。FIG. 3 is a diagram showing a velocity pulse count value sampled in the same circuit and a clock count value of a velocity pulse count period.
【図４】従来の速度パルス計数装置に使用される回路の
構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a circuit used in a conventional velocity pulse counting device.
【図５】同回路における各信号のタイミング・チャート
である。FIG. 5 is a timing chart of each signal in the same circuit.
【図６】同回路においてサンプリング期間毎に計数され
る速度パルスを示す図である。FIG. 6 is a diagram showing velocity pulses counted in each sampling period in the same circuit.
【図７】従来の速度パルス周期測定装置に使用される回
路の構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a circuit used in a conventional velocity pulse period measuring device.
【図８】同回路における各信号のタイミング・チャート
である。FIG. 8 is a timing chart of each signal in the same circuit.
【図９】同回路においてサンプリング期間毎に測定され
る速度パルス周期を示す図である。FIG. 9 is a diagram showing a velocity pulse cycle measured in each sampling period in the same circuit.
１ 波形整形回路 ２，１２ カウンタ回路 ３，１３ ラッチ回路 ４ 基準クロック発生回路 １１ Ｄフリップフロップ １４ ＡＮＤゲート 1 waveform shaping circuit 2, 12 counter circuit 3, 13 latch circuit 4 reference clock generation circuit 11 D flip-flop 14 AND gate
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 泉 東京都国分寺市光町二丁目８番地38 財団 法人鉄道総合技術研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Izumi Hasegawa 38-8 Mitsumachi, Kokubunji, Tokyo 38 Inside the Railway Technical Research Institute
Claims (1)
機から出力される速度パルスに基づき、該輸送装置の速
度および加速度・減速度を検出する検出装置において、 所定のサンプリング期間内に出力された前記速度パルス
のうち１周期分のパルス波形が出力された速度パルスの
みを計数する計数手段と、 前記計数手段によって計数された速度パルスの出力に要
した時間を計時する計時手段と、 前記計数手段によって得られた速度パルスの計数値と前
記計時手段によって得られた時間に基づき、前記輸送装
置の走行速度を算出する第１の演算手段と、 前記第１の演算装置によって算出された隣接する２つの
サンプリング期間における走行速度に基づき、前記輸送
装置の加速度および減速度を算出する第２の演算手段
と、 を具備することを特徴とする速度検出装置。1. A detection device for detecting the speed and acceleration / deceleration of a transportation device based on a speed pulse output from a speed generator in accordance with the rotation of a wheel of the transportation device, and outputting within a predetermined sampling period. Counting means for counting only the speed pulse in which a pulse waveform of one cycle is output from the speed pulse thus generated, and timing means for measuring the time required for outputting the speed pulse counted by the counting means, First calculation means for calculating the traveling speed of the transportation device based on the count value of the speed pulse obtained by the counting means and the time obtained by the time measurement means; and the adjacency calculated by the first calculation device. And a second calculation means for calculating acceleration and deceleration of the transportation device based on traveling speeds in two sampling periods. Speed detecting device for the.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029292A JPH0618538A (en) | 1992-02-05 | 1992-02-05 | Speed detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029292A JPH0618538A (en) | 1992-02-05 | 1992-02-05 | Speed detector |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0618538A true JPH0618538A (en) | 1994-01-25 |
Family
ID=12023093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029292A Pending JPH0618538A (en) | 1992-02-05 | 1992-02-05 | Speed detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618538A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011114438A1 (en) * | 2010-03-16 | 2011-09-22 | 三菱電機株式会社 | Speed detection device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432371A (en) * | 1977-08-17 | 1979-03-09 | Hitachi Ltd | Rotating speed detector |
-
1992
- 1992-02-05 JP JP2029292A patent/JPH0618538A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432371A (en) * | 1977-08-17 | 1979-03-09 | Hitachi Ltd | Rotating speed detector |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011114438A1 (en) * | 2010-03-16 | 2011-09-22 | 三菱電機株式会社 | Speed detection device |
| JP4912511B2 (en) * | 2010-03-16 | 2012-04-11 | 三菱電機株式会社 | Speed detection device |
| CN102792167A (en) * | 2010-03-16 | 2012-11-21 | 三菱电机株式会社 | Speed detection device |
| US9151772B2 (en) | 2010-03-16 | 2015-10-06 | Mitsubishi Electric Corporation | Speed detection device |
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|---|---|---|---|
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