JPH0650754Y2 - Brake braking test equipment - Google Patents

Brake braking test equipment

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JPH0650754Y2
JPH0650754Y2 JP6017590U JP6017590U JPH0650754Y2 JP H0650754 Y2 JPH0650754 Y2 JP H0650754Y2 JP 6017590 U JP6017590 U JP 6017590U JP 6017590 U JP6017590 U JP 6017590U JP H0650754 Y2 JPH0650754 Y2 JP H0650754Y2
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JP
Japan
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speed
signal
pulse generator
counter
circuit
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JP6017590U
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多吉 山下
博 小長谷
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Ono Sokki Co Ltd
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Ono Sokki Co Ltd
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Description

【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、ブレーキ、特に自動車のブレーキの制動試
験装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a braking test device for a brake, in particular for an automobile.

〔従来の技術〕[Conventional technology]

従来の技術による自動車のブレーキの制動試験装置の第
1例は、第5図に示すように走行面に接触して回転する
検出用の定周長の第5輪が自動車に結合され、第5輪の
車軸にパルス発生器1が設けられ、パルス発生器1から
のパルス信号が周波数−電圧変換器10を介してアナログ
信号として、パルス発生器1から直接のパルス信号と共
に高速記録計30、例えばペン書きオシログラフ、電磁オ
シログラフに入力されるようになっている。
A first example of a braking test device for a vehicle brake according to the related art is, as shown in FIG. 5, a fifth wheel of a constant circumferential length for detection which rotates in contact with a running surface is coupled to the vehicle, A pulse generator 1 is provided on a wheel axle, and a pulse signal from the pulse generator 1 is converted into an analog signal via a frequency-voltage converter 10 together with a pulse signal directly from the pulse generator 1 to a high speed recorder 30, for example, It is designed to be input to pen-written oscillographs and electromagnetic oscillographs.

前記アナログ信号は速度データとなり、パルス信号自体
のパルス数は走行距離データとなって記録時間と共に記
録されるので、記録チャートから所定速度間の減速時
間、即ち制動時間及び制動距離が読取られるのである。
Since the analog signal becomes speed data and the number of pulses of the pulse signal itself becomes travel distance data and is recorded together with the recording time, the deceleration time between predetermined speeds, that is, the braking time and the braking distance can be read from the recording chart. .

同じく第2例は、第6図に示すように、自動車に結合さ
れて走行面に接触して回転する定周長の第5輪の車軸
(図示しない)にパルス発生器1が設けられ、ゲート制
御回路4は、パルス発生器1と共にAND回路5を介して
第1カウンタ6に接続されており、更に別設されたクロ
ックパルス発生器7と共にAND回路8を介して第2カウ
ンタ9に接続されている。
Similarly, in the second example, as shown in FIG. 6, the pulse generator 1 is provided on the axle (not shown) of the fifth wheel having a constant circumferential length, which is coupled to the automobile and rotates in contact with the traveling surface, and the gate is provided. The control circuit 4 is connected to the first counter 6 via the AND circuit 5 together with the pulse generator 1, and is also connected to the second counter 9 via the AND circuit 8 together with the separately provided clock pulse generator 7. ing.

そして、ブレーキペタル自体に設けられた圧力スイッチ
やブレーキペタルの作動により開閉するリミットスイッ
チからのブレーキ操作信号、又はブレーキランプの動作
信号等がブレーキ開始信号としてゲート制御回路4に入
力するように接続されている。又、パルス発生器1のパ
ルス信号のパルス間隔が例えば0.2秒以上になった場合
を自動車の停止と見做して、それが検出された信号が停
止信号としてゲート制御回路4に入力するように接続さ
れている。
Then, a brake operation signal from a pressure switch provided on the brake petal itself or a limit switch opened and closed by the operation of the brake petal, an operation signal of a brake lamp, or the like is connected so as to be input to the gate control circuit 4 as a brake start signal. ing. Further, when the pulse interval of the pulse signal of the pulse generator 1 is, for example, 0.2 seconds or more, it is regarded as the stop of the vehicle, and the signal detected is input to the gate control circuit 4 as a stop signal. It is connected.

自動車の走行中には、走行速度V0に比例した周波数F0で
走行距離に対応した数Nのパルス信号がパルス発生器1
から出力される。
While the vehicle is running, a pulse signal of a number N corresponding to the distance traveled is generated by the pulse generator 1 at a frequency F0 proportional to the travel speed V0.
Is output from.

例えばフリップフロップ回路であるゲート制御回路4の
出力Cは、自動車の走行中には低レベルのままである
が、走行中に制動操作が行われ、ブレーキ開始信号がゲ
ート制御回路4に入力されると、高レベルになり、やが
て停止信号がゲート制御回路4に入力されると、再び低
レベルに戻る。
For example, the output C of the gate control circuit 4 which is a flip-flop circuit remains at a low level while the vehicle is running, but a braking operation is performed during the running and a brake start signal is input to the gate control circuit 4. Then, when the stop signal is input to the gate control circuit 4, it returns to the low level again.

ゲート制御回路4の出力Cは、AND回路5,8に入力され、
出力Cが高レベルの間だけ、AND回路5,8は開かれ、AND
回路5は、パルス発生器1からのパルス信号を第1カウ
ンタ6に導通し、AND回路8は、クロックパルス発生器
7からのクロックパルス信号を第2カウンタ9に導通す
る。
The output C of the gate control circuit 4 is input to the AND circuits 5 and 8,
The AND circuits 5 and 8 are opened only while the output C is at high level, and AND
The circuit 5 conducts the pulse signal from the pulse generator 1 to the first counter 6, and the AND circuit 8 conducts the clock pulse signal from the clock pulse generator 7 to the second counter 9.

従って、自動車の走行中における制動開始時点T1から自
動車停止時点T2までの間におけるパルス発生器1からの
パルス信号が第1カウンタ6において計数され、クロッ
クパルス発生器7からのクロックパルス信号が第2カウ
ンタ9において計数される。第1カウンタ6のカウンタ
数は、T1からT2までの走行距離を表わし、第2カウンタ
9のカウント数は、T1からT2までの経過時間を表わす。
Therefore, the pulse signal from the pulse generator 1 from the braking start time T1 to the vehicle stop time T2 while the vehicle is running is counted by the first counter 6, and the clock pulse signal from the clock pulse generator 7 is counted by the second counter 6. It is counted in the counter 9. The count number of the first counter 6 represents the traveling distance from T1 to T2, and the count number of the second counter 9 represents the elapsed time from T1 to T2.

従って、試験されるブレーキが作動開始されてから自動
車が停止までに要する所要走行距離及び所要時間が求め
られる。即ち、試験されるブレーキの制動性能が求めら
れる。
Therefore, the required mileage and the required time required for the automobile to stop after the brake to be tested is activated are obtained. That is, the braking performance of the tested brake is required.

〔考案が解決しようとする課題〕[Problems to be solved by the device]

上記の従来の技術による自動車のブレーキの制動試験装
置の第1例は、精度が低く、データの解析処理に時間や
手間がかかる。
The first example of the braking test device for a vehicle brake according to the above-mentioned conventional technique has low accuracy, and it takes time and labor to analyze the data.

第2例は、任意の所定速度変化区間における所定走行距
離及び所要時間の測定が不可能であるので、試験条件が
限定される。
In the second example, since it is impossible to measure the predetermined traveling distance and the required time in an arbitrary predetermined speed change section, the test conditions are limited.

この考案は、任意の所定速度変化区間における制動時間
及び制動距離等が直接求められる高精度のブレーキ制動
試験装置を提供するものである。
The present invention provides a highly accurate brake braking test device in which a braking time, a braking distance, etc. in an arbitrary predetermined speed change section are directly obtained.

〔課題を解決するための手段〕[Means for Solving the Problems]

この考案によるブレーキの制動試験装置は、自動車に結
合され、走行面に接触して回転する検出用の所定周長の
第5輪の回転に応じてパルス信号を出力するパルス発生
器、クロックパルス発生器、走行速度に比例したパルス
発生器からのパルス信号の周波数と走行速度より低い複
数の設定速度の夫々に対応した周波数とを比較する夫々
の比較器、比較器における比較結果により減速中の走行
速度が1つの設定速度に等しい時点と他の設定速度に等
しい時点とを検出する検出手段、前記両時点間に出力さ
れるパルス信号の数及びクロックパルス信号の数を計数
するカウンタとから構成されている。
A braking test device for a brake according to the present invention is a pulse generator, a clock pulse generator, which outputs a pulse signal in response to rotation of a fifth wheel having a predetermined peripheral length for detection, which is coupled to an automobile and rotates while contacting a running surface. Each of the comparators that compares the frequency of the pulse signal from the pulse generator proportional to the traveling speed with the frequency corresponding to each of a plurality of set speeds lower than the traveling speed, and traveling during deceleration according to the comparison result in the comparator It comprises a detection means for detecting a time point when the speed is equal to one set speed and a time point where the speed is equal to another set speed, and a counter for counting the number of pulse signals and the number of clock pulse signals output between the both time points. ing.

〔作用〕[Action]

自動車の走行中には、走行速度V0に比例した周波数F0で
走行距離に対応した数Nのパルス信号がパルス発生器か
ら出力される。周波数F0に対応した値N0は、一方の比較
器において第1速度設定値V1に対応する設定値N1と、他
方の比較器において第2速度設定値V2に対応する設定値
N2(N2<N1)と夫々比較される。
While the vehicle is traveling, a pulse signal of a number N corresponding to the traveling distance is output from the pulse generator at a frequency F0 proportional to the traveling speed V0. The value N0 corresponding to the frequency F0 is the set value N1 corresponding to the first speed set value V1 in one comparator and the set value corresponding to the second speed set value V2 in the other comparator.
It is compared with N2 (N2 <N1) respectively.

N0>N1(N0>N2)の場合は、両比較器からの出力信号は
ない。
When N0> N1 (N0> N2), there is no output signal from both comparators.

自動車の走行中に制動操作が行われ、自動車が減速、即
ちN0が減小される。そしてN0=N1になると、一方の比較
器から信号Aが出力され、更にN0=N2になる他方の比較
器から信号Bが出力される。
The braking operation is performed while the vehicle is running, and the vehicle is decelerated, that is, N0 is reduced. When N0 = N1, one of the comparators outputs the signal A, and the other comparator of N0 = N2 outputs the signal B.

信号Aと信号Bにより減速中の走行速度が1つ設定速度
に等しい時点と他の設定速度に等しい時点とが検出され
る。
The signal A and the signal B are used to detect when the traveling speed during deceleration is equal to one set speed and when the traveling speed is equal to another set speed.

そして、自動車が速度V0で走行中に制動されて速度が第
1速度設定値V1に減速された時点T1から更に第2速度設
定値V2に減速された時点T2までの間におけるパルス発生
器からのパルス信号とクロックパルス発生器からのクロ
ックパルス信号とがカウンタで計数される。
Then, from the time T1 when the vehicle is braked while traveling at the speed V0 and the speed is reduced to the first speed setting value V1 to the time T2 when the speed is further reduced to the second speed setting value V2, The counter counts the pulse signal and the clock pulse signal from the clock pulse generator.

パルス発生器からのパルス信号のカウント数は、T1から
T2までの走行距離を表わし、クロックパルス信号のカウ
ント数は、T1からT2までの経過時間を表わす。
The count number of the pulse signal from the pulse generator is from T1.
It represents the traveling distance to T2, and the count number of the clock pulse signal represents the elapsed time from T1 to T2.

試験されるブレーキが、制動操作され自動車を所定速度
から更に別の所定速度に減速するのに要する所要走行距
離及び所要時間が求められる。即ち、試験されるブレー
キの制動性能が求められる。
The required braking distance and the required time required to decelerate the vehicle from a predetermined speed to another predetermined speed are determined by the brake to be tested. That is, the braking performance of the tested brake is required.

〔実施例〕〔Example〕

この考案の実施例を図面に従って説明する。 An embodiment of this invention will be described with reference to the drawings.

ブレーキ制動試験装置は、自動車に結合されて走行面に
接触して回転する定周長の第5輪の車軸(図示しない)
に設けられたパルス発生器1には、第1図に示すように
第1比較部2及び第2比較部3が接続され、パルス信号
が入力されるようになっており、第1比較部2及び第2
比較部3は、ゲート制御回路4に夫々接続されている。
The brake braking test device is an axle (not shown) of a fifth wheel having a constant circumferential length, which is connected to an automobile and rotates while contacting a running surface.
As shown in FIG. 1, a first comparison unit 2 and a second comparison unit 3 are connected to the pulse generator 1 provided in the first comparison unit 2 and a pulse signal is input thereto. And the second
The comparators 3 are connected to the gate control circuit 4, respectively.

ゲート制御回路4は、パルス発生器1と共にAND回路5
を介して第1カウンタ6に接続されており、更に別設さ
れたクロックパルス発生器7と共にAND回路8を介して
第2カウンタ9に接続されている。
The gate control circuit 4 includes an AND circuit 5 together with the pulse generator 1.
Is connected to the first counter 6 via the AND circuit, and is also connected to the second counter 9 via the AND circuit 8 together with the separately provided clock pulse generator 7.

先ず第2図に示す第1実施例の比較部はアナログ方式で
あり、第1比較部2においては、F/V変換器(周波数−
速度変換器)10に第1アナログ比較器11が接続され、第
2比較部3においては、F/V変換器10に第2アナログ比
較器12が接続され、第1アナログ比較器11及び第2アナ
ログ比較器12には夫々のポテンシヨメータ等の第1アナ
ログ設定器13・第2アナログ設定器14が接続されてい
る。そしてF/V変換器10は、パルス発生器1からのパル
ス信号が入力されるように接続され、第1アナログ比較
器11及び第2アナログ比較器12は、ゲート制御回路4に
対し、夫々の信号を出力するように接続されている。
First, the comparison unit of the first embodiment shown in FIG. 2 is an analog type, and in the first comparison unit 2, the F / V converter (frequency-
The first analog comparator 11 is connected to the speed converter 10 and the second analog comparator 12 is connected to the F / V converter 10 in the second comparing section 3, and the first analog comparator 11 and the second analog comparator 11 are connected. A first analog setting device 13 and a second analog setting device 14 such as potentiometers are connected to the analog comparator 12. The F / V converter 10 is connected so that the pulse signal from the pulse generator 1 is input, and the first analog comparator 11 and the second analog comparator 12 are respectively connected to the gate control circuit 4. Connected to output a signal.

次に第3図に示す第2実施例の比較部は、ディジタル方
式であり、第1比較部2においては、カウンタ15に第1
ディジタル比較器16が接続され、第2比較部3において
は、カウンタ15に第2ディジタル比較器17が接続され、
第1ディジタル比較器16及び第2ディジタル比較器17に
は夫々の第1ディジタル設定器18・第2ディジタル設定
器19が接続されている。
Next, the comparison unit of the second embodiment shown in FIG. 3 is of a digital type, and in the first comparison unit 2, the counter 15
The digital comparator 16 is connected, and in the second comparing section 3, the counter 15 is connected to the second digital comparator 17,
A first digital setter 18 and a second digital setter 19 are connected to the first digital comparator 16 and the second digital comparator 17, respectively.

そしてカウンタ15は、タイミング信号発生器20が接続さ
れたAND回路21を介してパルス発生器1からのパルス信
号が入力されるように接続されると共に、タイミング信
号発生器20からリセット信号が直接入力されるように接
続されている。
The counter 15 is connected so that the pulse signal from the pulse generator 1 is input through the AND circuit 21 to which the timing signal generator 20 is connected, and the reset signal is directly input from the timing signal generator 20. Are connected as they are.

そして、第1ディジタル比較器16及び第2ディジタル比
較器17は、ゲート制御回路4に対し夫々の信号を出力す
るように接続されている。
The first digital comparator 16 and the second digital comparator 17 are connected to the gate control circuit 4 so as to output respective signals.

第2実施例において、第5輪1回転当りのパルス発生器
1のパルス信号のパルス数が少ない場合には、パルス発
生器1とAND回路21との間に逓倍手段を設けてもよい。
即ちパルス発生器1、周波数/電圧変換器、電圧/周波
数変換器及びAND回路21に順に接続し、電圧/周波数変
換器において単位電圧に対する周波数を大きくするので
ある。
In the second embodiment, when the number of pulses of the pulse signal of the pulse generator 1 per one rotation of the fifth wheel is small, a multiplying means may be provided between the pulse generator 1 and the AND circuit 21.
That is, the pulse generator 1, the frequency / voltage converter, the voltage / frequency converter, and the AND circuit 21 are sequentially connected to increase the frequency per unit voltage in the voltage / frequency converter.

上記のブレーキ制動試験装置の操作・作用について説明
する。
The operation and action of the above brake braking test device will be described.

第1図において、自動車の走行中には、走行速度V0に比
例した周波数F0で走行距離に対応した数Nのパルス信号
がパルス発生器1から出力される。周波数F0に対応した
値N0は、第1比較部2において第1速度設定値V1に対応
する設定値N1と、第2比較部3において第2速度設定値
V2に対応する設定値N2(N2<N1)と夫々比較される。
In FIG. 1, while the vehicle is traveling, the pulse generator 1 outputs a number N of pulse signals corresponding to the traveling distance at a frequency F0 proportional to the traveling speed V0. The value N0 corresponding to the frequency F0 is the setting value N1 corresponding to the first speed setting value V1 in the first comparing section 2 and the second speed setting value in the second comparing section 3.
The set values N2 (N2 <N1) corresponding to V2 are respectively compared.

N0>N1(N0>N2)の場合は、第1比較部2及び第2比較
部3からの出力信号はない。
When N0> N1 (N0> N2), there is no output signal from the first comparison unit 2 and the second comparison unit 3.

自動車の走行中に制動操作が行われ、自動車が減速、即
ちN0が減小される。そしてN0=N1になると、第1比較部
2から信号Aが出力され、更にN0=N2になる第2比較部
3から信号Bが出力される。
The braking operation is performed while the vehicle is running, and the vehicle is decelerated, that is, N0 is reduced. When N0 = N1, the signal A is output from the first comparing section 2, and the signal B is further output from the second comparing section 3 when N0 = N2.

ゲート制御回路4は、例えばフリップフロップ回路であ
り、その出力Cが、最初は低レベルのままであり、第1
比較部2から第1回目の信号である信号Aが入力される
と、高レベルになる。そして第2比較部3から第2回目
の信号である信号Bが入力されると、再び低レベルに戻
る。
The gate control circuit 4 is, for example, a flip-flop circuit, and its output C initially remains low level.
When the signal A, which is the first signal, is input from the comparison unit 2, the level becomes high. Then, when the signal B, which is the second signal, is input from the second comparison section 3, it returns to the low level again.

ゲート制御回路4の出力Cは、AND回路5,6に入力され、
出力Cが高レベルの間だけ、AND回路5,6は開かれ、AND
回路5は、パルス発生器1からのパルス信号を第1カウ
ンタ6に導通し、AND回路8は、クロックパルス発生器
7からのクロックパルス信号を第2カウンタ9に導通す
る。
The output C of the gate control circuit 4 is input to the AND circuits 5 and 6,
AND circuit 5 and 6 are opened only while output C is high
The circuit 5 conducts the pulse signal from the pulse generator 1 to the first counter 6, and the AND circuit 8 conducts the clock pulse signal from the clock pulse generator 7 to the second counter 9.

従って、自動車が速度V0で走行中に制動されて速度が第
1速度設定値V1に減速された時点T1から更に第2速度設
定値V2に減速された時点T2までの間におけるパルス発生
器1からのパルス信号が第1カウンタ6において計数さ
れ、クロックパルス発生器7からのクロックパルス信号
が第2カウンタ9において計数される。第1カウンタ6
のカウント数は、T1からT2までの走行距離を表わし、第
2カウンタ9のカウント数は、T1からT2までの経過時間
を表わす。
Therefore, from the pulse generator 1 from the time T1 when the vehicle is braked while traveling at the speed V0 and the speed is reduced to the first speed setting value V1 to the time T2 when the speed is further reduced to the second speed setting value V2. Pulse signals are counted by the first counter 6, and clock pulse signals from the clock pulse generator 7 are counted by the second counter 9. First counter 6
The count number of represents the traveling distance from T1 to T2, and the count number of the second counter 9 represents the elapsed time from T1 to T2.

試験されるブレーキが、制動操作され自動車を所定速度
から更に別の所定速度に減速するのに要する所要走行距
離及び所要時間が求められる。即ち、試験されるブレー
キの制動性能が求められる。
The required braking distance and the required time required to decelerate the vehicle from a predetermined speed to another predetermined speed are determined by the brake to be tested. That is, the braking performance of the tested brake is required.

上記の第1比較部2及び第2比較部3の比較作用につい
て更に詳述すると、第2図に示すように比較部がアナロ
グ方式である場合においては、パルス発生器1からのパ
ルス信号は、F/V変換器10に入力され、走行速度に対応
するパルス信号の周波数は、それに対応した電圧信号に
変換され、第1アナログ設定器13・第2アナログ設定器
14において夫々設定された所定速度に対応する電圧値と
第1アナログ比較器11及び第2アナログ比較器12におい
て比較される。
The comparison operation of the first comparison unit 2 and the second comparison unit 3 will be described in more detail. When the comparison unit is of the analog type as shown in FIG. 2, the pulse signal from the pulse generator 1 is: The frequency of the pulse signal corresponding to the traveling speed, which is input to the F / V converter 10, is converted into the corresponding voltage signal, and the first analog setting device 13 and the second analog setting device
The voltage values corresponding to the predetermined speeds respectively set in 14 are compared in the first analog comparator 11 and the second analog comparator 12.

第3図に示すように上記の第1比較部2及び第2比較部
3がディジタル方式である場合においては、タイミング
信号発生器20の出力はAND回路21に入力され、その出力
が高レベルの間だけAND回路21が開かれ、AND回路21は、
パルス発生器1からのパルス信号をカウンタ15に導通す
る。そして、所定の計数時間毎のタイミング信号発生器
20からの低レベル信号は、カウンタ15にリセット信号と
して直接入力される。
As shown in FIG. 3, when the first comparing section 2 and the second comparing section 3 are of the digital type, the output of the timing signal generator 20 is input to the AND circuit 21 and its output is at a high level. The AND circuit 21 is opened only for a while, and the AND circuit 21
The pulse signal from the pulse generator 1 is conducted to the counter 15. And a timing signal generator for each predetermined counting time
The low level signal from 20 is directly input to the counter 15 as a reset signal.

従って、リセット信号の間隔におけるパルス発生器1か
らのパルス信号はカウンタ15において計数される。その
計数値は、単位時間におけるパルス発生器1のパルス信
号のパルス数、即ち走行速度を表わし、第1ディジタル
設定器18・第2ディジタル設定器19において夫々設定さ
れた所定速度に対応する数値と第1ディジタル比較器16
及び第2ディジタル比較器17において比較される。
Therefore, the pulse signal from the pulse generator 1 in the interval of the reset signal is counted by the counter 15. The count value represents the number of pulses of the pulse signal of the pulse generator 1 per unit time, that is, the traveling speed, and the numerical values corresponding to the predetermined speeds set by the first digital setting device 18 and the second digital setting device 19, respectively. First digital comparator 16
And a second digital comparator 17 for comparison.

上記の両実施例における第1アナログ設定器13・第2ア
ナログ設定器14及び第1ディジタル設定器18・第2ディ
ジタル設定器19においては、自動車の走行速度V=V0か
ら停止V=0までの任意の速度に対応する値が設定され
得る。
In the first analog setting device 13, the second analog setting device 14, the first digital setting device 18, and the second digital setting device 19 in both of the above embodiments, the traveling speed V = V0 of the automobile to the stop V = 0. A value corresponding to any speed can be set.

別の実施例として、上記の第1実施例及び第2実施例に
おけるゲート制御回路4及びAND回路5,8を用いない第4
図に示すような型式がある。
As another embodiment, a fourth embodiment in which the gate control circuit 4 and the AND circuits 5 and 8 in the first and second embodiments are not used.
There are types as shown in the figure.

第1比較部2は第1微分回路22に、第2比較部3は第2
微分回路23に夫々接続され、第1微分回路22は、第1カ
ウンタ6及び第2カウンタ9に接続され、第2微分回路
23は、第1カウンタ6及び第2カウンタ9と共に夫々の
ラッチ回路24,25に接続されている。
The first comparing unit 2 is the first differentiating circuit 22, and the second comparing unit 3 is the second
The first differentiating circuit 22 is connected to the differentiating circuit 23, respectively, and the first differentiating circuit 22 is connected to the first counter 6 and the second counter 9.
23 is connected to the respective latch circuits 24 and 25 together with the first counter 6 and the second counter 9.

第4図において、第1図におけるのと同様に自動車の速
度V0の走行中に制動操作が行われ、自動車は第1速度設
定値V1に減速された時点T1に第1比較部2から信号Aが
出力され、更に第2速度設定値V1に減速された時点T1に
第2比較部3から信号Bが出力される。
In FIG. 4, as in the case of FIG. 1, the braking operation is performed while the vehicle is traveling at the speed V0, and the vehicle is decelerated to the first speed set value V1. Is output, and the signal B is output from the second comparison unit 3 at time T1 when the speed is further reduced to the second speed setting value V1.

各比較部2,3からの出力が第1微分回路22及び第2微分
回路23で微分され、各出力の立上りの時点をとらえた微
分信号が出力される。第1微分回路22からの微分信号が
第1カウンタ6及び第2カウンタ9に入力されると、各
カウンタ6,9は、ゼロリセットされ、パルス発生器1及
びクロックパルス発生器7からのパルス信号のカウント
が再開され、夫々のカウント数はラッチ回路24,25に入
力される。そして、第2微分回路23からの微分信号がラ
ッチ回路24,25に入力されると、第1カウンタ6及び第
2カウンタ9からの夫々のカウント数がラッチされる。
The outputs from the respective comparison units 2 and 3 are differentiated by the first differentiating circuit 22 and the second differentiating circuit 23, and a differential signal that captures the rising time of each output is output. When the differential signal from the first differentiating circuit 22 is input to the first counter 6 and the second counter 9, the counters 6 and 9 are reset to zero, and the pulse signals from the pulse generator 1 and the clock pulse generator 7 are output. Counting is restarted, and the respective count numbers are input to the latch circuits 24 and 25. When the differential signal from the second differentiating circuit 23 is input to the latch circuits 24 and 25, the respective count numbers from the first counter 6 and the second counter 9 are latched.

〔考案の効果〕[Effect of device]

この考案の自動車のブレーキの制動試験装置によれば、
制動動作開始から停止に至るまでの間の如何なる速度変
化区間における減速所要時間及び減速所要距離も自動的
に且つ高精度に直ちに計測することができる。従って、
緒条件に応じたブレーキの性能の正確な試験結果が制動
操作において直ちに求められる。
According to the braking test device for a vehicle brake of the present invention,
The deceleration required time and the deceleration required distance in any speed change section from the start of the braking operation to the stop can be immediately measured automatically and with high accuracy. Therefore,
Accurate test results of the braking performance depending on the operating conditions are immediately obtained in the braking operation.

【図面の簡単な説明】[Brief description of drawings]

第1図は、この考案の実施例における自動車のブレーキ
の制動試験装置の構成概要図、 第2図は、この考案の第1実施例における上自動車のブ
レーキの制動試験装置の部分構成図、 第3図は、この考案の第2実施例における自動車のブレ
ーキの制動試験装置の部分構成図、 第4図は、この考案の第1,2実施例における自動車のブ
レーキの制動試験装置の変形構成部分図、 第5図及び第6図は、従来の技術における自動車のブレ
ーキの制動試験装置の構成概要図である。 1:パルス発生器、2:第1比較部、3:第2比較部 4:ゲート制御回路、5,8,21:AND回路 6:第1カウンタ、7:クロックパルス発生器 9:第2カウンタ、10:F/V変換器 11:第1アナログ比較器、12:第2アナログ比較器 13:第1アナログ設定器、14:第2アナログ設定器 15:カウンタ、16:第1ディジタル比較器 17:第2ディジタル比較器 18:第1ディジタル設定器 19:第2ディジタル設定器 20:タイミング信号発生器 22:第1微分回路、23:第2微分回路 24,25:ラッチ回路
FIG. 1 is a schematic configuration diagram of a braking test device for a vehicle brake according to an embodiment of the present invention, and FIG. 2 is a partial configuration diagram of a braking test device for an upper vehicle brake according to a first embodiment of the present invention. FIG. 3 is a partial configuration diagram of a braking test device for a vehicle brake according to the second embodiment of the present invention, and FIG. 4 is a modified configuration part of a braking test device for a vehicle brake according to the first and second embodiments of the present invention. FIG. 5, FIG. 5 and FIG. 6 are schematic configuration diagrams of a braking test device for a vehicle brake according to a conventional technique. 1: pulse generator, 2: first comparison unit, 3: second comparison unit 4: gate control circuit, 5,8,21: AND circuit 6: first counter, 7: clock pulse generator 9: second counter , 10: F / V converter 11: first analog comparator, 12: second analog comparator 13: first analog setter, 14: second analog setter 15: counter, 16: first digital comparator 17 : Second digital comparator 18: First digital setter 19: Second digital setter 20: Timing signal generator 22: First differentiation circuit, 23: Second differentiation circuit 24, 25: Latch circuit

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】自動車に結合され、走行面に接触して回転
する検出用の所定周長の第5輪の回転に応じてパルス信
号を出力するパルス発生器、クロックパルス発生器、走
行速度に比例したパルス発生器からのパルス信号の周波
数と走行速度より低い複数の設定速度の夫々に対応した
周波数とを比較する夫々の比較器、比較器における比較
結果により減速中の走行速度が1つの設定速度に等しい
時点と他の設定速度に等しい時点とを検出する検出手
段、前記両時点間に出力されるパルス信号の数及びクロ
ックパルス信号の数を計数するカウンタとから構成され
たブレーキの制動試験装置
1. A pulse generator, a clock pulse generator, and a traveling speed, which are connected to an automobile, and which output a pulse signal in response to rotation of a fifth wheel having a predetermined circumferential length for detection, which rotates in contact with a traveling surface. Each comparator that compares the frequency of the pulse signal from the proportional pulse generator with the frequency corresponding to each of a plurality of set speeds lower than the traveling speed, and the traveling speed during deceleration is set to one by the comparison result in the comparators. Braking test of a brake comprising a detection means for detecting a time point equal to a speed and another time point equal to a set speed, and a counter for counting the number of pulse signals and the number of clock pulse signals output between the both time points. apparatus
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