JPH0787460B2 - セル分配装置 - Google Patents
セル分配装置Info
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- JPH0787460B2 JPH0787460B2 JP8138692A JP8138692A JPH0787460B2 JP H0787460 B2 JPH0787460 B2 JP H0787460B2 JP 8138692 A JP8138692 A JP 8138692A JP 8138692 A JP8138692 A JP 8138692A JP H0787460 B2 JPH0787460 B2 JP H0787460B2
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Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ交換におけるセル
の、入力速度より低い速度の出力線に分配する際のセル
分配装置に関する。
の、入力速度より低い速度の出力線に分配する際のセル
分配装置に関する。
【０００２】
【従来の技術】従来の共通バッファ型セル分配装置を図
５に示すブロック図を参照して説明する。まず、セルの
入力時には、入力線１１０から入力速度Ｖin（ｂｐｓ）
で入力されたセルの出力先情報は制御線１１３を介して
バッファ制御部１１４に送られる。バッファ制御部１１
４では、この出力先情報をもとに出力先別のアドレスリ
ストを管理する。セルデータはデータ線１１９を介し
て、セル蓄積用メモリ１１２に蓄積される。
５に示すブロック図を参照して説明する。まず、セルの
入力時には、入力線１１０から入力速度Ｖin（ｂｐｓ）
で入力されたセルの出力先情報は制御線１１３を介して
バッファ制御部１１４に送られる。バッファ制御部１１
４では、この出力先情報をもとに出力先別のアドレスリ
ストを管理する。セルデータはデータ線１１９を介し
て、セル蓄積用メモリ１１２に蓄積される。
【０００３】また、セルの出力時には、接続される各出
力先１２１，１２３，〜，１２（Ｎ−１），１２Ｎにつ
いて、それぞれ１／（Ｖout ×セル長（ｂｉｔ））の周
期でセルの読み出しをセル蓄積メモリ１１２から行う。
すなわち、このときの出力速度はＶout （ｂｐｓ）とな
る。また、セルの出力順序は、セルの入力時にバッファ
制御部１１４で作成したリスト情報をもとに行われる。
例えば、このリスト情報に示される先頭のセルを出力す
る際には、アドレス線１１８を介して、セル蓄積メモリ
１１２に当該セルに係るアドレス情報を送り、このセル
蓄積メモリ１１２に蓄積されるセルの内から、送られて
きたアドレスに該当するセルを読みだして、データ線１
１８を介してセル分配セレクタ１１５に出力し、さらに
セル分配セレクタ１１５で振り分けることで各出力線１
２１，１２３，〜，１２（Ｎ−１），１２Ｎに出力す
る。
力先１２１，１２３，〜，１２（Ｎ−１），１２Ｎにつ
いて、それぞれ１／（Ｖout ×セル長（ｂｉｔ））の周
期でセルの読み出しをセル蓄積メモリ１１２から行う。
すなわち、このときの出力速度はＶout （ｂｐｓ）とな
る。また、セルの出力順序は、セルの入力時にバッファ
制御部１１４で作成したリスト情報をもとに行われる。
例えば、このリスト情報に示される先頭のセルを出力す
る際には、アドレス線１１８を介して、セル蓄積メモリ
１１２に当該セルに係るアドレス情報を送り、このセル
蓄積メモリ１１２に蓄積されるセルの内から、送られて
きたアドレスに該当するセルを読みだして、データ線１
１８を介してセル分配セレクタ１１５に出力し、さらに
セル分配セレクタ１１５で振り分けることで各出力線１
２１，１２３，〜，１２（Ｎ−１），１２Ｎに出力す
る。
【０００４】ところで、このような入出力方法にあっ
て、入力速度Ｖinで入力されたセルが出力速度Ｖout 、
出力方路数Ｎの共通バッファ型のセル分配装置で分配さ
れる際には、出力時刻を各出力先について同時刻に設定
しているため、図２のバッファ内残留セル数の推移図に
示される推移線（図中Ｂで示す）からも判るように、セ
ル出力時刻で残留セル数が減少する以外では、セル蓄積
メモリとしてのバッファ内の残留セル数はセルの入力に
よって増加するのみである。そのためセル出力時刻間、
すなわち次のセル出力時刻前に、一旦、セル蓄積メモリ
が溢れたとき、いわゆるオーバフロー状態ときには、そ
れ以後入力されるセルは、該セルの出力先に関係なく次
の出力時刻になるまで廃棄され続けてしまう。
て、入力速度Ｖinで入力されたセルが出力速度Ｖout 、
出力方路数Ｎの共通バッファ型のセル分配装置で分配さ
れる際には、出力時刻を各出力先について同時刻に設定
しているため、図２のバッファ内残留セル数の推移図に
示される推移線（図中Ｂで示す）からも判るように、セ
ル出力時刻で残留セル数が減少する以外では、セル蓄積
メモリとしてのバッファ内の残留セル数はセルの入力に
よって増加するのみである。そのためセル出力時刻間、
すなわち次のセル出力時刻前に、一旦、セル蓄積メモリ
が溢れたとき、いわゆるオーバフロー状態ときには、そ
れ以後入力されるセルは、該セルの出力先に関係なく次
の出力時刻になるまで廃棄され続けてしまう。
【０００５】さらにセル分配装置の出力速度が入力速度
に比べて、低速になればなるほど次の出力時刻までの間
が空くことから、出力できなかったセルがセル蓄積メモ
リに蓄積され残留している時間が長くなり、さらにセル
分配装置に到着するセル数が増加することから、セルの
廃棄がさらに引き起こされ易くなる。
に比べて、低速になればなるほど次の出力時刻までの間
が空くことから、出力できなかったセルがセル蓄積メモ
リに蓄積され残留している時間が長くなり、さらにセル
分配装置に到着するセル数が増加することから、セルの
廃棄がさらに引き起こされ易くなる。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の技術においては、出力時刻にセルを送出したのち、次
の出力時刻となるまでの間、共通バッファ内にセルが入
力され続けることから、その間にセル蓄積メモリが溢れ
た場合には、それ以後に入力されるセルは次の出力時刻
まで廃棄され続けることになり、セル分配装置の廃棄特
性が悪化する。また、セル分配装置に入力されるセルの
入力速度が出力速度に比べ、大きくなるにつれて、この
悪化傾向も増すことになる。
の技術においては、出力時刻にセルを送出したのち、次
の出力時刻となるまでの間、共通バッファ内にセルが入
力され続けることから、その間にセル蓄積メモリが溢れ
た場合には、それ以後に入力されるセルは次の出力時刻
まで廃棄され続けることになり、セル分配装置の廃棄特
性が悪化する。また、セル分配装置に入力されるセルの
入力速度が出力速度に比べ、大きくなるにつれて、この
悪化傾向も増すことになる。
【０００７】本発明は上記状況に鑑みなされたもので、
セル分配装置の各出力部の出力サイクルを個別に割り当
て、共通バッファからのセルの出力間隔を小さくするこ
とにより、セル蓄積メモリに、より早く空き領域を確保
して、廃棄率特性や出力線使用率の向上を期待すること
ができるセル分配装置を提供することを目的とする。
セル分配装置の各出力部の出力サイクルを個別に割り当
て、共通バッファからのセルの出力間隔を小さくするこ
とにより、セル蓄積メモリに、より早く空き領域を確保
して、廃棄率特性や出力線使用率の向上を期待すること
ができるセル分配装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明のセル分配装置は、入力線を介して到着する
セルを一時的に蓄積するためのセル蓄積メモリを備え、
この到着するセルの内部情報に示される出力先情報に基
づいて、セル蓄積メモリから複数の出力線に、入力速度
よりも低速で送出するセル分配装置において、前記セル
蓄積メモリからセルを読み出し、対応する前記出力線に
前記セルを出力する複数の出力手段と、この複数の出力
手段のそれぞれに対し個別の時刻をセル読み出し時刻と
して割り当てる出力タイミング調整手段とを備えること
を要旨とする。
に、本発明のセル分配装置は、入力線を介して到着する
セルを一時的に蓄積するためのセル蓄積メモリを備え、
この到着するセルの内部情報に示される出力先情報に基
づいて、セル蓄積メモリから複数の出力線に、入力速度
よりも低速で送出するセル分配装置において、前記セル
蓄積メモリからセルを読み出し、対応する前記出力線に
前記セルを出力する複数の出力手段と、この複数の出力
手段のそれぞれに対し個別の時刻をセル読み出し時刻と
して割り当てる出力タイミング調整手段とを備えること
を要旨とする。
【０００９】
【作用】本発明のセル分配装置によれば、各出力線単位
で個別の時刻に各出力線の出力時刻を割り当てるため、
セル蓄積メモリが溢れている状態からセルが入力可能に
なる状態になるまでの時間を短くすることができ、空き
領域を従来例よりも早く確保できる。
で個別の時刻に各出力線の出力時刻を割り当てるため、
セル蓄積メモリが溢れている状態からセルが入力可能に
なる状態になるまでの時間を短くすることができ、空き
領域を従来例よりも早く確保できる。
【００１０】
【実施例】以下、図面を参照しながら本発明の一実施例
を説明する。図１は本発明を適用したセル分配装置のブ
ロック図である。
を説明する。図１は本発明を適用したセル分配装置のブ
ロック図である。
【００１１】図１に示したセル分配装置は１本の入力線
を介して入力速度Ｖinで入力するセルを出力速度Ｖout
でＮ本の出力線に分割して出力するものである。
を介して入力速度Ｖinで入力するセルを出力速度Ｖout
でＮ本の出力線に分割して出力するものである。
【００１２】以下、概略の構成を説明する。共通バッフ
ァ１は、セル蓄積メモリ１２と、このセル蓄積メモリ１
２と入力制御線１３を介して接続されるバッファ制御部
１４とアドレスバス１８及びデータバス１９によって構
成される。
ァ１は、セル蓄積メモリ１２と、このセル蓄積メモリ１
２と入力制御線１３を介して接続されるバッファ制御部
１４とアドレスバス１８及びデータバス１９によって構
成される。
【００１３】セル蓄積メモリ１２は入力線を介して入力
されるセルを蓄積するものである。このセル蓄積メモリ
１２としては、通常バッファメモリが使用される。バッ
ファ制御部１４は送られてきた出力先情報をもとに、各
出力先についての出力リストの管理を行うものである。
されるセルを蓄積するものである。このセル蓄積メモリ
１２としては、通常バッファメモリが使用される。バッ
ファ制御部１４は送られてきた出力先情報をもとに、各
出力先についての出力リストの管理を行うものである。
【００１４】また、共通バッファ１は、前記アドレスバ
ス１８及びデータバス１９を介して、複数の出力部１７
１，１７２，〜，１７Ｎと接続される。この複数の出力
部１７１，１７２，〜，１７Ｎは、出力時刻制御線１６
１，１６２，〜，１６Ｎを介して出力タイミング部１５
と接続される。この出力タイミング部１５は各出力部の
出力時刻を管理し、各出力部１７１，１７２，〜，１７
Ｎの各出力時刻に、共通バッファ１に対してセルの読み
込みを開始するように指示する信号を出力時刻制御線１
６１，１６２，〜，１６Ｎを介して各出力部１７１，１
７２，〜，１７Ｎに送るものである。
ス１８及びデータバス１９を介して、複数の出力部１７
１，１７２，〜，１７Ｎと接続される。この複数の出力
部１７１，１７２，〜，１７Ｎは、出力時刻制御線１６
１，１６２，〜，１６Ｎを介して出力タイミング部１５
と接続される。この出力タイミング部１５は各出力部の
出力時刻を管理し、各出力部１７１，１７２，〜，１７
Ｎの各出力時刻に、共通バッファ１に対してセルの読み
込みを開始するように指示する信号を出力時刻制御線１
６１，１６２，〜，１６Ｎを介して各出力部１７１，１
７２，〜，１７Ｎに送るものである。
【００１５】次に、本実施例の作用を図１及び図２を参
照して説明する。まず、入力線１０を介して、セルが入
力速度Ｖin（ｂｐｓ）で共通バッファ１に入力され、セ
ル蓄積メモリ１２に書き込まれる。このとき、共通バッ
ファ１に入力されたセルの出力先情報は入力制御線１３
を介してバッファ制御部１４に送られる。
照して説明する。まず、入力線１０を介して、セルが入
力速度Ｖin（ｂｐｓ）で共通バッファ１に入力され、セ
ル蓄積メモリ１２に書き込まれる。このとき、共通バッ
ファ１に入力されたセルの出力先情報は入力制御線１３
を介してバッファ制御部１４に送られる。
【００１６】出力タイミング部１５において管理される
各出力部１７１，１７２，〜，１７Ｎの出力時刻に基づ
いて、共通バッファ１に対してセルの読み込み開始を指
示するための信号が出力時刻制御線１６１，１６２，
〜，１６Ｎを介して各出力部１７１，１７２，〜，１７
Ｎに対して出力される。出力タイミング部１５から指示
を受けた各出力部１７１，１７２，〜，１７Ｎは、バッ
ファ制御部１４に対してセル出力要求信号をアドレスバ
スを介して送る。
各出力部１７１，１７２，〜，１７Ｎの出力時刻に基づ
いて、共通バッファ１に対してセルの読み込み開始を指
示するための信号が出力時刻制御線１６１，１６２，
〜，１６Ｎを介して各出力部１７１，１７２，〜，１７
Ｎに対して出力される。出力タイミング部１５から指示
を受けた各出力部１７１，１７２，〜，１７Ｎは、バッ
ファ制御部１４に対してセル出力要求信号をアドレスバ
スを介して送る。
【００１７】バッファ制御部１４は、セル送出要求信号
を受け取ると、要求信号が送られてきた出力部の出力リ
スト情報から先頭セルのアドレスをセル蓄積メモリ１２
に対してアドレスバス１８を介して送り、セル蓄積メモ
リ１２は指定されたアドレスにあるセルをデータバス１
９を介して、要求のあった出力部にセルの送出を行う。
を受け取ると、要求信号が送られてきた出力部の出力リ
スト情報から先頭セルのアドレスをセル蓄積メモリ１２
に対してアドレスバス１８を介して送り、セル蓄積メモ
リ１２は指定されたアドレスにあるセルをデータバス１
９を介して、要求のあった出力部にセルの送出を行う。
【００１８】このとき、出力タイミング部１５が各出力
部１７１，〜，１７Ｎへの共通バッファ１への読み込み
開始指示信号の出力周期を １／（セル長（ｂｉｔ）×Ｖout ）（ｓｅｃ） になるように設定することで、各出力部の読み出し周期
が １／（セル長（ｂｉｔ）×Ｖout ）（ｓｅｃ） となり、各出力線１ａ１，１ａ２，〜，１ａＮの速度が
Ｖout （ｂｐｓ）になる。
部１７１，〜，１７Ｎへの共通バッファ１への読み込み
開始指示信号の出力周期を １／（セル長（ｂｉｔ）×Ｖout ）（ｓｅｃ） になるように設定することで、各出力部の読み出し周期
が １／（セル長（ｂｉｔ）×Ｖout ）（ｓｅｃ） となり、各出力線１ａ１，１ａ２，〜，１ａＮの速度が
Ｖout （ｂｐｓ）になる。
【００１９】また、本実施例においては、出力タイミン
グ部１５の各出力部１７１，１７２，〜，１７Ｎの出力
時刻管理は個別に行われる。すなわち、出力部１７１の
出力時刻を基準に考えた場合、その他の出力部１７２，
〜，１７Ｎの出力時刻を出力部１７１と異なる時刻に割
り当てることで、各出力部１７２，〜，１７Ｎの出力時
刻を遅らせるようにしている。
グ部１５の各出力部１７１，１７２，〜，１７Ｎの出力
時刻管理は個別に行われる。すなわち、出力部１７１の
出力時刻を基準に考えた場合、その他の出力部１７２，
〜，１７Ｎの出力時刻を出力部１７１と異なる時刻に割
り当てることで、各出力部１７２，〜，１７Ｎの出力時
刻を遅らせるようにしている。
【００２０】図２に本実施例における共通バッファ内の
残留セル数の推移と従来のセル分配装置のバッファ内残
留セル数の推移の比較図を示す。
残留セル数の推移と従来のセル分配装置のバッファ内残
留セル数の推移の比較図を示す。
【００２１】図２の本実施例における共通バッファ内残
留セル数推移線Ａは従来例の共通バッファ内残留セル数
推移線Ｂと比較して、任意の時間内における共通バッフ
ァ内の残留セル数の変動が小さいことがわかる。これは
本実施例におけるセル分配装置においては、各出力部１
７１，１７２，〜，１７Ｎの出力時刻を個別に割り当て
て、セルの出力を頻繁に行うようにしており、そのため
共通バッファの領域確保が短時間に行われ、結果的にそ
の後にセルが入力されてもバッファ内残留セル数の変化
が小さくなり、セル分配装置のセル蓄積メモリ容量が同
一の場合に従来例よりもセル廃棄が起こり難くなる。
留セル数推移線Ａは従来例の共通バッファ内残留セル数
推移線Ｂと比較して、任意の時間内における共通バッフ
ァ内の残留セル数の変動が小さいことがわかる。これは
本実施例におけるセル分配装置においては、各出力部１
７１，１７２，〜，１７Ｎの出力時刻を個別に割り当て
て、セルの出力を頻繁に行うようにしており、そのため
共通バッファの領域確保が短時間に行われ、結果的にそ
の後にセルが入力されてもバッファ内残留セル数の変化
が小さくなり、セル分配装置のセル蓄積メモリ容量が同
一の場合に従来例よりもセル廃棄が起こり難くなる。
【００２２】次に、図１を参照して、出力タイミング部
１５が出力部１７１，〜，１７Ｎの出力時刻の時間割り
当てに関して行うタイミング制御について、幾つかの実
施例を挙げて説明する。
１５が出力部１７１，〜，１７Ｎの出力時刻の時間割り
当てに関して行うタイミング制御について、幾つかの実
施例を挙げて説明する。
【００２３】まず、第１の実施例として、出力タイミン
グ部１５が各々の出力部１７１，１７２，〜，１７Ｎに
対して、異なる時刻に、かつ出力時刻の時間間隔のそれ
ぞれが等間隔になるように要求するものがある。この場
合、各々の出力部に要求する時刻は、入力速度Ｖin、出
力速度Ｖout 、出力方路数Ｎとした場合に、出力部１７
１の出力時刻を０とした時に、それぞれの出力部１７
２，〜，１７Ｎの出力時刻の差ＯＴn は次式のような時
刻に割り当てられる。
グ部１５が各々の出力部１７１，１７２，〜，１７Ｎに
対して、異なる時刻に、かつ出力時刻の時間間隔のそれ
ぞれが等間隔になるように要求するものがある。この場
合、各々の出力部に要求する時刻は、入力速度Ｖin、出
力速度Ｖout 、出力方路数Ｎとした場合に、出力部１７
１の出力時刻を０とした時に、それぞれの出力部１７
２，〜，１７Ｎの出力時刻の差ＯＴn は次式のような時
刻に割り当てられる。
【００２４】
【数１】 式（１）のように出力部１７１，〜，１７Ｎの出力時刻
を割り当てると、セル蓄積メモリ１２に空き領域ができ
るまでの時間ｔは、
を割り当てると、セル蓄積メモリ１２に空き領域ができ
るまでの時間ｔは、
【００２５】
【数２】 となり、従来例に比べ、Ｎ分の１の時間でセル蓄積メモ
リ内の空き領域を確保することができる。
リ内の空き領域を確保することができる。
【００２６】また、第２の実施例では数個の出力部１７
１，〜，１７Ｎ時刻を同一時刻に割り当てることによっ
て数本の出力線を同時に出力するものである。
１，〜，１７Ｎ時刻を同一時刻に割り当てることによっ
て数本の出力線を同時に出力するものである。
【００２７】以下、出力線１ａ１，１ａ２，〜，１ａＮ
の内、何本を同一時刻に出力させるかを、到着するメッ
セージの長さ（セル数）の平均の特性を利用した場合に
ついて説明する。入力速度Ｖin、出力速度Ｖout 、出力
方路数Ｎとした場合に、到着するメッセージが平均Ａv
セルから構成されるとすると、出力部１７１の出力時刻
を０とした時の、出力部１７２，〜，１７Ｎの出力割り
当て時刻ＯＴn は次式（３）のようになる。
の内、何本を同一時刻に出力させるかを、到着するメッ
セージの長さ（セル数）の平均の特性を利用した場合に
ついて説明する。入力速度Ｖin、出力速度Ｖout 、出力
方路数Ｎとした場合に、到着するメッセージが平均Ａv
セルから構成されるとすると、出力部１７１の出力時刻
を０とした時の、出力部１７２，〜，１７Ｎの出力割り
当て時刻ＯＴn は次式（３）のようになる。
【００２８】
【数３】 但し、ＩＮＴ：小数点以下切り捨て この式で示す出力時刻を出力部１７１，〜，１７Ｎに割
り当てると、セル分配装置からＡv 個ずつセルが出力さ
れる。
り当てると、セル分配装置からＡv 個ずつセルが出力さ
れる。
【００２９】この場合、前記、式（１）の時に比べて、
セル蓄積メモリ１２内に空き領域ができるまでの時間ｔ
は、
セル蓄積メモリ１２内に空き領域ができるまでの時間ｔ
は、
【００３０】
【数４】 となり、Ａv 倍になるものの、１回の出力で生じるセル
蓄積メモリ１２の空き領域が式（１）の時に比べてＡv
倍となるので、メッセージが数セルからなる連続したセ
ル流の到着する場合などに対処する際に最適である。
蓄積メモリ１２の空き領域が式（１）の時に比べてＡv
倍となるので、メッセージが数セルからなる連続したセ
ル流の到着する場合などに対処する際に最適である。
【００３１】次に、図１に示したセル分配装置によって
異なる時刻に出力されたセルを再度、出力時刻を揃える
ための回路を設けた一実施例を図３を参照して説明す
る。
異なる時刻に出力されたセルを再度、出力時刻を揃える
ための回路を設けた一実施例を図３を参照して説明す
る。
【００３２】図３において、入力線３０を介してセルが
入力速度Ｖin（ｂｐｓ）で共通バッファ３に入力され、
セル蓄積メモリ３２に書き込まれる。その際、セルの出
力先情報は制御線３３を介してバッファ制御部３４に送
られる。バッファ制御部３４は送られてきた出力情報を
もとに、各出力先についての出力リストの管理を行う。
入力速度Ｖin（ｂｐｓ）で共通バッファ３に入力され、
セル蓄積メモリ３２に書き込まれる。その際、セルの出
力先情報は制御線３３を介してバッファ制御部３４に送
られる。バッファ制御部３４は送られてきた出力情報を
もとに、各出力先についての出力リストの管理を行う。
【００３３】出力タイミング部３５は各出力部の出力時
刻を管理し、各出力部３７１，３７２，〜，３７Ｎの各
出力時刻に、共通バッファ３に対してセルの読み込みを
開始するように指示する信号を出力時刻制御線３６１，
〜，３６Ｎを通じて、各出力部３７１，〜，３７Ｎに送
る。出力タイミング部１５から指示を受けた各出力部３
７１，〜，３７Ｎはバッファ制御部３４に対してセル出
力要求信号をアドレスバスを使って送る。バッファ制御
部３４はセル送出要求信号を受けると、要求信号が送ら
れてきた出力部の出力リスト情報から先頭セルのアドレ
スをセル蓄積メモリ３２に対してアドレスバスを使用し
て送り、セル蓄積メモリ３２は指定されたアドレスにあ
るセルをデータバスを使用して、要求のあった出力部に
セルの送出を行う。
刻を管理し、各出力部３７１，３７２，〜，３７Ｎの各
出力時刻に、共通バッファ３に対してセルの読み込みを
開始するように指示する信号を出力時刻制御線３６１，
〜，３６Ｎを通じて、各出力部３７１，〜，３７Ｎに送
る。出力タイミング部１５から指示を受けた各出力部３
７１，〜，３７Ｎはバッファ制御部３４に対してセル出
力要求信号をアドレスバスを使って送る。バッファ制御
部３４はセル送出要求信号を受けると、要求信号が送ら
れてきた出力部の出力リスト情報から先頭セルのアドレ
スをセル蓄積メモリ３２に対してアドレスバスを使用し
て送り、セル蓄積メモリ３２は指定されたアドレスにあ
るセルをデータバスを使用して、要求のあった出力部に
セルの送出を行う。
【００３４】出力タイミング部３５は各出力部３７１，
〜，３７Ｎへの共通バッファ３への読み込み開始指示信
号の出力周期を １／（セル長（ｂｉｔ）×Ｖout ）（ｓｅｃ） になるように設定することで、各出力部の読み出し周期
が １／（セル長（ｂｉｔ）×Ｖout ）（ｓｅｃ） となり、各中間出力線３ａ１，〜，３ａＮの速度がＶ
out （ｂｐｓ）になる。
〜，３７Ｎへの共通バッファ３への読み込み開始指示信
号の出力周期を １／（セル長（ｂｉｔ）×Ｖout ）（ｓｅｃ） になるように設定することで、各出力部の読み出し周期
が １／（セル長（ｂｉｔ）×Ｖout ）（ｓｅｃ） となり、各中間出力線３ａ１，〜，３ａＮの速度がＶ
out （ｂｐｓ）になる。
【００３５】ここで、出力タイミング部３５の各出力部
３７１，〜，３７Ｎの出力時刻管理は個別に行われる。
つまり出力部３７１の出力時刻を基準に考えた場合、そ
の他の出力部３７２，〜，３７Ｎの出力時刻を出力部３
７１と異なる時刻に割り当てることで、各出力部３７
２，〜，３７Ｎの出力時刻を遅らせるようにしている。
３７１，〜，３７Ｎの出力時刻管理は個別に行われる。
つまり出力部３７１の出力時刻を基準に考えた場合、そ
の他の出力部３７２，〜，３７Ｎの出力時刻を出力部３
７１と異なる時刻に割り当てることで、各出力部３７
２，〜，３７Ｎの出力時刻を遅らせるようにしている。
【００３６】各中間出力線３ａ１，〜，３ａＮの信号は
出力タイミング部３５で管理された時刻で、異なる時刻
に各出力部３７１，〜，３７Ｎから送られてくるもので
あり、送られてきたセルを位相同期用メモリ４１１，
〜，４１Ｎに一旦蓄積する。
出力タイミング部３５で管理された時刻で、異なる時刻
に各出力部３７１，〜，３７Ｎから送られてくるもので
あり、送られてきたセルを位相同期用メモリ４１１，
〜，４１Ｎに一旦蓄積する。
【００３７】出力タイミング部３５は １／（セル長（ｂｉｔ）×Ｖout ）（ｓｅｃ） の周期で位相同期部４３に出力部３７１，〜，３７Ｎの
出力時刻が一通り終わったという信号を送る。この信号
を受け取った位相同期部４３は位相同期用メモリ５ｃ
１，〜，５ｃＮの全てに対して読み出し命令を送り、セ
ルは同時に出力線３ｂ１，〜，３ｂＮに出力されるよう
になる。
出力時刻が一通り終わったという信号を送る。この信号
を受け取った位相同期部４３は位相同期用メモリ５ｃ
１，〜，５ｃＮの全てに対して読み出し命令を送り、セ
ルは同時に出力線３ｂ１，〜，３ｂＮに出力されるよう
になる。
【００３８】次に、セル分配装置を多段構成にして、各
段の出力サイクルを短くするような構成をとったセル分
配装置について説明する。いまここで、図１に示したセ
ル分配装置を用いて、入力速度Ｖinと出力速度Ｖout と
の比Ｖin／Ｖout が大きな値である場合、すなわち、出
力の際に、かなり速度を落とさなければならない場合を
想定する。この場合には、Ｖin／Ｖout の増大に併せて
出力線数Ｎも多くしなければならず、そのためセル分配
装置の規模が大きくなり、しかも出力サイクルも長いも
のになる。従って、最適な出力時刻割り当てを行って
も、セル蓄積メモリの空き領域を作る時間は長くなって
しまう。
段の出力サイクルを短くするような構成をとったセル分
配装置について説明する。いまここで、図１に示したセ
ル分配装置を用いて、入力速度Ｖinと出力速度Ｖout と
の比Ｖin／Ｖout が大きな値である場合、すなわち、出
力の際に、かなり速度を落とさなければならない場合を
想定する。この場合には、Ｖin／Ｖout の増大に併せて
出力線数Ｎも多くしなければならず、そのためセル分配
装置の規模が大きくなり、しかも出力サイクルも長いも
のになる。従って、最適な出力時刻割り当てを行って
も、セル蓄積メモリの空き領域を作る時間は長くなって
しまう。
【００３９】そこでＶin／Ｖout が大きい場合にはセル
分配装置を多段構成として、各段の出力サイクルを短く
する。その一実施例として三段構成のセル分配装置につ
いてのブロック図を図４に示す。
分配装置を多段構成として、各段の出力サイクルを短く
する。その一実施例として三段構成のセル分配装置につ
いてのブロック図を図４に示す。
【００４０】図４に示したセル分配装置は入力速度
Ｖin、目的の出力速度Ｖout 、目的の出力線数Ｎとなる
セル分配装置である。この目的とするセル分配装置を構
成するにおいて、まず入力線５０より、速度Ｖinで入力
されたセルは１段目のセル分配装置に入力される。１段
目のセル分配装置５１は入力速度Ｖinで、出力速度
Ｖ1 、出力線数Ｊで動作するセル分配装置であり、１段
目のセル分配装置の出力はそれぞれ速度Ｖ1 の第１中間
線５１ａ１，〜，５１ａＪに接続される。
Ｖin、目的の出力速度Ｖout 、目的の出力線数Ｎとなる
セル分配装置である。この目的とするセル分配装置を構
成するにおいて、まず入力線５０より、速度Ｖinで入力
されたセルは１段目のセル分配装置に入力される。１段
目のセル分配装置５１は入力速度Ｖinで、出力速度
Ｖ1 、出力線数Ｊで動作するセル分配装置であり、１段
目のセル分配装置の出力はそれぞれ速度Ｖ1 の第１中間
線５１ａ１，〜，５１ａＪに接続される。
【００４１】第１中間線はそれぞれ２段目のセル分配装
置５２１，〜，５２Ｊの入力に接続される。第２段セル
分配装置５２１，〜，５２Ｊは入力速度Ｖ1 、出力速度
Ｖ2、出力線数Ｋのセル分配装置であり、さらに２段目
の出力は、例えば第２段セル分配装置５２１の出力は第
２中間線５２１ａ１，〜，５２１ａＫに接続され、第２
段セル分配装置５２Ｊの出力は第２中間線５２Ｊａ１，
〜，５２ＪａＫに接続される。
置５２１，〜，５２Ｊの入力に接続される。第２段セル
分配装置５２１，〜，５２Ｊは入力速度Ｖ1 、出力速度
Ｖ2、出力線数Ｋのセル分配装置であり、さらに２段目
の出力は、例えば第２段セル分配装置５２１の出力は第
２中間線５２１ａ１，〜，５２１ａＫに接続され、第２
段セル分配装置５２Ｊの出力は第２中間線５２Ｊａ１，
〜，５２ＪａＫに接続される。
【００４２】第２中間線はそれぞれ３段目のセル分配装
置５３１１，〜，５３ＪＫの入力に接続される。そして
第３段セル分配装置５３１１，〜，５３ＪＫは入力速度
Ｖ2、出力速度Ｖout 、出力本数Ｌのセル分配装置であ
り、出力速度Ｖout で出力線５３１１ａ１，〜，５３Ｊ
ＫａＬにそれぞれ出力される。この第３段セル分配装置
５３１１，〜，５３ＪＫの出力で速度Ｖout となり、３
回の処理で入力速度Ｖ in、出力速度Ｖout 、出力線数Ｊ
×Ｋ×Ｌのセル分配装置を構成することができる。
置５３１１，〜，５３ＪＫの入力に接続される。そして
第３段セル分配装置５３１１，〜，５３ＪＫは入力速度
Ｖ2、出力速度Ｖout 、出力本数Ｌのセル分配装置であ
り、出力速度Ｖout で出力線５３１１ａ１，〜，５３Ｊ
ＫａＬにそれぞれ出力される。この第３段セル分配装置
５３１１，〜，５３ＪＫの出力で速度Ｖout となり、３
回の処理で入力速度Ｖ in、出力速度Ｖout 、出力線数Ｊ
×Ｋ×Ｌのセル分配装置を構成することができる。
【００４３】また、ここで各段セル分配装置の出力線数
Ｊ、Ｋ、ＬをＪ×Ｋ×Ｌ＝Ｎとなるように決定すること
で、出力線Ｎにすることができる。このように多段構成
にすることで、入力／出力速度比が大きい時に、速度比
の負担を各段のセル分配装置に分散させることで、１段
構成のセル分配装置よりも効率をよくすることができ
る。また、第１段目の入力速度や最終段の出力速度の異
なるセル分配装置を使うことで、装置全体の入出力速度
を変化させることができ、また装置全体の入出力速度等
を変更する場合においても、中間段のセル分配を装置を
そのまま使用することができるので、装置構成の変更の
点で有利になる。
Ｊ、Ｋ、ＬをＪ×Ｋ×Ｌ＝Ｎとなるように決定すること
で、出力線Ｎにすることができる。このように多段構成
にすることで、入力／出力速度比が大きい時に、速度比
の負担を各段のセル分配装置に分散させることで、１段
構成のセル分配装置よりも効率をよくすることができ
る。また、第１段目の入力速度や最終段の出力速度の異
なるセル分配装置を使うことで、装置全体の入出力速度
を変化させることができ、また装置全体の入出力速度等
を変更する場合においても、中間段のセル分配を装置を
そのまま使用することができるので、装置構成の変更の
点で有利になる。
【００４４】
【発明の効果】以上記述した如く本発明によれば、セル
分配装置の各出力部の出力サイクルを個別に割り当てる
ことで、セル蓄積メモリにより早く空き領域を作ること
が可能となるので、廃棄率特性や出力線使用率の向上を
期待することができる。
分配装置の各出力部の出力サイクルを個別に割り当てる
ことで、セル蓄積メモリにより早く空き領域を作ること
が可能となるので、廃棄率特性や出力線使用率の向上を
期待することができる。
【図１】本発明のセル分配装置の一実施例を示すブロッ
ク図である。
ク図である。
【図２】本発明のセル分配装置と従来のセル分配装置に
おけるバッファ内の残留セル数の推移を比較するタイミ
ング図である。
おけるバッファ内の残留セル数の推移を比較するタイミ
ング図である。
【図３】本発明のセル分配装置に位相同期装置を後段に
付加した一実施例を示すブロック図である。
付加した一実施例を示すブロック図である。
【図４】セル分配装置を３段構成にした一実施例を示す
ブロック図である。
ブロック図である。
【図５】従来の共通バッファ型セル分配装置の一例を示
すブロック図である。
すブロック図である。
１ 共通バッファ １０ 入力線 １２ セル蓄積メモリ １３ 入力制御線 １４ バッファ制御部 １５ 出力タイミング部 １８ アドレスバス １９ データバス １ａ 出力線 １１０ 入力線 １１２ セル蓄積メモリ １１３ 入力制御線 １１４ バッファ制御部 １１５ セル分配セレクタ １１８ アドレス線 １１９ データ線 １２ 出力線 １６１ 出力時刻制御線 １７１ 出力部 ３ 共通バッファ ３０ 入力線 ３２ セル蓄積メモリ ３３ 入力制御線 ３４ バッファ制御部 ３５ 出力タイミング部 ３８ アドレスバス ３９ データバス ３ａ１〜３ａＮ 中間出力線 ３ｂ１〜３ｂＮ 出力線 ３６１〜３６Ｎ 出力時刻制御線 ３７１〜３７Ｎ 出力部 ４１１〜４１Ｎ 位相同期用メモリ ４３ 位相同期部 ５０ 入力線 ５１ 第１段セル分配装置 ５１ａ 第１中間線 ５２ 第２段セル分配装置 ５２１ａ 第２中間線 ５３ 第３段セル分配装置 ５３１１ａ 出力線 Ａ 本発明におけるバッファ内セル残留推移線 Ｂ 従来例におけるバッファ内セル残留推移線
Claims (3)
- 【請求項１】 入力線を介して到着するセルを一時的に
蓄積するためのセル蓄積メモリを備え、この到着するセ
ルの内部情報に示される出力先情報に基づいて、セル蓄
積メモリから複数の出力線に、入力速度よりも低速で送
出するセル分配装置において、 前記セル蓄積メモリからセルを読み出し、対応する前記
出力線に前記セルを出力する複数の出力手段と、 この複数の出力手段のそれぞれに対し個別の時刻をセル
読み出し時刻として割り当てる出力タイミング調整手段
と、 を備えることを特徴とするセル分配装置。 - 【請求項２】 前記出力タイミング調整手段は、前記複
数の出力手段のそれぞれに対し等時間間隔に前記セル読
み出し時刻を割り当てることを特徴とする請求項１記載
のセル分配装置。 - 【請求項３】 前記出力タイミング調整手段は、前記複
数の出力手段のうち、一部の出力手段には同時刻に前記
セル読み出し時刻を割り当てることを特徴とする請求項
１記載のセル分配装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138692A JPH0787460B2 (ja) | 1992-03-04 | 1992-03-04 | セル分配装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138692A JPH0787460B2 (ja) | 1992-03-04 | 1992-03-04 | セル分配装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252185A JPH05252185A (ja) | 1993-09-28 |
| JPH0787460B2 true JPH0787460B2 (ja) | 1995-09-20 |
Family
ID=13744871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138692A Expired - Fee Related JPH0787460B2 (ja) | 1992-03-04 | 1992-03-04 | セル分配装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787460B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2820088B2 (ja) * | 1995-11-15 | 1998-11-05 | 日本電気株式会社 | Ａｔｍセル送出システム |
| JPH11275107A (ja) | 1998-03-24 | 1999-10-08 | Nec Corp | スケジューリング装置、スケジューリング方法および通信制御装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239037A (ja) * | 1990-02-16 | 1991-10-24 | Fujitsu Ltd | Ａｔｍ交換方式におけるセル分離装置 |
| JPH03297245A (ja) * | 1990-04-16 | 1991-12-27 | Nippon Telegr & Teleph Corp <Ntt> | セル多重化装置 |
-
1992
- 1992-03-04 JP JP8138692A patent/JPH0787460B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05252185A (ja) | 1993-09-28 |
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