JPH0787360B2 - Divider circuit - Google Patents
Divider circuitInfo
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- JPH0787360B2 JPH0787360B2 JP60206582A JP20658285A JPH0787360B2 JP H0787360 B2 JPH0787360 B2 JP H0787360B2 JP 60206582 A JP60206582 A JP 60206582A JP 20658285 A JP20658285 A JP 20658285A JP H0787360 B2 JPH0787360 B2 JP H0787360B2
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- Japan
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- flop
- flip
- clock
- output
- frequency dividing
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は分周回路に係り、特に、分周比の範囲を広くと
ることができ、高速動作させるのに好適な分周回路に関
する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency dividing circuit, and more particularly to a frequency dividing circuit which can take a wide range of frequency dividing ratio and is suitable for high speed operation.
〔発明の背景〕 「フェアチャイルド ECL データブック」（1977年）
には、11C90/11C91プリスケラとして知られる高速動作
可能な分周回路が記載されている。この11C90,11C91は
ツーモジュラスプリスケラと呼ばれ、分周数をＮとＮ＋
１（11C90はＮ＝10,11C91はＮ＝５）に制御可能であ
る。このプリスケラで分周したクロックをスワローカウ
ンタとプログラムカウンタに入力することにより、さら
に分周比の範囲が広い分周回路を得ることができる。こ
の分周比の範囲が広い分周回路は、上記文献の“メーキ
ング プログラマブル UHF カウンタフェン ノン
アー アベイラブルオア…パルス スワローイング リ
ビシティド”（MAKING PROGRAMMABLE UHF COUNTERS
WHEN NONE ARE AVAILABLE OR…PULSE SWALLOWIN
G REVISITED）に記載されている。[Background of the Invention] "Fairchild ECL Data Book" (1977)
Describes a high-speed divider circuit known as 11C90 / 11C91 prescaler. These 11C90 and 11C91 are called two-modulus prescaler, and the frequency division number is N and N +
It can be controlled to 1 (N = 10 for 11C90 and N = 5 for 11C91). By inputting the clock divided by the prescaler to the swallow counter and the program counter, it is possible to obtain a divider circuit having a wider range of the dividing ratio. The frequency dividing circuit with a wide range of the frequency dividing ratio is described in “Making Programmable UHF Counter Fennon” in the above-mentioned document.
AVAILABLE OR ... PULSE SWALLOWING REVISITED ”(MAKING PROGRAMMABLE UHF COUNTERS
WHEN NONE ARE AVAILABLE OR ... PULSE SWALLOWIN
G REVISITED).
この分周回路には、連続的に可変な分周数の最小値が存
在し、プリスケラの分周数をＮとＮ＋１にすると、最小
値はＮ（Ｎ−１）になる。したがって、分周数がＮ（Ｎ
−１）未満の範囲では、連続的に分周数を変化させるこ
とができないという欠点がある。This frequency dividing circuit has a continuously variable minimum value of the frequency dividing number, and when the frequency dividing numbers of the prescaler are N and N + 1, the minimum value becomes N (N-1). Therefore, the frequency division number is N (N
In the range less than -1), there is a drawback that the frequency division number cannot be continuously changed.
本発明の目的は、高速動作が可能で分周数の可変範囲が
広い分周回路を提供することにある。An object of the present invention is to provide a frequency dividing circuit that can operate at high speed and has a wide variable range of the frequency dividing number.
上記目的を達成するため、本発明では、クロック端子に
クロックが入力され反転出力端子から前記クロックの分
周信号を出力するＤフリップフロップと、該Ｄフリップ
フロップの非反転出力端子の出力パルスを任意の設定時
間だけ遅延させて前記ＤフリップフロップのＤ入力端子
に帰還させる遅延手段と、分周動作開始時に前記クロッ
クに同期したパルスを生成し前記Ｄ入力端子に供給する
パルス生成手段とにより分周回路を構成する。In order to achieve the above object, in the present invention, a clock is input to a clock terminal and a D flip-flop that outputs a divided signal of the clock from an inverting output terminal and an output pulse of a non-inverting output terminal of the D flip-flop are arbitrary. Frequency is delayed by the set time of 1 to be fed back to the D input terminal of the D flip-flop and pulse generation means for generating a pulse synchronized with the clock at the start of the frequency dividing operation and supplying the pulse to the D input terminal. Make up the circuit.
以下、本発明の一実施例を図面を参照して説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の第１実施例に係る分周回路の構成図で
ある。FIG. 1 is a block diagram of a frequency dividing circuit according to the first embodiment of the present invention.
第１図において、Ｄタイプフリップフロップ３のＱ出力
を遅延素子１及びオアゲート２を介してＤ入力端子に帰
還している。この遅延素子１は制御信号101によって遅
延時間量が制御される。オアゲート２の他の入力端子に
はアンドゲート６の出力が入力される。このアンドゲー
ト６は、Ｄタイプフリップフロップ４のＱ出力と、出
力を遅延素子５で遅延させた信号との論理積を取るもの
である。In FIG. 1, the Q output of the D type flip-flop 3 is fed back to the D input terminal via the delay element 1 and the OR gate 2. The delay element 1 is controlled in delay amount by the control signal 101. The output of the AND gate 6 is input to the other input terminal of the OR gate 2. The AND gate 6 is to AND the Q output of the D type flip-flop 4 and the signal whose output is delayed by the delay element 5.
斯かる構成で成る分周回路は、Ｄタイプフリップフロッ
プ３と４の夫々のクロック端子に第２図のクロックが入
力しているときに、Ｄタイプフリップフロップ３のCD端
子,4のＤ入力端子にスタート信号103（第２図）が入力
すると、Ｄタイプフリップフロップ３の出力端子から
クロックの分周信号104が出力される。以下、回路動作
を説明する。The frequency dividing circuit having such a configuration has a CD terminal of the D type flip-flop 3 and a D input terminal of 4 when the clock of FIG. 2 is input to the respective clock terminals of the D type flip-flops 3 and 4. When the start signal 103 (FIG. 2) is input to the D-type flip-flop 3, the clock division signal 104 is output from the output terminal of the D-type flip-flop 3. The circuit operation will be described below.
スタート信号103が“H"レベルの場合、Ｄフリップフロ
ップ３はクリアされているので、出力である分周出力
104は“H"レベルを保つ。When the start signal 103 is at "H" level, the D flip-flop 3 has been cleared, so the frequency division output which is the output
104 keeps "H" level.
スタート信号103が“H"レベルから“L"レベルに変化す
ると、Ｄフリップフロップ４ではこのスタート信号103
と入力クロックとの同期をとる。そして、出力はさら
に遅延素子５で入力クロック102の周期のおおよそ整数
倍だけ遅延される。この遅延した出力とＤフリップフ
ロップ４のＱ出力の論理積をANDゲート６で作成すると
正パルス105を得る。When the start signal 103 changes from "H" level to "L" level, the D flip-flop 4 starts this start signal 103.
And synchronize with the input clock. Then, the output is further delayed by the delay element 5 by an integer multiple of the cycle of the input clock 102. When a logical product of the delayed output and the Q output of the D flip-flop 4 is created by the AND gate 6, the positive pulse 105 is obtained.
この正パルス105は、オアゲート２を介して、Ｄフリッ
プフロップ3,遅延素子1,オアゲート２より構成される帰
還ループに入力される。The positive pulse 105 is input to the feedback loop including the D flip-flop 3, the delay element 1, and the OR gate 2 via the OR gate 2.
帰還ループに入力された正パルス105は、Ｄフリップフ
ロップ３によって入力クロック102と同期を取られた
後、遅延素子１によって遅延され、オアゲート２を介し
て、再びＤフリップフロップ３に入力される。この動作
を繰返すことによって、Ｄフリップフロップ３の出力
から分周信号104が出力される。The positive pulse 105 input to the feedback loop is synchronized with the input clock 102 by the D flip-flop 3, delayed by the delay element 1, and input again to the D flip-flop 3 via the OR gate 2. By repeating this operation, the divided signal 104 is output from the output of the D flip-flop 3.
ここで、分周数Ｎは、入力クロック102の周波数をfin,
分周出力104の周波数をfoutとすると、次の（１）式で
与えられる。Here, the frequency division number N is the frequency of the input clock 102 by f in ,
When the frequency of the divided output 104 is f out , it is given by the following equation (1).
本実施例では、分周数Ｎは帰還ループの一巡伝播遅延時
間と、入力クロック102の周期の比によって決定される
ので、上記（１）式は、次の（２）式のように表わせ
る。 In the present embodiment, the frequency division number N is determined by the ratio of the round trip propagation delay time of the feedback loop and the cycle of the input clock 102. Therefore, the above equation (1) can be expressed as the following equation (2). .
ただし、tpd3:Dフリップフロップ３のクロックからＱ出
力までの伝播遅延時間 tpd1:遅延素子１の伝播遅延時間 tpd2:オアゲート２の伝播遅延時間 ts3:Dフリップフロップ３のクロックに対するＤ入力の
セットアップタイム 分周数Ｎは上記（２）式で与えられるが、Ｎが整数にな
るように正確に遅延素子１の伝播遅延時間を制御する必
要はなく、次の（３）式で示す範囲でtpd1を制御すれば
Ｎ分周することが可能である。 However, t pd3 : Propagation delay time from the clock of the D flip-flop 3 to the Q output t pd1 : Propagation delay time of the delay element 1 t pd2 : Propagation delay time of the OR gate 2 t s3 : D input to the clock of the D flip-flop 3 The setup time frequency division number N of is given by the above equation (2), but it is not necessary to accurately control the propagation delay time of the delay element 1 so that N becomes an integer, and the range shown by the following equation (3) is used. It is possible to divide by N by controlling t pd1 with.
ただし、th3:Dフリップフロップ３のクロックに対する
Ｄ入力のホールドタイム このように、本実施例によれば、帰還ループ内の遅延素
子１の伝播遅延時間量を制御することにより、任意の分
周数を得ることができる。又、動作速度はＤフリップフ
ロップ単体の動作速度で決まるため、入力クロックの周
波数を高めることが可能である。 However, t h3 : D input hold time with respect to the clock of the D flip-flop 3 As described above, according to the present embodiment, by controlling the propagation delay time amount of the delay element 1 in the feedback loop, an arbitrary frequency division is performed. You can get a number. Further, since the operating speed is determined by the operating speed of the D flip-flop alone, it is possible to increase the frequency of the input clock.
第３図は本発明の第２実施例に係る分周回路の構成図
で、第４図はそのタイミングチャートである。本実施例
の分周回路は、第１実施例の分周回路に比べ、アンドゲ
ート７を付加してある点のみ異なる。このアンドゲート
７にスタート信号103とＤフリップフロップ３の出力1
04を入力し、アンドゲート７の出力をＤフリップフロッ
プ３のCD端子に入力している。このアンドゲート７は、
分周動作を停止する際に、分周出力のパルス幅を保障す
る作用がある。これを第４図を参照して説明する。FIG. 3 is a block diagram of a frequency dividing circuit according to the second embodiment of the present invention, and FIG. 4 is its timing chart. The frequency dividing circuit of the present embodiment is different from the frequency dividing circuit of the first embodiment only in that an AND gate 7 is added. The start signal 103 and the output 1 of the D flip-flop 3 are provided to the AND gate 7.
04 is input and the output of the AND gate 7 is input to the CD terminal of the D flip-flop 3. This AND gate 7
When the frequency dividing operation is stopped, the pulse width of the frequency divided output is guaranteed. This will be described with reference to FIG.
本実施例では、スタート信号103が“L"レベルになると
分周動作を開始し、“H"レベルになると分周動作を停止
するが、スタート信号103が“H"レベルになった際に分
周出力104が“L"レベルのとき、すぐには分周動作を停
止しない。これは、アンドゲート７の出力が“L"レベル
のままで、Ｄフリップフロップ３がクリアされないため
である。その後、分周出力104が“H"レベルになるとア
ンドゲート７の出力が“H"レベルになってＤフリップフ
ロップ３がクリアされ、分周動作を停止する。したがっ
て、分周出力104のパルス幅を保償することができる。In this embodiment, the frequency dividing operation is started when the start signal 103 becomes “L” level and stopped when the start signal 103 becomes “H” level. However, when the start signal 103 becomes “H” level, the frequency dividing operation is started. When the frequency output 104 is at "L" level, the frequency division operation is not stopped immediately. This is because the output of the AND gate 7 remains at "L" level and the D flip-flop 3 is not cleared. After that, when the frequency division output 104 becomes "H" level, the output of the AND gate 7 becomes "H" level, the D flip-flop 3 is cleared, and the frequency division operation is stopped. Therefore, the pulse width of the divided output 104 can be guaranteed.
本発明によれば、高速動作する分周回路の帰還ループの
一巡伝播遅延時間を制御して、分周数を制御できるの
で、可変分周範囲を広くできる効果がある。According to the present invention, the number of frequency divisions can be controlled by controlling the round trip propagation delay time of the feedback loop of the frequency dividing circuit that operates at high speed, so that the variable frequency division range can be widened.
第１図は本発明の第１実施例に係る分周回路の構成図、
第２図は第１図に示す分周回路の動作タイミングチャー
ト、第３図は本発明の第２実施例に係る分周回路の構成
図、第４図は第３図に示す分周回路の動作タイミングチ
ャートである。 1,5……遅延素子、２……オアゲート、3,4……Ｄタイプ
フリップフロップ、6,7……アンドゲート。FIG. 1 is a configuration diagram of a frequency dividing circuit according to a first embodiment of the present invention,
2 is an operation timing chart of the frequency dividing circuit shown in FIG. 1, FIG. 3 is a block diagram of the frequency dividing circuit according to the second embodiment of the present invention, and FIG. 4 is a frequency dividing circuit shown in FIG. It is an operation timing chart. 1,5 ... delay element, 2 ... OR gate, 3, 4 ... D type flip-flop, 6, 7 ... AND gate.
Claims (1)
力端子から前記クロックの分周信号を出力するＤフリッ
プフロップと、該Ｄフリップフロップの非反転出力端子
の出力パルスを任意の設定時間だけ遅延させて前記Ｄフ
リップフロップのＤ入力端子に帰還させる遅延手段と、
分周動作開始時に前記クロックに同期したパルスを生成
し前記Ｄ入力端子に供給するパルス生成手段とを備える
ことを特徴とする分周回路。1. A D flip-flop which receives a clock at a clock terminal and outputs a divided signal of the clock from an inverting output terminal, and an output pulse from a non-inverting output terminal of the D flip-flop is delayed by an arbitrary set time. Delay means for feeding back to the D input terminal of the D flip-flop,
A frequency dividing circuit, comprising: pulse generating means for generating a pulse synchronized with the clock at the start of the frequency dividing operation and supplying the pulse to the D input terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206582A JPH0787360B2 (en) | 1985-09-20 | 1985-09-20 | Divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206582A JPH0787360B2 (en) | 1985-09-20 | 1985-09-20 | Divider circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6268320A JPS6268320A (en) | 1987-03-28 |
| JPH0787360B2 true JPH0787360B2 (en) | 1995-09-20 |
Family
ID=16525786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206582A Expired - Lifetime JPH0787360B2 (en) | 1985-09-20 | 1985-09-20 | Divider circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787360B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131560A (en) * | 2006-11-24 | 2008-06-05 | Yokogawa Electric Corp | Frequency divider circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604042U (en) * | 1983-06-20 | 1985-01-12 | 日本ビクター株式会社 | Frequency divider circuit |
-
1985
- 1985-09-20 JP JP60206582A patent/JPH0787360B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6268320A (en) | 1987-03-28 |
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