JPH0779134A

JPH0779134A - ディジタルフィルター

Info

Publication number: JPH0779134A
Application number: JP22360993A
Authority: JP
Inventors: Koichi Hamashita; 浩一浜下; Tetsuo Sugimoto; 哲郎杉本
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 1993-09-08
Filing date: 1993-09-08
Publication date: 1995-03-20

Abstract

(57)【要約】【目的】ハーフバンド型インターポレーション・フィ
ルターにおいて、演算サイクル数をさらに軽減し、ＬＳ
Ｉ上で実現しやすくすること。【構成】２１の入力データ記憶部は１０ワードの入力
データ｛ａ_i ；ｉ＝１〜１０｝を記憶し、２２の係数デ
ータ記憶部は１０ワードの係数データ｛ｗ_2i-1；ｉ＝１
〜１０｝を記憶する。Ｆ_S の一周期において、両記憶部
２１，２２から順次読み出された｛ａ_i ｝と｛ｗ_2i-1｝
によるｂ_j を得るための乗累算が乗累算器２３にて実施
されてｂ_j が出力され、記憶部２１よりｎ／２番目のａ
₅ がｂ_j+1として出力され、最後に記憶部２１内のデー
タ｛ａ_i ｝は１ワードずつ更新される。以上により、Ｆ
_S の一周期の動作が完了され、出力レジスタ２６から２
Ｆ_Sのレートのｂ_j ，ｂ_j+1 が出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルフィルター
に関する。

【０００２】

【従来の技術】ディジタルフィルターは、例えばオーデ
ィオ，通信等の分野において、近年盛んになりつつあ
る、ディジタル信号処理に使用するもので、アナログ信
号を一定時間毎にサンプリングして得られたディジタル
信号に対して、そのサンプリング周波数を高くする為の
ディジタル・インターポレーション・フィルタリング処
理を行う際に利用されるものである。

【０００３】近年の通信やオーディオの分野において
は、各種のオーバーサンプリング型の高速Ｄ／Ａコンバ
ーターが開発され、その前段において、入力されるディ
ジタル原信号のサンプリング周波数を数倍に高くする為
のディジタル・インターポレーション・フィルター（周
波数補間フィルター）が必要とされるようになってき
た。その機能としては、入力信号のサンプリング周波数
Ｆ_S を、そのｍ倍（ｍは整数）の周波数ｍ・Ｆ_S に高め
ると共に、１Ｆ_S 〜（ｍ−１）Ｆ_S なる周波数を中心に
発生する、いわゆるミラー成分を、ディジタル・フィル
タリング処理により除去することであり、これによりオ
ーバーサンプリング型Ｄ／Ａコンバーターの使用を可能
とし、Ｄ／Ａ変換後のアナログ・ポスト・フィルターの
次数低減を可能にするものである。

【０００４】ディジタルインターポレーションフィルタ
ーが行う処理を、周波数軸上に簡易に示したのが、図１
の（ａ）〜（ｄ）である。ここでは、簡単の為、ｍ＝２
の場合を例として用いる。まず（ａ）に示すように、入
力されたサンプリング周波数１Ｆ_S のディジタル原信号
｛ａ_i ｝は、サンプリング定理からも明らかなように、
（１／２）Ｆ_S までのスペクトル成分１を原信号として
持ち、同時に（１／２）Ｆ_S を中心にしたＦ_S までのミ
ラー成分２を持つ。この入力信号｛ａ_i ｝の各データ間
に０を補間してサンプリング周波数２Ｆ_S へと変換した
信号｛ａ_i ′｝（即ち、ａ_i ，０，ａ_i+1 ，０，ａ
_i+2 ，０…）は、図１の（ｂ）に示す如く、２Ｆ_S まで
の２個のミラー成分３が追加生成される。これに対し、
図１の（ｃ）に示すフィルター特性４を持つディジタル
フィルタリングを行うことで、図１の（ｄ）に示すよう
に、１Ｆ_S を中心とした２個のミラー成分は５に示す如
く十分に減衰され、原信号６と、２Ｆ_S を中心としたミ
ラー成分７を持った、サンプリング周波数２Ｆ_S のディ
ジタル信号｛ｂ_j ｝を得ることができる。２Ｆ_S を中心
としたミラー成分７は、Ｄ／Ａ変換後のアナログ・フィ
ルターにより除去されるべきものである。オーバーサン
プリング比ｍが２より大きい場合も同様に、１Ｆ_S から
（ｍ−１）Ｆ_S を中心とした２（ｍ−１）個のミラー成
分を除去すればよく、その具体的手法としては、１回の
インターポレーション・フィルタリングで実現する場合
と、複数回のインターポレーション・フィルタリングを
縦続接続する場合とがあるが、前記の説明を拡張したも
のと同等である。

【０００５】このディジタル・フィルターとしては、イ
ンパルス応答が無限に続くＩＩＲ型と、有限であるＦＩ
Ｒ型とがあるが、特にオーディオ分野のインターポレー
ション・フィルターとしては、群遅延歪が無く、リミッ
ト・サイクル発振が無いＦＩＲ型が多用されてきた。こ
のＦＩＲ型インターポレーション・フィルターが行う処
理は、図２に示す如く、サンプリング周波数Ｆ_S のディ
ジタル原信号｛ａ_i ｝（ｉ＝１〜ｎ）を入力データ記憶
部１１に書込み、ここから読み出す際に、各データ間に
ｍ個の０を補間した信号｛ａ_k ′｝（ｋ＝１〜ｍｎ）を
つくり、これに係数データ記憶部１２からの所望のフィ
ルター特性を持ったフィルター係数｛ｗ_k ｝（ｋ＝１〜
ｍｎ）を乗累算器１３内の乗算器１４および累算器１５
によって乗累算した

【０００６】

【数３】

【０００７】を、｛ａ_k ′｝を１ワードずつ更新しなが
ら求めていくことで、出力レジスタ１６を介してサンプ
リング周波数ｍＦ_S の出力信号｛ｂ_j ｝を得ることであ
る。１７は前記各構成要素１１，１２，１３，１６をコ
ントロールするコントロール手段である。このときの演
算器（乗累算器）が行う演算サイクル（乗累算サイク
ル）は、｛ａ_k ′｝の値０に対する演算を実施しないこ
とにより１個のｂ_j を求めるのにｎ回の演算（乗算及び
累算）が必要であり、さらにこのｂ_j がｍＦ_S のレート
で出力されることにより、ｎ・ｍ・Ｆ_S のレートが必要
となる。即ち、入力される原信号のサンプリング周波数
Ｆ_S に対し、フィルターのタップ数倍（ｍｎ倍）の演算
サイクルが必要である。インターポレーション・フィル
ターとしての特性としては、阻止領域の減衰量が大き
く、遷移幅が小さく、通過域リップルが小さいものが好
ましいが、これらの特性はｍｎ／ｍ＝ｎによって決ま
り、これが大きい程良い特性が得られるが、実際のハー
ドウェアを実現する上での演算サイクルの上限制約によ
り、フィルターのタップ数の上限は自ずと決まってしま
う。

【０００８】この有限の演算サイクルの中で、最大のフ
ィルター特性を得る為の手段として近年発表されたもの
に、いわゆるハーフ・バンド・フィルターがある。これ
は、２倍インターポレーションを実現するフィルター
で、その周波数特性が（１／２）Ｆ_S を中心に点対称と
なるように、通過域のリップル量と、阻止域の減衰量と
が等しい特性をもたせたもので、２ｎ−１タップ（ｎは
正の偶数）のフィルター係数｛ｗ_i ｝の内、ｎ−２個の
係数

【０００９】

【数４】

【００１０】であり、

【００１１】

【数５】

【００１２】であることを特徴とする。この手法を用い
た従来のフィルター構成としては、通過域リップルが正
の最大値を持つ周波数成分でのフィルターゲインを１以
下におさえ、その出力がフルスケールオーバーすること
を避ける為に、α＜１としていた。従って、実際に行う
演算処理は、

【００１３】

【数６】

【００１４】という、ｎ回の乗累算と１回の乗算にな
る。即ち、演算サイクルは、（ｎ＋１）Ｆ_S に軽減さ
れ、非常に効率的であり、近年さかんに用いられるよう
になってきた。

【００１５】

【発明が解決しようとする課題】しかしながら、上述の
ようなハーフバンド・フィルターにも、ＬＳＩ上で実現
する上では以下の問題点を有している。

【００１６】（１）ｂ_j の演算がｎ回の乗累算であるの
に対し、ｂ_j+1 の演算が１回の乗算のみである為、両者
を同一の乗累算器を使用して演算するには、かなりの不
便さがある。即ち、ｂ_j+1 の演算時には、累算機能を止
めた乗算のみにせねばならない為、ｎ回の乗累算と１回
の乗算を交互に行っていく為のコントロール回路が複雑
になるなどである。

【００１７】（２）ＬＳＩ上での演算サイクル上限は、
通常は偶数に設定されることが多いが、前述したｎが偶
数であるという制約から、（ｎ＋１）Ｆ_S は実際のハー
ドの上限より１Ｆ_S 少なくせざるを得ない。例えば、演
算サイクル上限を１０Ｆ_S とすると、ｎ＋１＝９，∴２
ｎ−１＝１５タップのフィルターしか実現できない。こ
のことは、特に複数のＦＩＲフィルターを縦続した高次
インターポレーション・フィルタリングをＬＳＩ上で実
現しようとする時には、かなりの短所となる。

【００１８】そこで本発明の目的は、近年用いられてき
た前述のハーフバンド型インターポレーション・フィル
ターにおいて、演算サイクル数をさらに軽減し、ＬＳＩ
上で実現しやすくしたディジタルフィルターを提供する
ことにある。即ち、前述の従来型ハーフバンド・フィル
ターの欠点である、ｂ_j+1 を求める為の乗算を排除する
ことにより、演算サイクル数の軽減と、ハードウェア・
コントロール手法の簡略化を実現するディジタルフィル
ターを、通過域リップルによるフルスケール・クリップ
歪を発生させないという制約条件下で実現することにあ
る。

【００１９】

【課題を解決するための手段】上記目的を達成する為本
発明は、２ｎ−１（ｎは正の偶数）タップの２倍インタ
ーポレーション用のディジタルフィルターであって、ｎ
ワードの入力データ（ａ_i ；ｉ＝１〜ｎ）を記憶する為
の第１の記憶手段と、ｎワードのフィルター係数値（ｗ
_2i-1；ｉ＝１〜ｎ）を記憶する為の第２の記憶手段と、
該第１及び第２の記憶手段からｎワードのデータを読み
出して乗累算して、

【００２０】

【数７】

【００２１】を出力する出力手段と、前記第１の記憶手
段内の入力データが１ワード更新される毎に、前記乗累
算結果

【００２２】

【数８】

【００２３】と、ｂ_j+1 としてのａ_n/2 を前記出力手段
から出力するように前記第１および第２記憶手段と前記
出力手段とを制御する手段とを具えたことを特徴とする
ディジタルフィルターである。

【００２４】さらに好ましくは、前記第２の記憶手段
は、２ｎ−１タップのフィルター係数値を、ｎ±２ｋ
（ｋは０以外の正又は負の整数）番目にて０であり、ｎ
番目にて１であり、残りの２ｉ−１番目（ｉ＝１〜ｎ）
の係数の総和を１未満とし、フィルターの通過域リップ
ルの最大ゲインが１以下になるように設定したことを特
徴とする。

【００２５】さらに好ましくは、フィルターの通過域リ
ップルの最大ゲインが１＋γ₁ であるときに、入力デー
タに対して１／１＋γ₁ 以下のゲインを与える入力減衰
手段を有することを特徴とする。

【００２６】さらに好ましくは、前記出力手段は、入力
データのビット数より上位空間が１ビット以上大きな出
力を可能とする演算手段を有することを特徴とする。

【００２７】

【作用】本発明によれば、上記構成により、従来型より
大きなタップ数のハーフバンド型インターポレーション
・フィルターを同一の演算サイクル数上限の制約の中で
実現され、また、必要な処理を乗累算のみにすることに
より、ハードウェアとコントロール手法が、より簡略化
される。

【００２８】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。

【００２９】第１の実施例としては、Ｆ_S ＝４８ｋＨｚ
のディジタル入力信号｛ａ_i ｝を、２倍インターポレー
ション・フィルタリングにより、２Ｆ_S ＝９６ｋＨｚの
ディジタル信号｛ｂ_j ｝に変換するディジタル・インタ
ーポレーション・フィルターにおいて、本発明を適用し
た場合について図３，図４を用いて説明する。

【００３０】図３は、フィルター係数｛ｗ_i ｝と入力デ
ータ｛ａ_i ｝と、演算後の出力｛ｂ_j ｝との関係を示す
もので、このフィルターに許された演算サイクル上限が
１０Ｆ_S のときに、２ｎ−１＝１９タップ（ｎ＝１０）
のフィルターを、実現した場合を示している。フィルタ
ー係数値｛ｗ_i ｝は、ｎ±２ｋ（ｋは０以外の正又は負
の整数）番目にて

【００３１】

【外１】

【００３２】ｎ番目の中央値にて１（即ち、ｗ_n ＝１）
であり、残りのｗ_2i-1（ｉ＝１〜ｎ）は絶対値が１未満
の正または負の値を交互にとったものである。これら中
央値以外の総和を

【００３３】

【数９】

【００３４】とした時、このβの値は、そのフィルター
の通過域における正の最大ゲインが１を越えないように
設定されている。即ち、従来型のハーフバンド型フィル
ターでは、

【００３５】

【数１０】

【００３６】であったが、本実施例では、

【００３７】

【数１１】

【００３８】であり、βの値は、仮にβ＝１のときの通
過域リップルの値の最大値が１＋γ₁で最小値が１−γ₂
であるとしたときに、

【００３９】

【数１２】

【００４０】と設定することで、通過域リップルの最大
値が１を越えないように設定可能である。

【００４１】入力データ｛ａ_i ｝（ｉ＝１〜１０）は、
１Ｆ_S ＝４８ｋＨｚ，ｎ＝１０ワードのディジタル信号
であり、これにゼロ補間して２Ｆ_S ＝９６ｋＨｚとした
信号｛ａ_i ′｝，｛ａ_i ″｝は、

【００４２】

【数１３】

【００４３】という、２ｎ−１＝１９ワードのディジタ
ル信号となる。

【００４４】フィルタリング後の２Ｆ_S の出力ｂ_j ，ｂ
_j+1 を求めるには、まずｎ＝１０回の乗累算により、ｂ
_j が求まる。即ち、

【００４５】

【数１４】

【００４６】である。

【００４７】続いて、ｂ_j+1 は、２Ｆ_S での１サンプル
分シフトした｛ａ_i ″｝より求められ、

【００４８】

【数１５】

【００４９】となる。ここで、ｗ_n ＝１．０と設定して
いることから、

【００５０】

【数１６】

【００５１】となり、これは演算を必要とせずに、入力
データのｎ／２＝５番目のデータをそのまま出力すれば
良いことになる。以上の構成を具体化したブロック図を
図４に示す。図４に示す実際のハードウェアでは、前記
０補間による｛ａ_i ′｝を作る必要はなく、２１の入力
データ記憶部はｎ＝１０ワードの入力データ｛ａ_i ；ｉ
＝１〜１０｝を記憶し、２２の係数データ記憶部はｎ＝
１０ワードの係数データ｛ｗ_2i-1；ｉ＝１〜１０｝を記
憶する。２３は乗算器２４，累算器２５からなる乗累算
器、２６は出力レジスタ、２９は前記各構成２１，２
２，２３，２６を制御するコントロール手段である。

【００５２】Ｆ_S ＝４８ｋＨｚの一周期において、ま
ず、両記憶部２１，２２から順次読み出された｛ａ_i ｝
と｛ｗ_2i-1｝により、

【００５３】

【数１７】

【００５４】の乗累算が乗累算器２３にて実施されて第
１の出力結果ｂ_j が出力レジスタ２６に出力され、次
に、入力データ記憶部２１よりｎ／２番目の値ａ₅ がデ
ータパス２８を通して第２の出力結果ｂ_j+1 として出力
レジスタ２６に出力される。最後に、入力データ記憶部
２１内のデータ｛ａ_i ｝は１ワードずつ更新される。即
ち、もとのａ₁₀が捨てられ、ａ₁ 〜ａ₉ がａ₂ 〜ａ₁₀の
新データとなり、新たなデータがａ₁ として入力され
る。以上の一連の動作により、Ｆ_S の一周期の動作が完
了され、出力レジスタ２６からは２Ｆ_S のレートとして
のｂ_j ，ｂ_j+1 が出力され、また次の動作サイクルを繰
り返していくことで、２倍インターポレーションのディ
ジタル・フィルターが実現される。本実施例を先述の従
来型ハーフバンドフィルターと比較すると、同一の１０
Ｆ_S という演算サイクル数にて、４タップ大きなフィル
ターを本実施例によって実現でき、しかも単一の乗累算
器のみで簡易なコントロール手法で実現可能なことが容
易に理解できる。

【００５５】尚、前記実施例においては、

【００５６】

【数１８】

【００５７】なる場合について論じたが、β＝１の場合
にも有効である。即ち、フィルターの通過域リップルの
最大値が１＋γ₁ のゲインをもつときに、入力ディジタ
ル信号｛ａ_i ｝に対して、図５の第２実施例に示すよう
に、入力減衰手段３１によって１／（１＋γ₁ ）以下の
ゲインを与えることにより、ａ_i ^*＝１／（１＋γ₁ ）ａ
_i を作り、これを入力データ記憶部２１に入力すること
によってフルスケール入力時のクリップをおさえること
が可能である（他の構成は第１実施例と同じ）。

【００５８】また、図６の第３実施例に示すように、入
力データ｛ａ_i ｝のビット数より上位空間が１ｂｉｔ以
上大きな出力を可能とする累算器４５と出力レジスタ４
６により、フルスケールオーバーした出力データ
｛ｂ_j ^*｝を、フルスケールに丸めずにそのまま出力して
いくことも可能である（他の構成は第１実施例と同
じ）。但し、この場合には、後段に続くシステム、即
ち、多段縦続接続されるべき後段のディジタル・フィル
ターやＤ／Ａコンバーター等において、フルスケール以
上の信号をフルスケール・クリップさせずに受け取り、
処理できることが必要である。

【００５９】以上のように、通過域リップルによるフル
スケール・クリップ歪をおさえたハーフバンド型ディジ
タル・インターポレーション・フィルターを、ＬＳＩ上
での有限な演算サイクルを最大限に有効活用して実現さ
せることが可能である。即ち、演算サイクル数が偶数の
場合には従来の手法より４タップ大きなフィルターを実
現可能である。また、処理すべき演算を乗累算のみにま
とめることにより、ハードウェアの簡略化とコントロー
ル手法の簡易化を可能にする。以上の効果は、特に多段
縦続型のディジタル・フィルターを、有限の演算サイク
ル数にて単一の乗累算器を用いて実現する場合におい
て、特に有効性を発揮するものである。例えば、ＬＳＩ
上で１２８Ｆ_S なる動作レートの単一の乗累算器を用い
て４チャンネル用の８倍インターポレーション・フィル
ターを作ろうとした場合、各チャンネル用の演算レート
は、３２Ｆ_S となる。これを１倍から２倍用の第１ＦＩ
Ｒと２倍から４倍用の第２ＦＩＲとの縦続接続により構
成し、各演算サイクルを第１ＦＩＲ用に１０Ｆ_S 、第２
ＦＩＲ用に２２Ｆ_S に分配するものとする。第１ＦＩＲ
として本実施例のハーフバンド・フィルターを用いれ
ば、そのタップ数は１９タップ可能であり、一方、従来
型は１５タップでしかない。これら４タップの差は、通
常のオーディオ用の同一の遷移幅をもつフィルターを作
る際には、阻止域減衰量で約１０ｄＢの差となる。即
ち、従来型は−４０ｄＢ程度なのに対し、本実施例によ
れば−５０ｄＢのミラー・イメージ減衰が可能となり、
後段のＤ／Ａコンバーターで再生されるアナログ信号の
性能向上に貢献できるものである。

【００６０】

【発明の効果】以上説明したように本発明によれば、ハ
ーフバンド型インターポレーション・フィルターにおい
て、演算サイクル数をさらに軽減し、ＬＳＩ上で実現し
やすくすることができる。

【図面の簡単な説明】

【図１】ディジタル・インターポレーション・フィルタ
ーが行う処理を周波数軸上に示したもので、２倍インタ
ーポレーション・フィルターの場合を表わす図である。

【図２】従来型のディジタル・インターポレーション・
フィルターの一般的な構成を示すブロック図である。

【図３】本発明の第１実施例におけるフィルター係数
｛ｗ_i ｝と入力データ｛ａ_i ｝と、演算後の出力｛ｂ
_j ｝との関係を示す図である。

【図４】本第１実施例のディジタル・インターポレーシ
ョン・フィルターの構成を示すブロック図である。

【図５】前段に入力減衰手段を有する場合の本発明の第
２実施例の構成を示すブロック図である。

【図６】フルスケール・オーバーした出力データをその
まま出力可能な、本発明の第３実施例の構成を示すブロ
ック図である。

【符号の説明】

２１入力データ記憶部２２係数データ記憶部２３乗累算器２６出力レジスタ２９コントロール手段

Claims

【特許請求の範囲】

【請求項１】２ｎ−１（ｎは正の偶数）タップの２倍
インターポレーション用のディジタルフィルターであっ
て、ｎワードの入力データ（ａ_i ；ｉ＝１〜ｎ）を記憶
する為の第１の記憶手段と、ｎワードのフィルター係数
値（ｗ_2i-1；ｉ＝１〜ｎ）を記憶する為の第２の記憶手
段と、該第１及び第２の記憶手段からｎワードのデータ
を読み出して乗累算して、【数１】を出力する出力手段と、前記第１の記憶手段内の入力デ
ータが１ワード更新される毎に、前記乗累算結果【数２】と、ｂ_j+1 としてのａ_n/2 を前記出力手段から出力する
ように前記第１および第２記憶手段と前記出力手段とを
制御する手段とを具えたことを特徴とするディジタルフ
ィルター。
【請求項２】請求項１において、前記第２の記憶手段
は、２ｎ−１タップのフィルター係数値を、ｎ±２ｋ
（ｋは０以外の正又は負の整数）番目にて０であり、ｎ
番目にて１であり、残りの２ｉ−１番目（ｉ＝１〜ｎ）
の係数の総和を１未満とし、フィルターの通過域リップ
ルの最大ゲインが１以下になるように設定したことを特
徴とするディジタルフィルター。
【請求項３】請求項１において、フィルターの通過域
リップルの最大ゲインが１＋γ₁ であるときに、入力デ
ータに対して１／（１＋γ₁ ）以下のゲインを与える入
力減衰手段を有することを特徴とするディジタルフィル
ター。
【請求項４】請求項１において、前記出力手段は、入
力データのビット数より上位空間が１ビット以上大きな
出力を可能とする演算手段を有することを特徴とするデ
ィジタルフィルター。