JPH0770233B2 - Writing and erasing method for a nonvolatile semiconductor memory device - Google Patents

Writing and erasing method for a nonvolatile semiconductor memory device

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JPH0770233B2
JPH0770233B2 JP17771587A JP17771587A JPH0770233B2 JP H0770233 B2 JPH0770233 B2 JP H0770233B2 JP 17771587 A JP17771587 A JP 17771587A JP 17771587 A JP17771587 A JP 17771587A JP H0770233 B2 JPH0770233 B2 JP H0770233B2
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【発明の詳細な説明】 [産業上の利用分野] この発明は、不揮発性半導体記憶装置の書込および消去方法に関するものである。 DETAILED DESCRIPTION OF THE INVENTION [Field of the Industrial] This invention relates to writing and erasing method for a nonvolatile semiconductor memory device.

[従来の技術] 第3図は、不揮発性半導体記憶装置について、概略の構成と信号のやり取りを示すブロック図で、図において、 [Prior Art] FIG. 3 is a nonvolatile semiconductor memory device, a block diagram illustrating the interaction of a schematic configuration and the signal in FIG,
50はメモリアレイ、51は行ゲート、52はデータ入出力バッファ、53は列デコーダ、54は行デコーダ、55は制御回路、56はアドレス信号、57は外部制御信号、58は列デコーダ出力、59は行デコーダ出力、60は行ゲート制御信号、61はデータ入出力バッファ制御信号、62はデータ入出力信号、63はワード線、64はビット線、65はメモリセルである。 The memory array 50, 51 row gate, 52 a data output buffer, 53 a column decoder, 54 a row decoder, 55 is a control circuit, the address signal 56, the external control signal 57, 58 is a column decoder output, 59 row decoder output, 60 row gate control signal, the data input-output buffer control signal 61, the data input and output signals 62, 63 word lines, 64 bit lines, 65 denotes a memory cell.

第4図は、第3図に示すメモリアレイ50の内部の一部を示しており、1987年IEEEインターナショナルソリッドステートサーキッツコンフェレンス(International Soli Figure 4 shows part of the internal memory array 50 shown in FIG. 3, 1987 IEEE International Solid-State Sir Kitts Conference (International Soli
d−State Circuits Conference)ダイジェスト76頁−77 d-State Circuits Conference) digest 76 pages -77
頁で示された、従来の不揮発性半導体記憶装置の簡単な等価回路と、各電極の書込および消去の電圧を示した動作説明図であり、第5図は、第4図で使われているメモリトランジスタの構造を示す断面図である。 Indicated by page, and a simple equivalent circuit of a conventional nonvolatile semiconductor memory device is an operation explanatory view showing the writing and erasing voltages of the respective electrodes, Fig. 5, is used in Figure 4 is a sectional view showing the structure of a memory transistor are. 第4図において、Q5ないしQ8は、フローティングゲートを有するトランジスタで、2層目のゲートすなわちコントロールゲートの一部は、ソース側に延びている。 In Figure 4, the to no Q5 Q8, a transistor having a floating gate, a portion of the 2-layer gate That control gate extends to the source side. 15は非選択のビット線、16は選択されたビット線、17は共通のソース線、18は選択されたワード線、19は非選択のワード線、 15 unselected bit line, 16 is the selected bit line, 17 a common source line, 18 selected word line, 19 a non-selected word lines,
V PP2は外部入力による正の電圧である。 V PP2 is a positive voltage by an external input. また、第5図において、20はドレイン電極、21はコントロールゲート電極、22はソース電極、23はポリシリコンで形成されたコントロールゲート、24は電気的に浮遊状態にあるフローティングゲート、25は200Å程度の薄い酸化膜、26はドレイン拡散領域、27はソース拡散領域、28は基板である。 Further, in FIG. 5, 20 denotes a drain electrode, 21 is a control gate electrode, a source electrode 22, 23 is a control gate formed of polysilicon, 24 a floating gate in the electrically floating state, 25 about 200Å thin oxide film, 26 denotes a drain diffusion region, the 27 source diffusion region, 28 is a substrate. なお、第4図のビット線15、16は各メモリトランジスタのドレイン電極20に接続され、ワード線18、19は各メモリトランジスタのコントロールゲート電極21に接続され、ソース線17は各メモリトランジスタのソース電極 The bit lines 15 and 16 of FIG. 4 is connected to the drain electrode 20 of each memory transistor, the word line 18, 19 is connected to the control gate electrode 21 of each memory transistor, the source line 17 the source of each memory transistor electrode
22に接続されている。 It is connected to the 22.

次に、動作について説明する。 Next, a description will be given of the operation. この従来例における書込方式は、消去時にすべてのメモリセルに“1"を書込み、 Write method in this conventional example, writes "1" into all memory cells in the erase,
書込時に書込したいビットにのみ“0"を書込むものである。 It is intended to write only "0" to the bit you want to write at the time of writing. まず、消去動作について説明する。 First, erasing operation will be described. すべてのビット線15、16を高電圧(以下V PP2と略す)にして、すべてのワード線18、19を0Vにすることにより、第5図におけるフローティングゲート24とドレイン拡散領域26との間に高電界が生じる。 All bit lines 15 and 16 in the high voltage (hereinafter abbreviated as V PP2), all the word lines 18, 19 by to 0V, and between the floating gate 24 and the drain diffusion region 26 in FIG. 5 a high electric field is generated. このときフローティングゲート24に蓄積されている電子が薄い酸化膜25を通して、トンネル現象によってドレイン拡散領域26に引き抜かれる。 At this time via electronic thin oxide film 25 is accumulated in the floating gate 24 are withdrawn into the drain diffusion region 26 by a tunnel phenomenon. この状態でフローティングゲート24は電子の空乏状態となっているため、コントロールゲート23より見たメモリトランジスタのしきい値電圧は消去動作前に比べて低くなる。 Floating gate 24 in this state because it has a depleted of electrons, the threshold voltage of the memory transistor as viewed from the control gate 23 is lower than before the erase operation.
この状態を消去状態と呼び、論理“1"とする。 We call this state and erased state, a logical "1".

次に、書込動作について説明する。 Next, writing operation will be described. 書込の方法は、EPRO The method of writing is, EPRO
Mにおけるプログラムと同じであり、選択されたビット線16をV PP2 、非選択のビット線15を0V、選択されたワード線18をV PP2 、非選択のワード線19を0V、共通ソース線を0Vにすることにより、ワード線にV PP2 、ビット線にV Is the same as the program in the M, V PP2 bit line 16 is selected, the bit line 15 of the unselected 0V, the word line 18 to V PP2 selected, the word line 19 of the non-selected 0V, the common source line by the 0V, V to V PP2, the bit line to the word line
PP 2が印加されるトランジスタQ7に対して書込が行なわれる。 Writing is performed on the transistor Q7 which PP 2 is applied. このとき、トランジスタQ7のドレイン拡散領域26 At this time, the drain diffusion region 26 of the transistor Q7
近傍でホットエレクトロンが発生し、これがコントロールゲート23に印加されたV PP2で加速されて、フローティングゲート24に注入される。 Hot electrons are generated near, which is accelerated by the V PP2 applied to the control gate 23, it is injected into the floating gate 24. この状態でフローティングゲート24は電子の蓄積状態となるため、コントロールゲート23より見たメモリトランジスタのしきい値電圧は、 Since the floating gate 24 as the electron accumulation state in this state, the threshold voltage of the memory transistor as viewed from the control gate 23,
書込動作前に比べて高くなる。 It becomes higher than before the write operation. この状態を書込状態と呼び、論理“0"とする。 We call this state the write state, and a logic "0".

この従来例は、EPROMのように紫外線消去する必要がなく、ボードに実装したまま電気的に消去が可能であり、 This conventional example is not required to ultraviolet erasable as EPROM, can be electrically erased while mounted on the board,
EPROMのように2つのトランジスタでメモリセルを構成するのではなく、1つのトランジスタで構成できるため、チップ面積を縮小できるという特徴があった。 Instead of forming the memory cell with two transistors as EPROM, since it consists of a single transistor, there is a feature that can reduce the chip area.

[発明が解決しようとする問題点] 従来の不揮発性半導体記憶装置の書込および消去方法は以上のようになされており、書込をホットエレクトロンの注入により行なうため、そのために内部昇圧の高電圧を利用したのでは電流駆動能力がなく、したがって外部入力による高電圧(V PP2 )を必要としていた。 Writing and erasing method of the invention is a problem to be solved] conventional nonvolatile semiconductor memory device is made as described above, for performing writing by injecting hot electrons, a high voltage of the internal boosted to its the current driving capability than utilizing without, therefore needed a high voltage (V PP2) by external input. そのため、他の回路と同様に内部昇圧による高電圧による5V単一電源動作ができないという欠点があった。 Therefore, there is a drawback that can not be a single 5V supply operation by the high voltage by the internal boosted as well as other circuits. また、ホットエレクトロン注入による書込を行なうため、薄い酸化膜25は電流を通すことになり、劣化を起こし、したがって消去および書込の回数が少ない(10 3回程度)という問題点があった。 Further, for performing the writing by hot electron injection, a thin oxide film 25 will be passing a current, cause degradation and thus there is a problem that the number of erase and write is small (about 10 3 times).

この発明は、上記のような従来の問題点を解消するためになされたもので、内部昇圧による高電圧による5V単一電源動作が可能で、消去および書込の回数をより多くでき、さらに、内部昇圧による高電圧を安定に保つことが可能である不揮発性半導体記憶装置の書込および消去方法を得ることを目的とする。 The present invention has been made to solve the conventional problems as described above, can be a single 5V supply operation by the high voltage by the internal boosted, can more the number of erase and write, and further, and to obtain writing and erasing method it is possible to maintain the high voltage by the internal boosted stable nonvolatile semiconductor memory device.

[問題点を解決するための手段] この発明に係る不揮発性半導体記憶装置の書込および消去方法は、基板内にドレイン拡散領域とソース拡散領域とを有する基板上に、薄い第1の絶縁層を介して電気的に浮遊した浮遊ゲートを設け、さらにその上に、第2の絶縁膜を介して制御ゲートを備えた複数のメモリトランジスタを準備し、これら複数のメモリトランジスタを複数の行方向および複数の列方向に配置し、各々の行方向について、同一行方向に並ぶ複数のメモリトランジスタの各々の制御ゲートを同一のワード線に接続し、各々の列方向について、同一列方向に並ぶ複数のメモリトランジスタの各々のドレイン拡散領域を同一のビット線に接続し、すべての複数のメモリトランジスタの各々のソース拡散領域を共通のソース線に接続し、 Writing and erasing method for a nonvolatile semiconductor memory device [Means for Solving the Problems] According to the invention, on a substrate having a drain diffusion region and a source diffusion region in the substrate, the thin first insulating layer the electrically floating the floating gate via a provided further thereon, via a second insulating film to prepare a plurality of memory transistors having a control gate, a plurality of rows and a plurality of memory transistors and arranged in a plurality of columns, for each of the row direction, connecting the control gates of each of the plurality of memory transistors arranged in the same row direction to the same word line, for each of the column direction, a plurality of arranged in the same column direction connect the respective drain diffusion region of the memory transistor to the same bit line, and connecting each source diffusion region of all of the plurality of memory transistors to a common source line, すべての各々のワード線をメモリトランジスタの書込または消去をトンネル現象を利用して行なうための信号電圧を与えるための第1の電圧発生手段に接続し、すべての各々のビット線を第1の電圧発生手段が発生する電圧と共同して、メモリトランジスタの書込または消去をトンネル現象を利用して行なうための信号電圧を与えるための第2の電圧発生手段に接続した後、すべての複数のビット線に第1 All of each of the word lines to connect the writing or erasing of the memory transistor to a first voltage generating means for providing a signal voltage for using the tunnel phenomenon, all of each of the bit line and the first in cooperation with the voltage which the voltage generating means for generating, after connecting the writing or erasing of the memory transistor to the second voltage generating means for providing a signal voltage for using the tunnel phenomenon, all of the plurality of the bit line 1
の値の直流電圧を与え、同時にすべての複数のワード線に第1の値よりも大きい内部昇圧された第2の値の直流電圧を与えることにより、すべての複数のメモリトランジスタの各々の浮遊ゲート中に、トンネル現象により電子が各々のドレイン拡散領域より注入されることにより、消去状態を作り、複数のワード線のうち、書込みすべきメモリトランジスタの制御ゲートに接続されているワード線に第1の値の直流電圧を与え、かつその他のワード線に第1の値と第2の値との間の値である第3の値の直流電圧を与え、同時に、複数のビット線のうち、書込みすべきメモリトランジスタのドレイン拡散領域に接続されているビット線に内部昇圧された第2の値の直流電圧を与え、かつその他のビット線に第3の値の直流電圧を与えることによ Of giving a DC voltage value, at the same time by giving all the DC voltage of a second value which is larger internal boosted than the first value to a plurality of word lines, the floating gates of all of the plurality of memory transistors during, by the tunneling electrons are injected from each of the drain diffusion region, making the erased state, among the plurality of word lines, the word line connected to the control gate of the memory transistor to be writing 1 of giving a DC voltage value, and provide a DC voltage of a first value and the third value is a value between the second value to the other word lines, at the same time, among the plurality of bit lines, the write to give a DC voltage of a third value to a DC voltage given, and other bit line of the second value that is internally boosted to a bit line connected to the drain diffusion region of the should do the memory transistors 、書込みすべきメモリトランジスタのみの浮遊ゲート中に蓄積されている電子がトンネル現象により引き抜かれることにより書込状態を作るものである。 It is intended to make a write state by electrons stored in the floating gate of only the memory transistor to be writing is withdrawn by a tunnel effect.

[作用] この発明における不揮発性半導体記憶装置の書込および消去方法は、消去時において、すべてのビット線に第1 [Operation] writing and erasing method for a nonvolatile semiconductor memory device in this invention, at the time of erasing, a first in all the bit lines
の値の直流電圧を与え、同時にすべてのワード線に第1 Given DC voltage values, first to all the word lines at the same time
の値よりも大きい内部昇圧された第2の値の直流電流を与える。 Providing a second value which is larger internal boosted than the value of the DC current. これにより、すべてのメモリトランジスタの各々の浮遊ゲート中に、トンネル現象により電子が各々のドレイン拡散領域より注入され、消去が行なわれる。 Thus, the floating the gate of each of all the memory transistors, electrons are injected from each of the drain diffusion region by a tunnel effect, erasure is performed.

一方、下記時において、複数のワード線のうち、書込みすべきメモリトランジスタの制御ゲートに接続されているワード線に第1の値の直流電圧を与え、かつその他のワード線に第1の値と第2の値との間の値である第3の値の直流電圧を与え、同時に、複数のビット線のうち、 On the other hand, at the time of the following, among the plurality of word lines, a first value to provide a DC voltage of a first value to a word line connected to the control gate of the memory transistor to be written, and the other word lines given a DC voltage of the third value is a value between the second value, at the same time, among the plurality of bit lines,
書込みすべきメモリトランジスタのドレイン拡散領域に接続されているビット線に内部昇圧された第2の値の直流電圧を与え、かつその他のビット線に第3の値の直流電圧を与える。 Given a DC voltage of a second value that is internally boosted to a bit line connected to the drain diffusion region of the memory transistor to be written, and provides a DC voltage of a third value other bit line.

これにより、書込みすべきメモリトランジスタのみの浮遊ゲート中に接続されている電子が、トンネル現象により引き抜かれ、書込が行なわれる。 Thus, electrons that are connected to the floating gate of only the memory transistor to be writing, is withdrawn by a tunnel effect, the writing is performed.

このように消去および書込におけるトンネル現象が内部昇圧による高電圧を利用して得られることから、5V単一電源動作が可能になる。 Since the tunnel phenomenon in such erasing and writing is obtained by using a high voltage by the internal boosted allows single 5V supply operation. また、消去および書込においてトンネル現象だけを利用しているので、薄い第1の絶縁膜の劣化をより少なくでき、これにより、多くの回数の消去および書込を行なうことが可能となる。 Moreover, the use of the only tunneling in erasing and writing, can further reduce the deterioration of the thin first insulating film, thereby, it is possible to perform erasing and writing many times.

さらに、書込時において書込みすべきメモリトランジスタの他のメモリトランジスタに接続されているビット線に第3の値の直流電圧を与えることにより、書込時における内部昇圧された第2の値の直流電圧のレベルを安定に保つことが可能になる。 Further, by applying a DC voltage of a third value to a bit line connected to the other memory transistors of the memory transistor to be writing at the time of writing, DC second value that is internally boosted during the writing it is possible to keep the level of the voltage stable. その理由は次のとおりである。 The reason for this is as follows.

書込時において、第3の値の直流電圧が与えられるワード線に接続されているメモリトランジスタのうち、第2 In writing, of the memory transistor DC voltage of the third value is connected to a word line provided, the second
の値の直流電圧が与えられているビット線に接続されたメモリトランジスタがオン状態となり、それによって、 Of memory transistors connected to the bit line to which a DC voltage is given a value are turned on, thereby,
共通のソース線の電圧が上昇する。 The voltage of the common source line is increased.

その場合には、そのワード線に接続された他のメモリトランジスタに接続されているビット線に第3の値の直流電圧が与えられているため、共通のソース線からそれらのトランジスタを介してビット線にリーク電流が流れない。 Bits that case, since the DC voltage of the third value to a bit line connected to the other memory transistors connected to the word line is given, through those transistors from a common source line a leak current does not flow through the line.

したがって、書込時における昇圧された第2の値の直流電圧のレベルは、低下せず、安定に保たれる。 Accordingly, the level of DC voltage of a second value which is boosted at the time of writing does not decrease, is kept stable.

[発明の実施例] 第1図は、この発明の一実施例を示す簡単な等価回路および各電極の書込電圧を示した動作説明図であり、第2 EXAMPLE OF THE INVENTION FIG. 1 is an operation explanatory view showing the write voltage of the simple equivalent circuit and the electrode showing one embodiment of the invention, the second
図は、第1図で使われているメモリトランジスタの構造を示す断面図である。 Figure is a cross-sectional view showing a structure of a memory transistor that is used in Figure 1. 第1図において、Q1ないしQ4はフローティングゲートを有し、そのフローティングゲートとドレインの重なり部分に薄い酸化膜の領域をもつトランジスタで、2層目のゲートすなわちコントロールゲートの一部はソース側に延びている。 In Figure 1, to no Q1 Q4 has a floating gate, a transistor with a region of the thin oxide film on the overlapping portions of the floating gate and the drain, extends to the source side part of the two-layer gate i.e. the control gate ing. 1は非選択のビット線、2は選択されたビット線、3は全セル共通のソース線、4は選択されたワード線、5は非選択のワード線、 1 non-selected bit lines, 2 selected bit line, 3 common to all the cells of the source line, 4 the selected word line, 5 a non-selected word lines,
V PP1は内部昇圧による正の電圧、1/2V PP1はV PP1の約半分の正の電圧である。 V PP1 is a positive voltage by the internal boosted, 1 / 2V PP1 is about half the positive voltage V PP1. また、第2図において、6はアルミニウムのドレイン電極、7はポリシリコンのコントロールゲート電極、8はアルミニウムのソース電極、9はポリシリコンで形成されたコントロールゲート、10はポリシリコンで形成された電気的に浮遊状態にあるフローティングゲート、11は約100Å程度の薄いシリコン酸化膜、12はドレイン拡散領域、13はソース拡散領域、14はシリコン基板である。 In the second view, the aluminum drain electrodes 6, 7 of polysilicon of the control gate electrode, 8 is aluminum source electrode, 9 is a control gate formed of polysilicon, 10 formed of polysilicon electrically about 100Å about thin silicon oxide film, a floating gate, 11 in the floating state 12 drain diffusion region, the 13 source diffusion region, 14 is a silicon substrate. また、第1図のビット線1、2は各メモリトランジスタのドレイン電極6に接続され、ワード線4、5は各メモリトランジスタのコントロール電極7に接続され、ソース線3は各メモリトランジスタのソース電極8に接続されている。 The bit lines 1 and 2 of Figure 1 is connected to the drain electrode 6 of the memory transistor, the word line 4, 5 is connected to the control electrode 7 of the memory transistor, the source line 3 is the source electrode of each memory transistor It is connected to the 8.

次に、動作について説明する。 Next, a description will be given of the operation. ここで、従来例では、フローティングゲートから電子を引き抜いた状態を消去状態として、フローティングゲートに電子を注入した状態を書込状態としていた。 Here, in the conventional example, as the erased state a state in which withdrawal of the electrons from the floating gate, the state in which electrons are injected into the floating gate was a write state. しかし、この定義はどちらでもよく、本発明ではフローティングゲートに電子を注入した状態を消去状態、フローティングゲートから電子を引き抜いた状態を書込状態とする。 However, this definition may be either, the present invention erases a state in which electrons are injected into the floating gate state, the state of withdrawal of the electrons from the floating gate and the write state.

まず、消去動作について説明する。 First, erasing operation will be described. ビット線1、2を0V The bit lines 1,2 0V
にして、ワード線4、5をV PP1にすることにより、第2 A manner, by the word line 4, 5 V PP1, second
図におけるドレイン拡散領域12とフローティングゲート Drain diffusion region 12 in FIG floating gate
10との間に高電界が生じる。 A high electric field between the 10 occurs. このとき、薄い酸化膜11を通して、電子がトンネルし、ドレイン拡散領域12よりフローティングゲート10に電子が注入される。 At this time, through a thin oxide film 11, electrons are tunneling, electrons are injected into the floating gate 10 from the drain diffusion region 12. この状態でフローティングゲート10は電子の蓄積状態となるため、 Since the floating gate 10 as the electron accumulation state in this state,
コントロールゲート7より見たメモリトランジスタのしきい値電圧は、消去動作前に比べて高くなっている。 The threshold voltage of the memory transistor as viewed from the control gate 7 is higher than that of the previous erase operation. この状態を消去状態と呼び、論理“1"とする。 We call this state and erased state, a logical "1".

次に、書込動作について説明する。 Next, writing operation will be described. 選択されたビット線2をV PP1 、非選択のビット線1をV PP1の約半分の電圧(以下1/2V PP1と略す)、選択されたワード線4を0V、 The selected bit line 2 V PP1, the bit line 1 in the non-selection (hereinafter referred to as 1 / 2V PP1) about half the voltage of V PP1, 0V to the word lines 4 is selected,
非選択のワード線5を1/2V PP1 、共通ソース線3をフローティングにすることにより、ワード線に0V、ビット線にV PP1が印加されるトランジスタQ3に対してのみ書込動作が行なわれる。 Unselected word lines 5 1 / 2V PP1, by a common source line 3 to the floating, 0V, only the write operation with respect to transistor Q3 V PP1 is applied to the bit lines is performed to a word line. このときトランジスタQ3のドレイン拡散領域12とフローティングゲート10の間に高電界が生じ、薄い酸化膜11を通して、電子がトンネルし、フローティングゲート10に蓄積されていた電子をドレイン拡散領域12へ引き抜く。 At this time a high electric field is generated between the drain diffusion region 12 and the floating gate 10 of the transistors Q3, thin through oxide film 11, electrons are tunnel, extracting electrons accumulated in the floating gate 10 to the drain diffusion region 12. この状態でフローティングゲート10 Floating gate 10 in this state
は電子の空乏状態となるため、コントロールゲート9より見たメモリトランジスタのしきい値電圧は書込動作前に比べて低くなる。 Since the depletion of electrons, the threshold voltage of the memory transistor as viewed from the control gate 9 is lower than before the write operation. この状態を書込状態と呼び、論理“0"とする。 We call this state the write state, and a logic "0". また、非選択のメモリトランジスタQ1、Q In addition, the non-selected memory transistor Q1, Q
2、Q4に対しては、フローティングゲート10とドレイン拡散領域12にかかる電界が書込されたメモリラトンジスタQ3の約半分になっているため、トンネル電流は無視できるほど小さいと考えられ、しきい値電圧の変動もない。 For 2, Q4, since the electric field applied to the floating gate 10 and the drain diffusion region 12 becomes about half the memory Lato Njisuta Q3 that is writing, are considered small enough to tunnel current is negligible, the threshold there is no change in the value voltage.

書込時において、非選択のメモリトランジスタ94および During writing, the non-selected memory transistors 94 and
92が書込状態(しきい値電圧が低い状態)である場合に、それぞれのコントロールゲート7に1/2V PP1が印加されると、それらのメモリトランジスタ94および92がともにオン状態になる。 If 92 is the programmed state (state threshold voltage is low), when each of the control gates 7 1 / 2V PP1 is applied, those memory transistors 94 and 92 is both turned on.

第1のメモリトランジスタ94がオン状態になることにより、共通ソース線3は、1/2V PP1に近い電圧になる。 By the first memory transistor 94 is turned on, the common source line 3 becomes a voltage close to 1 / 2V PP1. それは、V PP1が印加されている先端ビット線2→メモリトランジスタQ4→共通ソース線3という経路で充電がなされるからである。 It is because charging a path of the tip bit line 2 → the memory transistor Q4 → the common source line 3 V PP1 is applied is made. その場合に、もし非選択のビット線1 In that case, if the non-selected bit line 1
が0Vまたは1/2V PP1よりもかなり低い電圧である場合には、共通ソース線3→メモリトランジスタQ2→非選択のビット線1という経路でリーク電流が流れる。 There if it is much lower voltage than 0V or 1 / 2V PP1 is a leakage current flows through a path of the common source line 3 → the memory transistor Q2 → unselected bit line 1.

このようなリーク電流が流れると、内部昇圧されたV PP1 When such leakage current flows, V PP1 which is internally boosted
のレベルが下がってしまう。 Resulting in lowered levels. その理由は、次のとおりである。 The reason for this is as follows. すなわち、V PP1は、内部昇圧されたものであり、 That, V PP1 has been internally boosted,
具体的には、内部昇圧回路(図示せず)から発生される。 Specifically, it generated from the internal step-up circuit (not shown). そのように内部昇圧回路で発生された昇圧電圧は、 Such boost voltage generated by the internal boost circuit is
一般的に、電流供給能力が低いため、わずかなリーク電流によっても電圧レベルが下がってしまう。 In general, because of the low current supply capability, resulting in lowered voltage level by a small leakage current.

したがって、そのようなリーク電流が流れた場合には、 Therefore, if such a leak current flows,
V PP1のレベルが下がるため、書込動作を行なうことができなくなる。 Since the level of V PP1 is lowered, it becomes impossible to perform the write operation.

そこで、そのようなリーク電流が流れる経路をなくすような働きをする電圧を非選択のビット線1に供給する必要がある。 Therefore, it is necessary to supply a voltage which acts such as to eliminate a path such leakage current flows in the bit line 1 unselected.

この実施例においては、書込時の非選択のビット線1に In this embodiment, the bit line 1 in the non-selected in the write
1/2V PP1を印加することにより、リーク電流の経路をなくすことができる。 By applying a 1 / 2V PP1, it can be eliminated path of leakage current. したがって、書込時における内部昇圧されたV PP1のレベルを安定に保つことができる。 Therefore, it is possible to maintain the level of V PP1 an internally boosted during writing stable.

なお、本実施例では、第2図で示す構造のメモリトランジスタを用いることが望ましいが、その理由は次のとおりである。 In the present embodiment, it is preferable to use a memory transistor having the structure shown in Figure 2, the reason is as follows. すなわち、トンネル現象を利用した書込を行なった場合は、そのしきい値電圧は、書込時にトンネル酸化膜に印加された電界によって決まる。 That is, the case of performing the writing by using tunneling, the threshold voltage is determined by the electric field applied to the tunnel oxide film during the writing. 一方、その電界を決めるには容量比(第2図で、コントロールゲート9とフローティングゲート10間の容量と、フローティングゲート10とドレイン拡散領域12間の容量の比)であり、プロセスの変動に対して一定になることが望ましい。 On the other hand, (in FIG. 2, the capacitance between the control gate 9 and the floating gate 10, floating the ratio of capacitance between gate 10 and drain diffusion region 12) volume ratio in determining the electric field is, with respect to variations in process it is desirable that a constant Te. しかし、第5図の構造のメモリトランジスタは、フローティングゲート24とドレイン拡散領域26間の容量をドレイン拡散領域26の横方向の拡散長により決めており、その制御が難しい。 However, the memory transistor having the structure of FIG. 5 is determined by the diffusion length in the lateral direction of the floating gate 24 and the drain of the capacitance between the drain diffusion region 26 diffused region 26 is difficult its control. それに対し、第2図のメモリトランジスタは、トンネル領域をその部分だけ薄い酸化膜 In contrast, the memory transistor of FIG. 2, only that part of the tunnel area thin oxide film
11を使うことで制御性好く必要な容量値を得ることができ、したがって安定したしきい値電圧を得ることができる。 Can be obtained controllability liking required capacitance value by using the 11, thus it is possible to obtain a stable threshold voltage.

[発明の効果] 以上のように、この発明によれば、トンネル現象により消去および書込を行なうことができるので、外部入力の高電圧を必要とせず、また、消去および書込の回数をより多く行なうことが可能となり、より使いやすく、しかも、耐久性の優れた不揮発性半導体記憶装置の書込および消去方法が得られる。 Thus [Effect of the Invention] According to the present invention, it is possible to perform the erase and write by tunneling, without requiring a high voltage of the external input and, more the number of erase and write it becomes possible to perform many more user friendly, yet, writing and erasing method of excellent durability nonvolatile semiconductor memory device can be obtained.

それに加えて、書込時に、非選択のメモリトランジスタから非選択のビット線にリーク電流が流れないように、 In addition, at the time of writing, the bit lines of the non selected from non-selected memory transistor so that leakage current does not flow,
非選択のビット線に中間的な電圧を印加するようにしたため、書込時において、内部昇圧された高電圧を安定に保つことができる。 Since you to apply an intermediate voltage to the unselected bit lines, at the time of writing, it is possible to maintain a high voltage that is internally boosted stably.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は、この発明の一実施例を示す不揮発性半導体記憶装置の簡単な等価回路および各電極に加える書込および消去電圧を示した動作説明図であり、第2図は、この発明の一実施例で使われているメモリトランジスタの構造を示す断面図であり、第3図は、現在の半導体記憶装置について、概略の構成と信号のやりとりを示すブロック図であり、第4図は、従来の不揮発性半導体記憶装置の簡単な等価回路および各電極に加える書込および消去電圧を示した動作説明図であり、第5図は、従来の不揮発性半導体記憶装置で使われているメモリトランジスタの構造を示す断面図である。 FIG. 1 is an operation explanatory diagram showing write and erase voltages applied to the simple equivalent circuit and the electrodes of the nonvolatile semiconductor memory device according to an embodiment of the present invention, FIG. 2, the present invention is a sectional view showing a structure of a memory transistor that is used in one embodiment, FIG. 3, for the current semiconductor memory device is a block diagram showing an exchange of a schematic configuration and the signal, Fig. 4, an operation explanatory view showing a simple equivalent circuit and the write and erase voltage applied to each electrode of the conventional nonvolatile semiconductor memory device, Fig. 5, the memory transistors are used in conventional non-volatile semiconductor memory device it is a sectional view showing the structure of a. 図において、1は非選択のビット線、2は選択されたビット線、3は全セル共通のソース線、4は選択されたワード線、5は非選択のワード線、6はドレイン電極、7 In the figure, 1 is the non-selected bit lines, 2 selected bit line, 3 common to all the cells of the source line, 4 the selected word line, 5 a non-selected word lines, 6 drain electrode, 7
はコントロールゲート電極、8はソース電極、9はコントロールゲート、10はフローティングゲート、11は薄い酸化膜、12はドレイン拡散領域、13はソース拡散領域、 Thin oxide film, 12 denotes a drain diffusion region, the source diffusion region 13 is a floating gate, 11 a control gate electrode, the source electrode 8, 9 is a control gate, 10,
14は基板、15は非選択のビット線、16は選択されたビット線、17は全セル共通のソース線、18は選択されたワード線、19は非選択のワード線、20はドレイン電極、21はコントロールゲート電極、22はソース電極、23はコントロールゲート、24はフローティングゲート、25は薄い酸化膜、26はドレイン拡散領域、27はソース拡散領域、28 14 denotes a substrate, 15 is a non-selected bit line, 16 is the selected bit line, 17 is common to all the cells of the source line, 18 selected word line, 19 unselected word line, 20 denotes a drain electrode, 21 a control gate electrode, a source electrode 22, 23 is a control gate, 24 a floating gate, 25 is a thin oxide film, the drain diffusion region 26, the source diffusion region 27, 28
は基板、29は酸化膜、50はメモリアレイ、51は行ゲート、52はデータ入出力バッファ、53は列デコーダ、54は行デコーダ、55は制御回路、56はアドレス信号、57は外部制御信号、58は列デコーダ出力、59は行デコーダ出力、60は行ゲート制御信号、61はデータ入出力バッファ制御信号、62はデータ入出力信号、63はワード線、64はビット線、65はメモリセル、Q1ないしQ8はメモリトランジスタ、V PP1およびV PP2は正の電圧、1/2V PP1は約半分の正の電圧、である。 Substrate, 29 is an oxide film, the memory array 50, 51 row gate, 52 a data output buffer, 53 a column decoder, 54 a row decoder, 55 is a control circuit, the address signal 56, 57 is an external control signal , the column decoder output, 59 row decoder output, 60 row gate control signal 58, the data input-output buffer control signal 61, the data input and output signals 62, 63 word lines, 64 bit lines, 65 memory cells , the Q8 to no Q1 memory transistor, V PP1 and V PP2 are positive voltages, the 1 / 2V PP1 is about half of the positive voltage.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−99997(JP,A) 特開 昭58−115691(JP,A) 日経エレクトロニクス,No. ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent Sho 61-99997 (JP, a) JP Akira 58-115691 (JP, a) Nikkei Electronics, No. 241 (1980−6−23),日経マグロウヒル社, P. 241 (1980-6-23), Nikkei McGraw-Hill, Inc., P. 198〜P. 198~P. 207 207

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】基板内にドレイン拡散領域とソース拡散領域とを有し、前記基板上に薄い第1の絶縁膜を介して電気的に浮遊した浮遊ゲートを有し、前記浮遊ゲート上に第2の絶縁膜を介して制御ゲートを備えた複数のメモリトランジスタを準備するステップと、前記複数のメモリトランジスタが複数の行方向および複数の列方向に配置され、各々の行方向について、同一行方向に並ぶ複数のメモリトランジスタの各々の制御ゲートを同一のワード線に接続し、各々の列方向について、同一列方向に並ぶ複数のメモリトランジスタの各々のドレイン拡散領域を同一のビット線に接続し、すべての前記複数のメモリトランジスタの各々のソース拡散領域を共通のソース線に接続するステップと、すべての複数の前記ワード線の各々をメモリトラン 1. A and a drain diffusion region and a source diffusion region in the substrate, has a electrically floating the floating gate through the thin first insulator layer on the substrate, first on the floating gate providing a plurality of memory transistors having a control gate via a second insulating film, wherein the plurality of memory transistors are arranged in a plurality of rows and a plurality of column direction for each row, the same row direction connect the control gate of each of the plurality of memory transistors to the same word line arranged in, for each of the column direction, connecting the respective drain diffusion region of the plurality of memory transistors arranged in the same column to the same bit line, and connecting each source diffusion region of all of said plurality of memory transistors to a common source line, a memory Trang each of all of the plurality of the word lines スタの書込または消去をトンネル現象を利用して行なうための信号電圧を与えるための第1 First to give the writing or erasing of the static signal voltage for using tunneling
    の電圧発生手段に接続するステップと、すべての複数の前記ビット線の各々を前記第1の電圧発生手段が発生する電圧と共同して、メモリトランジスタの書込または消去をトンネル現象を利用して行なうための信号電圧を与えるための第2の電圧発生手段に接続するステップと、 And connecting to the voltage generating means, each of all of the plurality of said bit lines in conjunction with voltage by the first voltage generating means for generating, the writing or erasing of the memory transistor using tunneling and connecting the second voltage generating means for applying a signal voltage for performing,
    前記すべての複数のビット線に第1の値の直流電圧を与え、同時に前記すべての複数のワード線に前記第1の値よりも大きい内部昇圧された第2の値の直流電圧を与えることにより、すべての前記複数のメモリトランジスタの各々の浮遊ゲート中に、トンネル現象により電子が各々のドレイン拡散領域より注入されることにより、消去状態を作るステップと、前記複数のワード線のうち、書込すべきメモリトランジスタの制御ゲートに接続されているワード線に前記第1の値の直流電圧を与え、かつ他のワード線に前記第1の値と前記第2の値との間の値となるような第3の値の電流電圧を与え、同時に、前記複数のビット線のうち、前記書込すべきメモリトランジスタのドレイン拡散領域に接続されているビット線に内部昇圧された前記第 By providing a first give a DC voltage value, the DC voltage of the second value is at the same time the all large internal boosted than the first value to a plurality of word lines in the all of the plurality of bit lines , all in the floating gate of each of said plurality of memory transistors, the electrons are injected from each of the drain diffusion region by a tunnel effect, comprising the steps of making an erase state, among the plurality of word lines, write given a DC voltage of said first value to a word line connected to the control gates of the should do the memory transistor, and a value between the first value and the second value to the other word lines give a third value of the current voltage as, at the same time, among the plurality of bit lines, wherein the internally boosted to a bit line connected to the drain diffusion region of the memory transistor to be said write の値の直流電圧を与え、かつ他のビット線に前記第3の値の直流電圧を与えることにより、 Given DC voltage value, and by providing a DC voltage of said third value to another bit line,
    前記書込すべきメモリトランジスタだけの浮遊ゲート中に蓄積されている電子がトンネル現象により引き抜かれることにより書込状態を作るステップを含む不揮発性半導体記憶装置の書込および消去方法。 Writing and erasing method for a nonvolatile semiconductor memory device including the step of making the write state by electrons accumulated only in the floating gate of the memory transistor to be the write is withdrawn by a tunnel effect.
  2. 【請求項2】前記第1の電圧発生手段が行デコーダ手段を含む特許請求の範囲第1項に記載の不揮発性半導体記録装置の書込および消去方法。 Wherein writing and erasing method of the nonvolatile semiconductor apparatus according to paragraph 1 the following claims, including the first voltage generating means row decoder means.
  3. 【請求項3】前記第2の電圧発生手段が列デコーダ手段である特許請求の範囲第1項または第2項のいずれかに記載の不揮発性半導体記憶装置の書込および消去方法。 Wherein writing and erasing method for a nonvolatile semiconductor memory device according to any one of the first term range of the second voltage generating means claimed is a column decoder means or second term.
  4. 【請求項4】前記第1の値が接地電位の値である特許請求の範囲第1項ないし第3項のいずれかに記載の不揮発性半導体記憶装置の書込および消去方法。 Wherein writing and erasing method for a nonvolatile semiconductor memory device according to any one of the first second 1 wherein the value of the claims is the value of the ground potential to the third term.
  5. 【請求項5】前記第2の値が内部昇圧による正の値である特許請求の範囲第1項ないし第4項のいずれかに記載の不揮発性半導体記憶装置の書込および消去方法。 Wherein writing and erasing method for a nonvolatile semiconductor memory device according to any one of the second paragraph 1 range value of the claims is a positive value by the internal boosted to paragraph 4.
  6. 【請求項6】前記第3の値が前記第2の値の約1/2の値である特許請求の範囲第1項ないし第5項のいずれかに記載の不揮発性半導体記憶装置の書込および消去方法。 6. The writing of the nonvolatile semiconductor memory device according to any one of the third paragraph 1 claims is about 1/2 of the value said second value to paragraph 5 and erasing method.
  7. 【請求項7】前記第1および第2の絶縁膜が二酸化珪素の膜である特許請求の範囲第1項ないし第6項のいずれかに記載の不揮発性半導体記憶装置の書込および消去方法。 Wherein said first and second insulating films are writing and erasing method for a nonvolatile semiconductor memory device according to any one of the film in which the claims paragraph 1 to paragraph 6 of silicon dioxide.
  8. 【請求項8】前記基板がシリコン基板である特許請求の範囲第1項ないし第7項のいずれかに記載の不揮発性半導体記憶装置の書込および消去方法。 8. writing and erasing method for a nonvolatile semiconductor memory device according to any one of the substrate Claims Paragraph 1 to 7, wherein a silicon substrate.
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