JPH0766304A - Semiconductor storage device - Google Patents

Semiconductor storage device

Info

Publication number
JPH0766304A
JPH0766304A JP21628093A JP21628093A JPH0766304A JP H0766304 A JPH0766304 A JP H0766304A JP 21628093 A JP21628093 A JP 21628093A JP 21628093 A JP21628093 A JP 21628093A JP H0766304 A JPH0766304 A JP H0766304A
Authority
JP
Japan
Prior art keywords
data
cell
memory cell
cells
basic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP21628093A
Other languages
Japanese (ja)
Inventor
Seiichi Aritome
Tetsuo Endo
Masaki Momotomi
Hiroshi Nakamura
Riichiro Shirata
Susumu Shudo
Tomoharu Tanaka
Shigeyoshi Watanabe
寛 中村
誠一 有留
重佳 渡辺
智晴 田中
理一郎 白田
正樹 百冨
哲郎 遠藤
晋 首藤
Original Assignee
Toshiba Corp
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, 株式会社東芝 filed Critical Toshiba Corp
Priority to JP21628093A priority Critical patent/JPH0766304A/en
Publication of JPH0766304A publication Critical patent/JPH0766304A/en
Application status is Pending legal-status Critical

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642Sensing or reading circuits; Data output circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2211/00Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564Miscellaneous aspects
    • G11C2211/5641Multilevel memory having cells with different number of storage levels
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Abstract

PURPOSE:To increase the capacity of a semiconductor storage device without increasing the number of memory cells by storing multilevel data in the memory cells. CONSTITUTION:Each two adjacent memory cell transistors X and Y sharing work lines WL1-WL4 are paired and each pair is used as a basic cell. Each cell transistor can store multilevel data. NAND cells are constituted by arranging multiple basic cells 20 and the NAND cells are connected to each other through four bit lines BL1-BL4. A line decoder 21 is connected to the word lines WL and a row decoder 22 is connected to the bit lines BL through sense amplifiers 25. Data conversion circuits 23 which convert binary data into ternary data and latch circuits 24 which latch the ternary data are connected between the row decoder 22 and sense amplifiers 25. Therefore, the storing capacity of a semiconductor device can be increased without making memory cells finer.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体記憶装置に係わり、特に3値以上のデータを記憶可能なメモリセルを用いた半導体記憶装置に関する。 The present invention relates to relates to a semiconductor memory device, a semiconductor memory device using a memory capable of storing cells in particular three or more values ​​of the data.

【0002】 [0002]

【従来の技術】近年、電気的書き替え可能な不揮発性R In recent years, electrically rewritable non-volatile R
OM(EEPROM)の中で高集積化可能なものとして、メモリセルを複数個直列接続したNANDセル型のEEPROMが知られている。 As OM (EEPROM) capable highly integrated in, NAND cell type EEPROM is known in which a plurality serially connected memory cells. 1つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートが積層されたFETMOS構造を有し、複数個のメモリセルが隣接するもの同士でソース,ドレインを共用する形で直列接続されてNANDセルを構成する。 One memory cell has a FETMOS structure floating gate and control gate are stacked via an insulating film on a semiconductor substrate, the series in the form of shared source and drain in each other that a plurality of memory cells adjacent It is connected to constitute a NAND cell. このようなNANDセルがマトリックス配置されてメモリセルアレイが構成される。 Such NAND cells are arranged in a matrix to constitute a memory cell array.

【0003】図13はそのようなEEPROMのNAN [0003] FIG. 13 is NAN of such EEPROM
Dセルアレイの一部を示す。 It shows a portion of a D cell array. ビット線BL21には選択ゲートS1 を介して、浮遊ゲートと制御ゲートを有するメモリセルM211 〜M214 を直列接続したNANDセルの一端が接続され、NANDセルの他端はソース電位Vss The bit line BL21 via a selection gate S1, one end of the NAND cell to the memory cell M211 ~M214 connected in series with a floating gate and a control gate connected, the other end of the NAND cell source potential Vss
(接地)に接続されている。 It is connected to the (ground). ビット線BL22についても同様である。 The same applies to the bit line BL22.

【0004】このEEPROMでは、まず1つ以上のN [0004] In the EEPROM, first one or more of the N
ANDブロック毎に、メモリセルから電子放出を行ってデータ消去を行う。 Each AND block, erase data by performing electron emission from the memory cell. その後、ビット線から離れた方のメモリセルから順に電子注入によってデータ書き込みを行う。 Thereafter, the data written by the electron injection from the memory cell facing away from the bit lines in order. 即ち、データ消去はビット線BL21,BL22をフローティングにし、選択ゲート線SD1 を“H”レベル(例えば20V)とし、制御ゲートにつながるワード線WL1 に“L”レベル(例えば0V)を与え、さらに基板を“H”レベルとして、メモリセルM211 ,M221 で浮遊ゲートから基板へトンネル電流によって電子を放出させる。 That is, data erasure is a bit line BL21, BL22 floating, and select gate lines SD1 "H" level (for example 20V), provides a "L" level to the word line WL1 connected to the control gate (e.g. 0V), further substrate as the "H" level and emit electrons by tunnel current from the floating gate in the memory cell M211, M221 to the substrate. 次に、ビット線及び選択ゲート線はそのまま、 Next, the bit lines and the selection gate lines intact,
ワード線WL1 に中間電位を与え、ワード線WL2 に“L”レベル電位を与えて、メモリセルM212 ,M222 It gives an intermediate potential to the word line WL1, giving "L" level potential to the word line WL2, the memory cell M212, M222
のデータを消去する。 To erase the data. 以下同様にして順次ビット線側からデータ消去を行う。 It erases data from the sequential bit line side in the same manner. このデータ消去によりメモリセルはしきい値が負方向に移動した状態(例えば“1”)が得られる。 Memory cells This data erase state threshold is moved in the negative direction (for example, "1") is obtained.

【0005】次にデータの書き込みは、例えばメモリセルM213 についてみると、ビット線BL21にデータに応じて“L”レベル(例えば0V)又は中間電位(例えば [0005] Then the data is written, for example, looking at the memory cell M213, according to the data on the bit line BL21 "L" level (e.g., 0V) or the intermediate potential (e.g.
6V)を与え、選択ゲート線SD1 ,ワード線WL1 ,W 6V) given, selection gate line SD1, the word line WL1, W
L2 ,WL4 を中間電位(例えば10V)とし、選択ワード線WL3 に“H”レベル(例えば20V)を与える。 L2, WL4 and an intermediate potential (for example 10V), giving the "H" level to the selected word line WL3 (eg 20V). これによって、メモリセルM213 でドレインと浮遊ゲート間に高電圧がかかり、基板から浮遊ゲートに電子が注入されてしきい値が正方向に移動した“0”状態となる。 Thus, a high voltage is applied to the drain and the floating gate in the memory cell M213, electrons from the substrate to the floating gate is injected with the threshold is positive direction has moved to "0" state. 非選択ビット線は中間電位に保つことにより、 Unselected bit lines by maintaining the intermediate potential,
“1”状態が保たれる。 "1" state is maintained.

【0006】図12は、非選択ビット線に中間電位VM [0006] Figure 12, the intermediate potential VM to the unselected bit lines
を与えた書き込みモードにおいて、メモリセル1では半選択注入モードとなり(a)、メモリセル2では半選択放出モードとなること(b)、そして中間電位VM を適当な値に設定することにより無用な注入,放出が防止されることを示している。 In write mode gave, in the memory cell 1 becomes half-select injection mode (a), the memory cell 2 to the half-selected discharge mode (b), and unnecessary by setting the intermediate potential VM to an appropriate value injection, shows that the release is prevented.

【0007】以上の動作原理により、各メモリセルのしきい値が、0V以下と0V以上5V以下にすることにより、図14に示すように“1”,“0”のデータとすることができる。 [0007] By the above operation principle, the threshold value of each memory cell, by the following 0V or less and 0V or 5V, can be data as shown in FIG. 14 "1", "0" . このように、2値のメモリセルとしては、NAND型EEPROM構造にセルアレイを組むことにより、高集積化,大容量化が可能となっている。 Thus, as the memory cell of the 2 values, by Crossed cell array in the NAND type EEPROM structure, high integration, and it can have a large capacity.

【0008】ところで、半導体記憶装置においては、記憶容量の増大をはかるため素子寸法は益々微細化する傾向にあるが、この素子の微細化にも限界がある。 By the way, in the semiconductor memory device, element dimensions order to achieve an increase in the storage capacity tends to increasingly finer, there is a limit to miniaturization of the device. NAN NAN
D型EEPROMにおいても、更なる大容量化をはかろうとするとセルサイズを微細化する必要があるが、このセルサイズの微細化による容量増大は限界近くなっている。 Also in the D-type EEPROM, it is necessary to miniaturize the cell size when the attempt is made to further increase in capacity, the capacity increases due to the miniaturization of the cell size becomes marginally. このため、セルサイズの微細化によらない新たな方式による容量増大が望まれている。 Thus, increased capacity is desired by the new method that does not depend on the miniaturization of the cell size.

【0009】これに対して多値レベルメモリがあり、多値を2 n (nは2以上の整数)として1つのメモリセルにnビットを記憶させるものがある。 [0009] By contrast there are multilevel memory, 2 n multilevel (n is an integer of 2 or more) are those for storing n bits in one memory cell as a. これでは4レベル以上の状態をメモリセルに作らなければならないので、 Now that must make more than four levels of state in the memory cell,
困難である。 Have difficulty. また、3レベルを1つのメモリセルに作っても2ビットにはならない。 Moreover, not even 2 bits making 3 levels in one memory cell.

【0010】 [0010]

【発明が解決しようとする課題】このように、従来の半導体記憶装置においては、セルサイズの微細化による記憶容量の増大は限界近くなっており、新たな方式による記憶容量の増大が望まれている。 THE INVENTION Problems to be Solved] Thus, in the conventional semiconductor memory device, the increase in the storage capacity due to miniaturization of the cell size has become marginally, with the increase in storage capacity by a new method is desired there.

【0011】本発明は、上記事情を考慮してなされたもので、その目的とするところは、メモリセルの微細化を必要とすることなく、かつメモリセルの制御性の困難さを最小限に抑えて、多値の記憶によって記憶容量の大容量化をはかることのできる半導体記憶装置を提供することにある。 [0011] The present invention has been made in view of these circumstances, and an object without requiring miniaturization of the memory cell, and minimizes the controllability of the difficulty of the memory cell suppressed and to provide a semiconductor memory device which can reduce the capacity of the storage capacity by the storage of the multi-valued.

【0012】 [0012]

【課題を解決するための手段】本発明の骨子は、1個のメモリセルに3値以上の多値のデータを内蔵させることにより、メモリセルの個数を増やすことなく大容量化をはかることにある。 Gist of the present invention, in order to solve the problem] is that by incorporating the one in memory cells of 3 or more values ​​data, to achieve a large capacity without increasing the number of memory cells is there. 即ち、本発明(請求項1)は、半導体記憶装置において、m値(m≧3)のデータを記憶可能なメモリセルのn個を1組として基本セルを構成し、 That is, the present invention (Claim 1), in the semiconductor memory device, m values ​​of n memory capable of storing cell data (m ≧ 3) constitutes a basic cell as one set,
基本セルを複数個配置してなるセルアレイと、各々の基本セルにそれぞれk(2 k ≦m n )ビット分のデータを記憶させる手段とを具備してなることを特徴とする。 A cell array formed by arranging a plurality of basic cells, characterized by comprising and means for storing each respective basic cell k (2 k ≦ m n) bits of data.

【0013】また、本発明(請求項2)は、半導体記憶装置において、3値のデータを記憶可能なメモリセルの2個を1組として基本セルを構成し、該基本セルを複数個配置してなるセルアレイと、3ビットの2値データを2組の3値データに変換して各基本セルに記憶させる手段と、各基本セルから読み出された2組の3値データを3ビットの2値データに変換して出力する手段とを具備してなることを特徴とする。 Further, the present invention (Claim 2), in the semiconductor memory device, constitute a basic cell ternary data as two set of storable memory cells, by arranging a plurality of the basic cells a cell array comprising Te, 3 and means for storing the respective basic cells converts the binary data bits to two sets of 3-value data, the 3-bit two sets of 3-value data read from the basic cell 2 characterized by comprising and means for converting the value data.

【0014】また、本発明(請求項3)は、基板上に電荷蓄積層と制御ゲートを積層した不揮発性メモリセルを集積してなる半導体記憶装置において、1つのメモリセルで3値(H,M,L)のデータを内蔵するように、書き込み時の蓄積量を、Hの場合はセルのしきい値がyV Further, the present invention (Claim 3), in the semiconductor memory device formed by integrating a nonvolatile memory cell formed by stacking a charge storage layer and a control gate on a substrate, ternary one memory cell (H, M, to incorporate the data of L), the accumulated amount of time of writing, in the case of H threshold of the cell yV
以上となり、Mの場合はxV以上yV未満となり、Lの場合はxV未満となるように制御する手段と、読み出し時にセルのドレインとソース間に電位差を設け、制御ゲートにまずxVを与えてビット線電流が流れる場合をL Becomes higher, in the case of M becomes less than or xV yV, bits giving means controlled to be less than xV, a potential difference is provided between the drain cells and the source at the time of reading, the first xV to the control gate in the case of L a case where the line current flows L
レベル、次に制御ゲートにyVを与えて初めて電流が流れる場合をMレベル、流れない場合をHレベルとしてメモリセルのしきい値を検知する手段とを備え、メモリセルを各々2個で1単位とし、該1単位にそれぞれ3ビット分のデータを記憶させることを特徴とする。 Level, M level if the first current flows then give yV to the control gate, the case does not flow and means for detecting the threshold voltage of the memory cell as H level, one unit memory cell of each of two and then, characterized in that storing data of each of the three bits in the one unit.

【0015】 [0015]

【作用】本発明によれば、1個のメモリセルに対して3 According to the present invention, 3 with respect to one memory cell
値以上の値を記憶させることにより、単位ビット当たりの占める面積を減らすことができ、これにより記憶容量の大容量化をはかることが可能となる。 By storing the value or values, it is possible to reduce the area occupied per unit bit, and thereby possible to increase the capacity of the storage capacity. 特に、EEPR In particular, EEPR
OMのメモリセルのように電荷の蓄積量によりセルトランジスタのしきい値が変化するものにおいては、メモリセルの構成を変えることなく、しきい値の設定により3 In what threshold of the cell transistor is changed by the accumulation amount of charges as in OM memory cell, without changing the configuration of the memory cell, 3 by setting threshold
値以上の値を記憶させることができる。 It can be stored value or more.

【0016】また、メモリセルを3値のデータが記憶可能なように構成し、2つのメモリセルで基本セルを構成した場合、基本セルは3 2 =9種の値を取ることができるため、その8値分をデータとすれば、3ビット=2 3 [0016] configured to capable of storing data of the ternary memory cell, in the case of constituting the basic cell in two memory cells, since the basic cell can take 3 2 = 9 kinds of values, if the 8 value content and data, 3 bits = 2 3
の値を記憶させることができる。 It can be stored values. そしてこの場合、2つのメモリセルで3ビットが記憶できることから、多値レベルを3という最小限に抑えて従来よりも1.5倍の記憶容量増大をはかることが可能となる。 And in this case, because it can three bits stored in two memory cells, it is possible to achieve 1.5 times the storage capacity increases than before while suppressing the multi-level to a minimum of three.

【0017】 [0017]

【実施例】以下、本発明の実施例を図面を参照して説明する。 EXAMPLES Hereinafter, an embodiment of the present invention with reference to the drawings. 図1(a)は本発明の一実施例に係わるEEPR 1 (a) is EEPR according to an embodiment of the present invention
OMの1組のNANDセル構成を示す平面図、図1 Plan view showing one pair of the NAND cell structure of OM, 1
(b)はその等価回路図である。 (B) is an equivalent circuit diagram. この実施例では、8個のメモリセルM1〜M8が直列に接続されて1つのNA In this embodiment, one NA eight memory cells M1~M8 are connected in series
NDセルを構成している。 Constitute the ND cell. さらに、NANDセルのドレイン側には選択トランジスタS1が配置され、ソース側には選択トランジスタS2が配置されている。 Further, to the drain side of the NAND cell is arranged selecting transistors S1, the source side select transistor S2 is disposed.

【0018】図2(a)(b)は、それぞれ図1(a) FIG. 2 (a) (b) are respectively views 1 (a)
のA−A′断面及びB−B′断面図である。 Of A-A 'cross section and the B-B' is a cross-sectional view. 素子分離酸化膜12で囲まれたp型基板(実際はn型基板上にp型ウェルを形成したもの)11に、複数のメモリセル、つまり複数のNANDセルを有するメモリセルアレイが形成されている。 The p-type substrate (in fact those forming the p-type well on a n-type substrate) 11 surrounded by an element isolation oxide film 12, a plurality of memory cells, i.e. memory cell array having a plurality of NAND cells is formed. 以下には、1つのNANDセルに着目して説明する。 Hereinafter, the description focuses on one NAND cell.

【0019】p型基板11の上には、トンネル絶縁膜1 [0019] On top of the p-type substrate 11, a tunnel insulating film 1
3を介して電荷蓄積層としての浮遊ゲート14(14 1 3 the floating gate 14 as the charge storage layer through the (14 1
〜14 8 )が形成されている。 To 14 8) is formed. これらの浮遊ゲート14 These floating gate 14
の上には、ゲート絶縁膜15を介して制御ゲート16 On top of the control gate 16 via the gate insulating film 15
(16 1 〜16 8 )が形成されている。 (161-164 8) is formed. 各n型拡散層1 Each n-type diffusion layer 1
9は、隣接する2つのメモリセルの一方においてはソースとして、他方においてはドレインとして共用される。 9, a source in one of two adjacent memory cells, on the other hand are shared as a drain.
これにより、各メモリセルは直列に接続されることになる。 Thus, each memory cell would be connected in series.

【0020】NANDセルのドレイン側とソース側には、それぞれメモリセルの浮遊ゲート及び制御ゲートと同じプロセスによって形成された選択ゲート14 9 ,1 [0020] The drain and source sides of the NAND cell is selected which is formed by the same process as the floating gate and the control gate of the memory cell gates 14 9, 1
9及び14 10 ,16 10が設けられている。 6 9 and 14 10, 16 10 are provided. このように素子形成された基板の上方は、CVD酸化膜17により覆われている。 Above the substrate which is element formed as are covered by the CVD oxide film 17. CVD酸化膜17の上にはビット線18 On the CVD oxide film 17 is a bit line 18
が配設され、このビット線18はNANDセルの一端のドレイン拡散層19にコンタクトされている。 There is arranged, the bit line 18 is in contact with the drain diffusion layer 19 at one end of the NAND cell.

【0021】行方向に並ぶ複数のNANDセルの同一行の制御ゲート16は共通に接続されて、行方向に走る制御ゲート線CG1 〜CG8 として配設されている。 [0021] The plurality of control gates of the same row NAND cell 16 arranged in the row direction are connected in common, are arranged as the control gate lines CG1 ~CG8 running in the row direction. これらの制御ゲート線は、いわゆるワード線となっている。 These control gate lines, a so-called word lines.
選択ゲート16 9及び16 10も、それぞれ行方向に走る選択ゲート線SG1 ,SG2 として配設されている。 Even select gates 16 9 and 16 10, are arranged as the selection gate lines SG1, SG2, respectively running in the row direction.

【0022】図3は、4本のビット線につながる8つのNANDセル及びその周辺回路を示す。 [0022] Figure 3 shows eight NAND cell and its peripheral circuit connected to four bit lines. ワード線WLは行デコーダ21に接続されている。 It is connected to a word line WL row decoder 21. ビット線BLは、センスアンプ(S/A)25を介して列デコーダ22に接続されるが、本実施例では、列デコーダ22とS/A2 Bit line BL is connected to a column decoder 22 via the sense amplifier (S / A) 25, in this embodiment, the column decoder 22 and the S / A2
5との間にデータ変換回路23とラッチ回路24を設けている。 The data conversion circuit 23 and the latch circuit 24 is provided between the 5. データ変換回路23は、2値のデータを3値のデータに変換、またその逆の変換を行うものである。 Data conversion circuit 23, converts the binary data into ternary data, also performs a conversion vice versa. ラッチ回路24は、3値のデータをラッチするものである。 Latch circuit 24 is for latching the data of three values. なお、図中の20は2つのメモリセルX,Yからなる基本セルを示している。 Incidentally, 20 in the figure shows the two memory cells X, the basic cell comprising Y.

【0023】図4は、2つのビット線BL1 ,BL2 につながる隣接する2つのNANDセル部を示しており、 [0023] FIG. 4 shows the two NAND cell portion adjacent leads to two bit lines BL1, BL2,
これを用いてEEPROMの動作を説明する。 Illustrating the operation of the EEPROM using this. ここでは例として1つのNANDセル部には4つのメモリセルが含まれる場合を示すが、一般に2のn乗個含んでいてよい。 Shows the case where that includes four memory cells in one NAND cell unit as an example, typically may include a second n-th power. このとき、まず最初に1つのメモリセルトランジスタに記憶される情報が3値である場合について説明する。 At this time, the information is first is first stored in one memory cell transistor will be described for the case where a 3 value.

【0024】3値のメモリセルトランジスタを用いる場合には、図5(a)に示すように、ワード線WLを共有して隣接する2つのメモリセルトランジスタX,Yをペアで使い、これを基本セルとする。 [0024] When using a memory cell transistor 3 values, as shown in FIG. 5 (a), using two memory cell transistors X adjacent share a word line WL, and the Y in pairs, basically this the cell. 1つ当たりのセルトランジスタには3値を記憶できるため、これらをペアで用いている基本セルには9値を記憶できる。 Because that can store 3 values ​​in cell transistors per one, the basic cells are used these in pairs can be stored 9 values. 従ってこれらに対して3ビットを対応させる。 Thus three bits to correspond to these.

【0025】図5(b)に3値のメモリセルX,Yのデータと2値データ(3ビット)とのの関係を示す。 FIG. 5 (b) to the three values ​​of the memory cell X, showing the relationship of the Y data and the binary data (3 bits). 3ビットに必要なのは8値なので、余った1値分はデータとしては使用しない。 Since 3 thing is eight values ​​required bits, the extra 1 value amount is not used as data. 以下、3値のデータを“−1”, Hereinafter, ternary data "-1",
“0”,“1”とシンボリックに名付ける。 "0", named to the symbolic and "1".

【0026】これらの3値のデータに対しては、セルトランジスタのしきい値の異なる3つの状態を対応させる。 [0026] For these three values ​​of the data, to correspond to three states with different thresholds of the cell transistors. 例えば0V以下を“−1”のデータ、0Vから1. For example, the data of 0V to the following "-1", from 0V 1.
2Vまでを“0”データ、1.2Vから2.4Vまでを“1”データとする。 Up to 2V "0" data, from 1.2V to 2.4V "1" to the data.

【0027】次に、本実施例の動作について説明する。 Next, the operation of this embodiment will be described.
まずデータ消去は、NANDセルを構成するメモリセルについてブロック消去がなされる。 Data erasing First, block erase is performed for the memory cells constituting the NAND cell. ここで、ブロックの最小単位は図3に示す破線の領域を示す。 Here, the minimum unit blocks represent regions of broken lines shown in FIG. 図4において各制御ゲートは1本づつのワード線につながる。 Each control gate 4 is connected to the word line of one by one. そのためこの実施例では、選択されたブロック内のドレイン側選択ゲートのゲート電極SGD とソース側選択ゲートのゲート電極SGS 及びNANDセル内の全てのメモリセルの制御ゲートCG1 〜CG4 が0Vとされ、n型基板とp型ウェル11に昇圧された高電位Vpp(例えば18 Therefore, in this embodiment, the control gates CG1 ~CG4 of all memory cells in the gate electrode SGS and NAND cell gate electrode SGD and the source side select gate of the drain side select gate in the selected block is set to the 0V, n high potential Vpp boosted to type substrate and the p-type well 11 (e.g., 18
V)が与えられる。 V) is given. ビット線BL1 ,BL2 にも高電位Vppが与えられる。 A high potential Vpp is applied to the bit lines BL1, BL2.

【0028】これにより、選択ブロック内の全てのメモリセルの制御ゲート16とp型ウェル11間に電界がかかり、浮遊ゲート14からp型ウェル11にトンネル電流により電子が放出される。 [0028] Thus, electric field is applied between the control gate 16 and the p-type well 11 of all memory cells in the selected block, electrons are emitted by the tunnel current in the p-type well 11 from the floating gate 14. 選択ブロック内の全てのメモリセル(図1の場合M1 〜M8 )はこれによりしきい値が負方向に移動して、“−1”状態になる。 All memory cells in the selected block (when M1 ~M8 FIG. 1) thereby to threshold is moved in the negative direction, - it becomes "1" state.

【0029】次に、データ書き込みは、NANDセル内のソース線側のメモリセル、即ちビット線から遠いほうのメモリセルから順に行われる。 Next, data writing is performed on the source line side of the memory cell in the NAND cell, i.e. from the farthest memory cell from the bit line in order. いま、メモリセルM4 Now, the memory cell M4
(図4の破線で囲んだセルA)に選択的に“0”及び“1”データ書き込みを行う場合を説明すれば、ソース側選択ゲートのゲート電極SGS が0Vとされ、制御ゲートCG4 に高電位Vpp(例えば16〜18V)が印加され、残りの制御ゲートCG1 〜CG3 には電源電位V To describe a case of performing selective "0" and "1" data write (cell A surrounded by a broken line in FIG. 4), a gate electrode SGS of the source side select gate is a 0V, high to the control gate CG4 potential Vpp (e.g. 16~18V) is applied to the remaining control gate CG1 ~CG3 supply potential V
ccと高電位Vppとの間の中間電位VM (例えば、(1/ The intermediate potential VM between the cc and the high potential Vpp (for example, (1 /
2)Vpp)が印加され、ドレイン側選択ゲートのゲート電極SGD にもVM が印加される。 2) Vpp) is applied, VM is applied to the gate electrode SGD of the drain side select gate. また、選択ビット線BL1 には0Vが与えられ、非選択ビット線BL2 にもVM が与えられる。 Also, the selected bit line BL1 is given 0V, VM is applied to non-selected bit line BL2. p型ウェル11は0V、n型基板はVccとする。 p-type well 11 is 0V, n-type substrate is set to Vcc.

【0030】これにより、選択されたセルXにおいては、ビット線BL1 の0Vがドレインまで伝達されて制御ゲート16との間に高電界がかかり、浮遊ゲート14 [0030] Thus, in the cell X, which is selected, a high electric field is applied between the 0V is transferred to the drain control gates 16 of bit line BL1, the floating gate 14
に電子が注入される。 Electrons are injected into. この結果、セルXではしきい値が正方向に移動して、“0”書き込みがなされる。 As a result, the threshold in the cell X is moved in the positive direction, "0" write is performed. さらに、“0”状態となったセルトランジスタに対して書き込みを続けると、しきい値はさらに正方向に移動して“1”状態となる。 Further, "0" is continued to write to state and became cell transistor, the threshold is further moved to the positive direction becomes "1" state.

【0031】ビット線BL1 につながる他のメモリセルM1 〜M3 では書き込みモードになるが、その電界は小さく、しきい値変化はない。 [0031] becomes the other memory cells M1 ~M3 In write mode connected to the bit line BL1, the electric field is small, no threshold changing. 非選択(又は“0”書き込み)のビット線BL2 側のメモリセルM5 〜M7 では、 In the non-selected (or "0" is written) of the bit line BL2 side of the memory cell M5 ~M7,
制御ゲートが中間電位VM 、チャネル電位がVH であり、その電位差は殆どなく、やはりしきい値の変化はない。 Control gate intermediate potential VM, the channel potential VH, the potential difference is hardly not too threshold change. ビット線BL2 側のメモリセルM8 も同様に書き込みモードであるが、やはりその電界は小さく、しきい値変化はない。 Memory cell M8 of the bit line BL2 side is likewise write mode, but also the electric field is small, no threshold changing.

【0032】このようにしてセルXに対する書き込みが終了すると、次にNANDセル内の1つ上のメモリセルM3 に対して同様に書き込みが行われ、さらに順次メモリセルM2 ,M1 と書き込みが行われる。 [0032] When writing to the cell X in this way is completed, the writing similarly to the memory cell M3 up one of the NAND cell is performed, the further sequential memory cell M2, M1 and writing is performed .

【0033】以上の動作は、1つのセルトランジスタに対して3値を記憶させる動作であるが、実際にデータを書き込む場合には、セルトランジスタへの書き込みに先立って、3ビットのデータを2つのセルトランジスタの記憶する値の組み合わせに変換する必要がある。 The above operation is the operation to store 3 values ​​for one cell transistor, when actually writing the data, prior to writing to the cell transistor, the 3-bit data of two it is necessary to convert to a combination of values ​​stored in the cell transistor. セルトランジスタへの書き込み時には、各セルトランジスタへ書き込む値を一旦ラッチしておいて、それを順に書き込んでもよいが、後述するように2つのセルトランジスタをペアで書き込んだ方が効率が良い。 When writing to the cell transistor is allowed to temporarily latch the value to be written into the cell transistors, but it may also be written in the order, the better the efficiency better written in pairs of two cell transistors as described below.

【0034】以上の書き込み動作において、メモリセルの制御ゲート16には高電位Vppと中間電位VM が印加されるが、流れる電流はトンネル電流のみであるので、 [0034] In the above write operation, since the control gate 16 of the memory cell is a high potential Vpp and the intermediate potential VM is applied, the current flowing is only the tunnel current,
高々1μA以下である。 It is at most 1μA or less. また、一括消去時はn型基板とp型ウェル11を高電位Vppに上げるが、このとき流れる電流は、トンネル電流と0Vに保たれる周辺回路のp型ウェル11とn型基板間のリーク電流であり、これも10μA以下である。 Although when collective erasure increases the n-type substrate and the p-type well 11 at a high potential Vpp, the current flowing at this time, the leakage between the p-type well 11 and the n-type substrate of the peripheral circuit to be kept in the tunnel current and 0V is a current, which is also 10μA or less. 従って書き込み及び消去に用いられる高電位Vppは、チップ内部に設けられた昇圧回路で十分賄うことができる。 Thus a high potential Vpp used for writing and erasing can be covered sufficiently by the booster circuit provided in the chip.

【0035】また、選択書き込み時に高電位により流れる電流は上述のように微小であるから、1つの制御ゲート線(ワード線)につながる全てのメモリセルに同時にデータ書き込みが可能である。 Further, the current flowing through the high potential at the selected write is because it is very small as described above, it is possible to simultaneously data write to all the memory cells connected to one control gate line (word line). 即ち、ページモードの書き込みができ、それだけ高速書き込みが可能である。 That is, it is the writing of the page mode, it is possible to correspondingly high-speed writing.

【0036】データの読み出しは、1本のワード線につながったメモリセルを同時に読み出す。 The data reading reads the memory cells connected to one word line simultaneously. その際に選択されたNANDセルアレイの選択トランジスタのゲートに電源電圧である3V、また選択NANDセルアレイ中の非選択セルの制御ゲート(ワード線)にも3V、選択ワード線に交差する全てのビット線にも3V、ソース線及び非選択NANDセルアレイの選択ゲート,制御ゲートにつながったワード線に0Vを与える。 All of the bit lines that intersect this time is the power supply voltage to the gate of the select transistor of the selected NAND cell array to 3V, also 3V to the control gates of the unselected cells (word lines) in the selected NAND cell array, to the selected word line also it gives 3V, the selection of the source line and the non-selected NAND cell array gates, 0V to the word line connected to the control gate. 選択されたワード線にまず始めに0Vを与える。 Give 0V to the First to the selected word line. そのとき、“−1”データを持つメモリセルではビット線に電流が流れ、 Then, "- 1" a current flows in the bit line in the memory cell with data,
“0”,“1”データのそれでは流れない。 "0", "1" it does not flow of data. 次に、ワード線に1.2Vを与えると“−1”と“0”データではビット線電流が流れ、“1”データでは流れる。 Then, given a 1.2V to the word line "-1" and "0" bit line current flows in the data, "1" through the data. これを各ビット線につながったセンスアンプ25にて読み取る。 Read this in the sense amplifier 25, which led to each bit line. 各センスアンプ25には3値のデータを記憶するラッチ回路24が設けられており、このラッチ回路24よりシリアルにI/Oへデータを送り出す。 Each sense amplifier 25 has latch circuit 24 is provided for storing ternary data, it sends the data to the I / O from the latch circuit 24 serially.

【0037】この際ラッチ回路24よりI/Oへのデータ転出時、ペアのメモリセルの9値データを2進法の3 [0037] During data transference to the I / O from the time the latch circuit 24, a nine-level data of the memory cell of the pair of binary 3
ビット分に変換する変換回路23が2つの3値ラッチ回路24に1個づつ設ける。 Conversion circuit 23 for converting the bits are provided one by one to two ternary latch circuit 24.

【0038】なお、ペアの2つのメモリセルを1つのN It should be noted, one of two memory cell pairs N
ANDセル内に設けることも可能である。 It is also possible to provide in the AND cell. さらに、ペアのセルの9値の内の1値は捨てるわけであるが、捨てる1値の有効利用として次のようにしてもよい。 Furthermore, although the 1 values ​​of the 9 values ​​of the cell pair is not discarded, it may be as follows as an effective utilization of the 1 values ​​discarded. 例えば、 For example,
ペアのセルが両方共“1”データという場合の書き込みデータは禁止しておき、もし両方共“1”データが読み出し時に出た場合、ペアのいずれか一方は不良セルと見なし、そのペアのデータを無効とするデータ検知回路を各データ変換回路に付加する。 When the cell pair as both "1" data write data previously prohibited, if the both "1" data comes at the time of reading, regarded as one defective cell pair, the data of the pair the data detection circuit to disable added to each data conversion circuit. これにより、データの信頼性が増すことになる。 As a result, the reliability of the data increases.

【0039】次に、2つのセルトランジスタをペアで書き込み及び読み出しする方法について説明する。 [0039] Next, a method for writing and reading the two cell transistors in pairs will be described. 図6 Figure 6
(a)に、2ステップ書き込みによる3値セルへの書き込み例を示す。 (A), the show an example of writing the data in the ternary cell by two step writing. また、図7(a)に書き込み時における各部の電位を示す。 Also shows the units of potential at the time of writing in Figure 7 (a). ここで、“−1”が“L”、“0” Here, "- 1" is "L", "0"
が“M”、“1”が“H”に対応するものとし、図3のメモリセルM4を“M”、M8を“H”に書き込むものとする。 There "M", "1" is assumed to correspond to "H", the memory cell M4 in FIG. 3 "M", and write it to "H" to M8.

【0040】まず第1ステップで、CG4 を20V、C [0040] First, in the first step, 20V the CG4, C
G1 〜CG3 を10V、SGS を0V、SGD を10 10V the G1 ~CG3, 0V the SGS, the SGD 10
V、BL1 を0V、BL2 を0Vとする。 The V, BL1 to 0V, BL2 and the 0V. これにより、 As a result,
M4,M8のしきい値は共にMまで上昇する。 M4, M8 threshold to both increased to M. そして、 And,
第2ステップでは、BL1 を0Vから10Vに変えることにより、M4のしきい値は変化せず、M8のしきい値はHまで上昇する。 In a second step, by changing the 10V to BL1 from 0V, the threshold of the M4 is not changed, the threshold value of M8 is increased to H. このようにして、M4を“M”、M In this way, the M4 "M", M
8を“H”に書き込むことができる。 8 can be written to "H". 第2ステップで、 In the second step,
Vppを上げると効果的である。 Increasing the Vpp is effective. つまり、CG4 の電圧を20Vから21Vにあげると高速に書き込むことができる。 In other words, it can be written at high speed when raising the 21V voltage of CG4 from 20V.

【0041】また、図6(a)中に一点鎖線で示すように、ステップ1ではM8のしきい値のみを上昇させ、ステップ2でM4,M8のしきい値を共に上昇させるようにしてもよい。 Further, as shown by a chain line in FIG. 6 (a), the only threshold step 1 M8 was elevated to be configured together to raise the threshold of the M4, M8 in Step 2 good. さらに、図6(b)に示すように、1ステップで書き込みを終了することもできる。 Furthermore, as shown in FIG. 6 (b), it is also possible to finish writing in one step. この場合、 in this case,
制御ゲートと基板間に印加する電圧の大小で上昇させるしきい値(H又はM)を選択することができる。 Threshold increasing with magnitude of the control gate and the voltage applied between the substrates (H or M) can be selected. 実施例では、データL,M,Hに応じてビット線電位を、例えば10V,1V,0Vの順にすればよい。 In an embodiment, the data L, M, the bit line potential depending on the H, for example 10V, 1V, may be in the order of 0V.

【0042】また、読み出し動作は、図7(b)に示すように、ステップ1のときとステップ2のときで制御ゲート(この例ではCG4 )に印加する電圧を変えることにより、ビット線に出てくるデータからメモリセルM Further, the read operation, as shown in FIG. 7 (b), by changing the voltage applied to the control gate when the time and step 2 Step 1 (CG4 in this example), output to the bit line come the memory cell M from the data
4,M8のデータを判定することができる。 4, M8 data can be determined. この実施例では、制御ゲートCG4 の電圧が0VのときにBL1 が“H”、BL2 が“H”であり、CG4 の電圧が1.5 In this embodiment, BL1 is "H" when the voltage of the control gate CG4 is 0V, a BL2 is "H", the voltage of the CG4 1.5
VのときにはBL1 が“L”、BL2 が“H”であることから、M4が“M”、M8が“H”であると判定される。 "L" BL1 is when and V, since BL2 is "H", M4 is "M", it is determined that M8 is be "H".

【0043】図8は周辺回路の具体例を示すもので、2 [0043] Figure 8 shows a specific example of the peripheral circuit, 2
値データから3値データに変換してからラッチする場合のブロック図である。 It is a block diagram in the case of latching after converting the value data to ternary data. 図中30はメモリセル、31はセンスアンプ、32は行デコーダ、33は2値データを3 Figure 30 is a memory cell, the sense amplifier 31, 32 a row decoder, 33 a binary data 3
値データに変換すると共に、3値データを2値データに変換するデータ変換回路、34は3値データをラッチするラッチ回路、35はセンスアンプ31のリード/ライト制御回路、36は行デコーダ32のリード/ライト制御回路である。 Converts the value data, the data conversion circuit for converting the ternary data into binary data, a latch circuit for latching the 3-value data 34, 35 is read / write control circuit of the sense amplifier 31, the 36 row decoder 32 a read / write control circuit.

【0044】図9は、I/Oデータとラッチデータ,セルデータの対応表を示す図である。 [0044] Figure 9 is a diagram showing the I / O data and the latch data, the correspondence table of cell data. 図10は、2ステップ書き込みを行う場合のW/R制御回路の動作を示すフローチャートである。 Figure 10 is a flowchart showing the operation of the W / R control circuit for performing a two-step write. 2値のI/Oデータはデータ変換回路33により3値データに変換され、このときのラッチデータはセルX用のA1,A2とセルY用のB1,B I / O data of the 2 values ​​is converted by the data converting circuit 33 into 3-value data, B1, for A1, A2 and cell Y for cell X latch data in this case B
2のようになる。 So of 2.

【0045】ここでは、セルXに関して説明する。 [0045] Here, a description will be given with respect to cell X. 書き込みがスタートすると、図10に示すように、A1=0 When writing is started, as shown in FIG. 10, A1 = 0
であればステップ1の書き込みを行い、A1=1であればステップ1の書き込みは行わない。 If writes Step 1, A1 = a long if writing step 1 is not performed 1. そして、A1=0 Then, A1 = 0
であればステップ2の書き込みを行い、A2=1であればステップ2の書き込みは行わない。 If writes Step 2, A2 = a long if writing step 2 is not performed 1. このようにして書き込み操作を行うことにより、図9に示すように、セルデータはA1,A2が共に0の場合は“L”となり、A By performing the write operation in this manner, as shown in FIG. 9, the cell data in the case of A1, A2 are both 0 "L" becomes, A
1,A2の一方が0で他方が1の場合は“M”となり、 1, when one of A2 and the other is 1 0 "M", and the
A1,A2が共に1の場合は“H”となる。 A1, the case of A2 are both 1 becomes "H".

【0046】図11は、周辺回路の他の具体例を示すもので、2値データから3値データに変換してからラッチする場合のブロック図である。 [0046] Figure 11 shows another concrete example of the peripheral circuit is a block diagram in the case of latching after converting the binary data into ternary data. 図中の44は2値データをラッチするラッチ回路、45はセンスアンプ31のデータ変換・リード/ライト制御回路、46はワード線のデータ変換・リード/ライト制御回路である。 Latch circuit 44 that latches the binary data in the figure, 45 is a data conversion read / write control circuit of the sense amplifier 31, 46 is a data conversion read / write control circuit of the word line. この例は、リード/ライト制御回路にデータ変換機能を持たせることにより、図10と同様の機能を実現している。 This example, by providing a data conversion function to the read / write control circuit, and realizes the same functions as those in FIG 10.

【0047】以上説明したように、2つのメモリセルで9状態を作り、そのうち8状態で3ビットの記憶をする。 [0047] As described above, making two 9 states in memory cells, the storage of three bits in eight of the state. 残り1状態はデータ管理情報として用いると便利である。 The remaining 1 state is convenient to use as the data management information. データ管理情報とは、一連の大量データの先頭アドレスを示すポインタ,或いは管理領域ファイルを示すFATマークなどである。 The data management information, and the like FAT mark indicated by the pointer indicating the start address of a series of large amounts of data, or the management area file.

【0048】なお、本発明は上述した実施例に限定されるものではない。 [0048] The present invention is not limited to the embodiments described above. 実施例ではメモリセルは3値データを記憶するものとしたが、3値以上のデータを記憶するメモリセルであれば本発明を適用することができる。 Although the embodiments have been assumed in a memory cell for storing ternary data, it is possible to apply the present invention as long as memory cells for storing three or more values ​​of the data. また、NANDセル型に限らずOR型にも適用可能である。 The present invention is also applicable to an OR-type is not limited to the NAND cell type. さらに、不揮発性のメモリセルに限らずDRAMにも適用することが可能である。 Furthermore, it can be applied to a DRAM not limited to non-volatile memory cells. また、メモリセルとしてはnチャネルトランジスタに限らず、pチャネルトランジスタでもよい。 As the memory cell is not limited to the n-channel transistor may be a p-channel transistor. その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。 Other, without departing from the scope of the present invention can be modified in various ways.

【0049】 [0049]

【発明の効果】以上詳述したように本発明によれば、1 According to the present invention as described in detail above, 1
個のメモリセルに3値以上の多値のデータを内蔵させることにより、メモリセルの微細化を必要とすることなく、記憶容量の大容量化をはかることができる。 By incorporating a number of the memory cells of 3 or more values ​​data, without the need for miniaturization of the memory cell, it is possible to increase the capacity of the storage capacity. 特に、 In particular,
メモリセルを3値データが記憶可能なように構成し、2 Ternary data memory cell is configured to be stored, 2
つのメモリセルで基本セルを構成した場合、メモリセルの無駄を最小限にして3ビットを記憶させることができる。 One in the case of constituting the basic cell in the memory cell can store three bits with minimal waste of memory cells. また、EEPROMのメモリセルのように電荷の蓄積量によりセルトランジスタのしきい値が変化するものにおいては、メモリセルの構成を変えることなく本発明を実現することができ、その有用性は大である。 Further, in those of varying the threshold of the cell transistor due to the accumulation amount of charges as a memory cell of the EEPROM can implement the present invention without changing the configuration of the memory cell, its usefulness in large is there.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例に係わるEEPROMのセルアレイ構成を示す平面図と等価回路図。 Plan and an equivalent circuit diagram showing a cell array structure of the EEPROM according to an embodiment of the present invention; FIG.

【図2】図1の矢視A−A′及びB−B′断面図。 [Figure 2] arrow A-A 'and B-B' sectional view of FIG.

【図3】4本のビット線につながる8つのNANDセル及びその周辺回路を示す回路構成図。 Figure 3 is a circuit diagram showing eight NAND cell and its peripheral circuit connected to four bit lines.

【図4】2つのビット線につながる隣接する2つのNA [4] leads to two bit lines adjacent two NA
NDセル部を示す回路構成図。 Circuit diagram showing an ND cell unit.

【図5】1単位のメモリセルの構成とこれに記憶されるデータとの関係を示す図。 Figure 5 is a graph showing a relationship between one unit of the memory cell structure and the data stored in it.

【図6】基本セルの書き込み動作を説明するための模式図。 Figure 6 is a schematic view for explaining the write operation of the basic cell.

【図7】書き込み時及び読み出し時の各部の電位を示す図。 7 is a diagram illustrating each part of potential at the time of writing and at the time of reading.

【図8】2値データから3値データに変換してラッチする場合の回路例を示すブロック図。 [Figure 8] is converted from the binary data into ternary data block diagram showing a circuit example of the latch.

【図9】図8の回路の動作を説明するためのもので、I [9] for the purpose of describing the operation of the circuit of FIG. 8, I
/Oデータとラッチデータ,セルデータの対応を示す図。 / O data and the latch data, shows a correspondence of the cell data.

【図10】図8の回路の動作を説明するためのフローチャート。 10 is a flowchart for explaining the operation of the circuit of Figure 8.

【図11】2値データをそのままラッチする場合の回路例を示すブロック図。 11 is a block diagram showing as an example of a circuit in which latches the binary data.

【図12】従来のEEPROMにおける書き込み特性を示す図。 12 shows the write characteristics of a conventional EEPROM FIG.

【図13】従来のEEPROMのセルアレイ構成を示す図。 13 is a view showing the cell array structure of a conventional EEPROM.

【図14】従来EEPROMにおけるセルのしきい値分布を示す図。 14 illustrates a threshold voltage distribution of cells in a conventional EEPROM.

【符号の説明】 DESCRIPTION OF SYMBOLS

11…p型基板(n基板上にp型ウェルを形成したもの) 12…素子分離酸化膜 13…トンネル絶縁膜 14…浮遊ゲート(電荷蓄積層) 15…ゲート絶縁膜 16…制御ゲート 17…CVD酸化膜 18…ビット線 19…ドレイン拡散層 21…行デコーダ 22…列デコーダ 23…データ変換回路 24…ラッチ回路 25…センスアンプ 11 ... (which was formed a p-type well n substrate) p-type substrate 12 ... element isolation oxide film 13 ... tunnel insulating film 14 ... floating gates (charge storage layer) 15 ... gate insulating film 16 ... control gate 17 ... CVD oxide film 18 ... bit lines 19 ... drain diffusion layer 21: the row decoder 22 ... column decoder 23 ... data conversion circuit 24 ... latch circuit 25 ... sense amplifier

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 中村 寛 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 渡辺 重佳 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Tanaka Tomoharu Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Co., Ltd. Toshiba research and development in the Center (72) inventor Riichiro Shirota Kawasaki-shi, Kanagawa-ku, seafood Komukaitoshiba town address 1 Co., Ltd. Toshiba research and development in the Center (72) inventor hundred Tomi Masaki Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Co., Ltd. Toshiba research and development in the Center (72) inventor Nakamura, Hiroshi Kawasaki City, Kanagawa Prefecture Kou District Komukaitoshiba-cho, address 1 Co., Ltd. Toshiba research and development in the Center (72) inventor Watanabe Shigeyoshi Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Co., Ltd., Toshiba research and development Center in

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】m値(m≧3)のデータを記憶可能なメモリセルのn個を1組として基本セルを構成し、該基本セルを複数個配置してなるセルアレイと、各々の基本セルにそれぞれk(2 k ≦m n )ビット分のデータを記憶させる手段とを具備してなることを特徴とする半導体記憶装置。 1. A m value constitutes a basic cell as an (m ≧ 3) 1 sets of n storage memory cells capable of data, a cell array formed by arranging a plurality of the basic cells, each basic cell the semiconductor memory device characterized by comprising comprises a means for storing the k (2 k ≦ m n) bits of data, respectively.
  2. 【請求項2】3値のデータを記憶可能なメモリセルの2 Wherein the ternary data can be stored a memory cell of 2
    個を1組として基本セルを構成し、該基本セルを複数個配置してなるセルアレイと、3ビットの2値データを2 Constitute a basic cell number as one set, a cell array formed by arranging a plurality of the basic cells, the binary data of 3 bits 2
    組の3値データに変換して各基本セルに記憶させる手段と、各基本セルから読み出された2組の3値データを3 And means for storing converted to a set of ternary data in each basic cell, the two sets of 3-value data read from the basic cell 3
    ビットの2値データに変換して出力する手段とを具備してなることを特徴とする半導体記憶装置。 The semiconductor memory device characterized by comprising and means for converting the binary data bits.
  3. 【請求項3】基板上に電荷蓄積層と制御ゲートを積層した不揮発性メモリセルを集積してなる半導体記憶装置において、 1つのメモリセルで3値(H,M,L)のデータを内蔵するように、書き込み時の蓄積量を、Hの場合はセルのしきい値がyV以上となり、Mの場合はxV以上yV未満となり、Lの場合はxV未満となるように制御する手段と、読み出し時にセルのドレインとソース間に電位差を設け、制御ゲートにまずxVを与えてビット線電流が流れる場合をLレベル、次に制御ゲートにyVを与えて初めて電流が流れる場合をMレベル、流れない場合をH 3. A semiconductor memory device formed by integrating a nonvolatile memory cell formed by stacking a charge storage layer and a control gate on the substrate, incorporating ternary data in one memory cell (H, M, L) as described above, the accumulation amount at the time of writing, and means threshold of the cell becomes more yV for H, the case of M becomes less than or xV yV, in the case of L is controlled to be less than xV, read sometimes a potential difference is provided between the drain cells and the source, L level if the control gate first bit line current flows giving xV, then M level for the first time give yV to the control gate current flows not flow the case H
    レベルとしてメモリセルのしきい値を検知する手段とを具備し、前記メモリセルを各々2個で1単位とし、該1 And means for detecting the threshold voltage of the memory cell as the level, and one unit of the memory cell, each in two, the 1
    単位にそれぞれ3ビット分のデータを記憶させることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim respectively be stored for three bits of data units.
  4. 【請求項4】前記基本セルによって記憶される9状態のうち8状態でデータを記憶し、残りの1状態をデータ管理領域情報として記憶することを特徴とする請求項2又は3に記載の半導体記憶装置。 4. A storing data in eight states of the nine state stored by said basic cell, a semiconductor according to claim 2 or 3, characterized in that storing a remaining one state as a data management area information Storage device.
JP21628093A 1993-08-31 1993-08-31 Semiconductor storage device Pending JPH0766304A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP21628093A JPH0766304A (en) 1993-08-31 1993-08-31 Semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21628093A JPH0766304A (en) 1993-08-31 1993-08-31 Semiconductor storage device

Publications (1)

Publication Number Publication Date
JPH0766304A true JPH0766304A (en) 1995-03-10

Family

ID=16686065

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21628093A Pending JPH0766304A (en) 1993-08-31 1993-08-31 Semiconductor storage device

Country Status (1)

Country Link
JP (1) JPH0766304A (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006309928A (en) * 2005-04-27 2006-11-09 Samsung Electronics Co Ltd Nonvolatile semiconductor memory device for supporting virtual page storage using odd-state memory cell and method for programming the same
JP2007042265A (en) * 2005-07-29 2007-02-15 Samsung Electronics Co Ltd 3-level nonvolatile semiconductor memory device and method of driving the same
JP2007048429A (en) * 2005-08-05 2007-02-22 Samsung Electronics Co Ltd Nonvolatile semiconductor memory device and its driving method
JP2007207415A (en) * 2006-02-01 2007-08-16 Samsung Electronics Co Ltd Three-level nonvolatile semiconductor memory device and its drive method
JP2007226952A (en) * 2006-02-22 2007-09-06 Samsung Electronics Co Ltd Three-level nonvolatile semiconductor memory device which reduces coupling noise between memory cells, and its driving method
JP2011138609A (en) * 1995-01-31 2011-07-14 Solid State Storage Solutions Llc Nonvolatile memory device
JP2012507819A (en) * 2008-10-30 2012-03-29 マイクロン テクノロジー, インク. Data path, storage method and memory array usage for multi-level cell memory
KR20140142365A (en) * 2012-04-11 2014-12-11 마이크론 테크놀로지, 인크 Mapping between program states and data patterns

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011138609A (en) * 1995-01-31 2011-07-14 Solid State Storage Solutions Llc Nonvolatile memory device
JP2006309928A (en) * 2005-04-27 2006-11-09 Samsung Electronics Co Ltd Nonvolatile semiconductor memory device for supporting virtual page storage using odd-state memory cell and method for programming the same
JP2007042265A (en) * 2005-07-29 2007-02-15 Samsung Electronics Co Ltd 3-level nonvolatile semiconductor memory device and method of driving the same
JP2007048429A (en) * 2005-08-05 2007-02-22 Samsung Electronics Co Ltd Nonvolatile semiconductor memory device and its driving method
JP2007207415A (en) * 2006-02-01 2007-08-16 Samsung Electronics Co Ltd Three-level nonvolatile semiconductor memory device and its drive method
JP2007226952A (en) * 2006-02-22 2007-09-06 Samsung Electronics Co Ltd Three-level nonvolatile semiconductor memory device which reduces coupling noise between memory cells, and its driving method
JP2012507819A (en) * 2008-10-30 2012-03-29 マイクロン テクノロジー, インク. Data path, storage method and memory array usage for multi-level cell memory
US8482979B2 (en) 2008-10-30 2013-07-09 Micron Technology, Inc. Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array
US8787081B2 (en) 2008-10-30 2014-07-22 Micron Technology, Inc. Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array
KR20140142365A (en) * 2012-04-11 2014-12-11 마이크론 테크놀로지, 인크 Mapping between program states and data patterns
JP2015514279A (en) * 2012-04-11 2015-05-18 マイクロン テクノロジー, インク. Mapping between program state and data pattern
US9355730B2 (en) 2012-04-11 2016-05-31 Micron Technology, Inc. Mapping between program states and data patterns

Similar Documents

Publication Publication Date Title
US6738293B1 (en) Non-volatile semiconductor memory device and data programming method
US6801458B2 (en) Nonvolatile semiconductor memory
US6552930B2 (en) Semiconductor memory device and storage method thereof
US7151706B2 (en) CMIS semiconductor nonvolatile storage circuit
JP2835215B2 (en) Nonvolatile semiconductor memory device
JP3631463B2 (en) Nonvolatile semiconductor memory device
JP3863485B2 (en) Nonvolatile semiconductor memory device
US8045392B2 (en) Multiple level programming in a non-volatile memory device
JP3884448B2 (en) A semiconductor memory device
JP2944512B2 (en) Non-volatile semiconductor memory
US6522583B2 (en) Nonvolatile semiconductor memory
US6744677B2 (en) EEPROM erasing method
US6107658A (en) Non-volatile semiconductor memory device
KR100909968B1 (en) The flash memory device of a three-dimensional structure improves the driving method and a driving method thereof
KR100256616B1 (en) Nonvolatile semiconductor memory device
KR100396306B1 (en) Nonvolatile semiconductor memory device
US8130589B2 (en) Semiconductor memory device using only single-channel transistor to apply voltage to selected word line
JP3805867B2 (en) Nonvolatile semiconductor memory device
US6307785B1 (en) Non-volatile semiconductor memory device
JP3545965B2 (en) Non-volatile memory device for a programmable logic applications
US6646913B2 (en) Method for storing and reading data in a multilevel nonvolatile memory
US5986933A (en) Semiconductor memory device having variable number of selected cell pages and subcell arrays
JP3476952B2 (en) Nonvolatile semiconductor memory device
US7489562B2 (en) Multiple use memory chip
US6301153B1 (en) Nonvolatile semiconductor memory device