JPH0764862A

JPH0764862A - 高速キャッシュ・ミス予測のための方法及び装置

Info

Publication number: JPH0764862A
Application number: JP6111184A
Authority: JP
Inventors: Charles P Ryan; チャールズ・ピー・ライアン
Original assignee: BULL H N INF SYST Inc; Bull HN Information Systems Inc
Current assignee: BULL H N INF SYST Inc; Bull HN Information Systems Inc
Priority date: 1993-08-24
Filing date: 1994-05-25
Publication date: 1995-03-10
Also published as: EP0640921B1; CA2121221A1; EP0640921A1; DE69425095D1; CA2121221C; US5426764A; AU5949794A; DE69425095T2; AU674730B2

Abstract

(57)【要約】【目的】キャッシュ・メモリに対してオペランドを要
求をしたときのキャッシュ・ミス率を低下させる。【構成】最新の複数のキャッシュ・ミス・アドレスを
先入れ先出し式スタック６０〜６５に格納しておきそれ
らアドレスの間に存在するパターンを探索する。検出さ
れたパターンを用いて後続するはずのキャッシュ・ミス
のアドレスを予測し、その予測アドレスによって特定さ
れる信号を主記憶装置からキャッシュ・メモリへ先取り
する。これを実行する装置は、スタック内に格納してあ
るアドレスを評価する減算回路６６、６７、６９、７
０、７２、７３と、少なくとも２つの減算回路の出力が
同一か否かを判定する比較回路６８、７１、７４とを備
え、比較回路から送出されるパターン情報がスタック内
の１つのアドレスと加え合わされて予測アドレスが発生
される。複数のパターンの同時探索によって効率を高め
ており、複数のパターンが同時に検出されたときには優
先順位回路によって最優先のパターンを選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュ・メモリ機
構を備えたデータ処理システムの中央処理装置の分野に
関し、より詳しくは、キャッシュ・メモリに対するオペ
ランド呼出し要求に関するキャッシュ・ミスを非常な高
速で選択的に予測し、そしてその情報を用いて主記憶装
置からキャッシュ・メモリへデータ転送を行なうことに
より、キャッシュ・ヒット率を向上させるための方法及
び装置に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】システ
ムの動作速度を高速化するために処理装置と主記憶装置
との間に高速キャッシュ・メモリを備え、このキャッシ
ュ・メモリに、主記憶装置に格納されている情報のうち
の動的に変化する部分集合を格納しておくということ
が、当業界において公知となっている。簡潔に述べるな
らば、キャッシュ・メモリには主記憶装置に格納されて
いる情報のうちの動的に変化する一部分の情報を格納す
るようにし、しかも、格納するその一部分の情報を適宜
選択及び更新して、近い将来に実行される動作において
処理装置から要求される命令ないしデータがその一部分
の情報の中に包含されている確率を高めるようにしてい
る。ある動作の実行に関して「キャッシュ・ヒット」し
たならば、処理装置は、必要な情報を得るために主記憶
装置にアクセスせねばならない場合と比べてはるかに高
速で、その情報を入手することができる。従って、多く
の高速データ処理システムにとって「キャッシュ・ミス
率」は、そのシステムの動作速度に対する重大な制約要
因のうちの１つであり、従って「キャッシュ・ミス率」
の値をできる限り低く押える必要がある。

【０００３】キャッシュ・ミス率の値を低く押えるため
の要点が、夫々の時点において主記憶装置からキャッシ
ュ・メモリの中へ取り出しておく情報を適切に選択する
ことにあるのは明らかである。命令ブロックに関してい
えば、キャッシュ・メモリの中へ一時的に取り出してお
く命令ブロックを選択するための方法には幾つもの方法
があり、それら方法によれば、プログラミングの際に一
連の命令が多少なりとも１本の道筋に沿って用いられる
ようすることによって統計的に高い効果を得ることがで
きる。しかしながら、オペランド情報に関しては、ある
瞬間にキャッシュ・メモリの中に取り出して格納してお
くオペランド情報の選択は、それよりもはるかに非効果
的にしか行なわれておらず、一般的には、キャッシュ・
ミスが発生したアドレス（キャッシュ・ミス・アドレ
ス）を包含している連続した複数のブロックのうちの、
１つないし幾つかのブロックを転送するという方式にと
どまっていた。この方式では、キャッシュ・ミス率を僅
かにしか低下させることができず、また、キャッシュ・
メモリ容量の利用効率も良くなかった。

【０００４】従って当業者には容易に理解されるよう
に、キャッシュ・メモリの中に一時的に格納しておくオ
ペランド情報を選択する手段であって、キャッシュ・ミ
ス率を大幅に低下させることができる手段を提供するこ
とが強く望まれていた。この目的を達成したのが、米国
特許第５０９３７７７号に開示され且つその請求の範囲
に記載されている発明である。この米国特許第５０９３
７７７号は、Charles P.Ryan が１９８９年６月１２日
に出願した米国特許出願第０７／３６４９４３号に対し
て付与された特許であり、その発明の名称は「METHOD A
ND APPARATUS FORPREDICTING ADDRESS OF A SUBSEQUENT
CACHE REQUEST UPON ANALYZING ADDRESSPATTERNS STOR
ED IN SEPARATE MISS STACK （個別ミス・スタックの中
に格納してあるアドレスのパターンを解析することによ
り後続のキャッシュ要求のアドレスを予測するための方
法及び装置）」である。同米国特許の発明は、上記目的
を達成するために、最新の複数のキャッシュ・ミスのア
ドレスを格納しておくと共にそれらアドレスの間に存在
するオペランド・パターンを探索するようにした、キャ
ッシュ・メモリの中に備えた特殊目的装置を使用してい
る。探索によってオペランド・パターンが検出されたな
らば、その検出されたオペランド・パターンを利用し
て、予測キャッシュ・ミス・アドレスを包含しているブ
ロックを主記憶装置から先取りし、それによって、何も
しなければ続いて発生するはずのキャッシュ・ミスの発
生を事前に防止するようにしている。

【０００５】この米国特許第５０９３７７７号に開示さ
れ且つその請求の範囲に記載されている発明に対する更
なる改良を目的としたその他の様々な発明が存在してお
り、本願発明に対するそれら発明の周辺的関連性を明ら
かにするために、以下にそれら発明について説明する。

【０００６】ある種の動作状態においては、米国特許第
５０９３７７７号に開示され且つその請求の範囲に記載
されている処理手順を常時使用するようにしていると、
長期的キャッシュ・ミス率が却って高くなる（即ち、長
期的キャッシュ・ヒット率が却って低下する）ことがあ
る。一般的に、キャッシュ・メモリ機構を用いた処理装
置では、ある程度以上の長さの期間に亙って同一種類の
処理だけを実行し続けていると、その処理の実行を開始
してからある時間が経過した後にはキャッシュ・ヒット
率がある一定の値に落ち着くようになる。そうなってか
ら別の種類の処理へ移行すると、それまでとは異なった
命令及びデータをキャッシュ・メモリへロードせねばな
らないためにキャッシュ・ヒット率が一時的に甚だしく
低下し、その後に、新たな種類の処理に「慣れる」に従
ってキャッシュ・ヒット率が次第に上昇してくる。この
ときキャッシュ・ミス予測機構を機能させておけば、一
時的低下の直後のキャッシュ・ヒット率上昇の、その上
昇速度を速めることができる。しかしながら、キャッシ
ュ・ミス予測機構を使用している場合のキャッシュ・ヒ
ット率は、キャッシュ・ミス予測機構を使用していない
場合に長期間の動作の後に到達し得るレベルにまでに到
達することなく頭打ちとなってしまう。そのような事態
が生じる原因は、キャッシュ・ミス予測機構が、次に発
生するはずのキャッシュ・ミスの判定とそれに事前対処
するための主記憶装置からのロードとを絶えず実行して
いるため、ロードされたブロックが実際には使用され
ず、却って、より重要なブロックがキャッシュ・メモリ
から追い出されてしまうことにある。

【０００７】実行する処理の種類が変化した後に、ずっ
とキャッシュ・ミス予測機構を使用し続けることに伴っ
て発生する、このキャッシュ・ヒット率の頭打ちという
欠点を克服したのが、Charles P. Ryan が１９９２年２
月２６日付で出願した米国特許出願第０７／８４１６８
７号に開示され且つその請求の範囲に記載されている発
明である。同米国特許出願は、その発明の名称を「SELE
CTIVELY ENABLED CACHE MISS PREDICTION METHOD AND A
PPARATUS（選択的にイネーブルするようにしたキャッシ
ュ・ミス予測のための方法及び装置）」という。同米国
特許出願の発明は上述の欠点を克服するために、実行す
る処理の種類が変化した直後に生じるキャッシュ・メモ
リの「取込みラッシュ」の間だけ選択的にキャッシュ・
ミス予測機構をイネーブルしてキャッシュ・ヒット率の
一時的低下からの初期回復速度を速め、その後には、タ
イマの時間切れと共に、或いはキャッシュ・ヒット率の
値が所定のスレショルド値に到達すると共に、キャッシ
ュ・ミス予測機構をディスエーブルし、それによってキ
ャッシュ・ヒット率の値が、それ以後の通常の処理手順
の実行を通して、キャッシュ・ミス予測機構を動作させ
続けた場合のキャッシュ・ヒット率の値よりも更に高い
値に落ち着くようにしている。

【０００８】しかしながら、動作状態の如何によって
は、処理の種類が変化した直後のキャッシュ・メモリへ
の取込みラッシュの期間が経過した後であっても、キャ
ッシュ・ミス予測機構を動作させ続けることが有利な場
合がある。そのような動作状態の一例を挙げるならば、
例えば、処理に使用するオペランド・データ（行列、ベ
クトル、ないしはストリング）が非常に大きな（キャッ
シュ・メモリの容量を超える程の大きな）データ集合で
あって、そのデータ集合の中のデータを定期的に繰り返
して使用するような場合である。このような動作特性に
とって有利なようにしたのが、Charles P. Ryan が１９
９２年３月１３日付で出願した米国特許出願第０７／８
５０７１３号に開示されている発明である。同米国特許
出願は、その発明の名称を「ADAPTIVE CACHE MISS PRED
ICTION MECHANISM（適応性キャッシュ・ミス予測機
構）」という。この米国特許出願の発明は上述の特徴を
達成するために、最新の複数のキャッシュ・ミスのアド
レスを格納しておくと共にそれらアドレスの間に存在す
るアドレス・パターンを探索するようにした特殊目的装
置を使用している。探索によってアドレス・パターンが
検出されたならば、その検出されたアドレス・パターン
を利用して、予測キャッシュ・ミス・アドレスを包含し
ているブロックを主記憶装置から先取りし、それによっ
て、何もしなければ続いて発生するはずのキャッシュ・
ミスの発生を、事前に防止するようにしている。このキ
ャッシュ・ミス予測機構は適応性回路によって適応性を
もって選択的にイネーブルするようにしてあり、その適
応性回路は、オペランド呼出し要求に関するキャッシュ
・ヒット率の値の短期的履歴記録を生成して、キャッシ
ュ・ヒット率の値の上昇傾向及び低下傾向に応答して、
キャッシュ・ミス予測機構をイネーブル及びディスエー
ブルするように機能するものである。

【０００９】この米国特許出願第０７／８５０７１３号
に開示されているキャッシュ・ミス予測回路は、主記憶
装置のアドレス空間が１本の道筋の上に連続して並んで
いる環境で動作させるのに最も適したものである。しか
しながら、多くの処理装置は主記憶装置のアドレス空間
をページング方式の構成にしてあり、そのページの大き
さは一般的に１０２４〜４０９６バイトの範囲内の大き
さである。主記憶装置をページング方式とした環境で
は、通常の処理動作に伴って生成されるメモリ・アドレ
スは仮想アドレスであるため、そのアドレスを仮想アド
レスから物理アドレスへ変換する必要がある。この変換
を行なうためには、一般的に、そのアドレスを２つのフ
ィールドに分解する。低位の方の幾つかのビットは１つ
のページの中でのアドレスを表わしており、それらビッ
トは変換されない。残りの全てのビット、即ち、高位の
方のビットは、処理装置の中のページング装置によって
仮想アドレス空間から物理アドレス空間へ変換される
が、この変換は、走らせているプログラムからは見えな
いようにして行なわれる。主記憶装置をページング方式
とすることの主目的は、主記憶装置よりはるかに大きな
仮想記憶装置にアドレスできるようにすることにある
が、ただし、重要な二次的目的として、主記憶装置のペ
ージのうちの選択されたページの機密保護を容易にする
ことや、主記憶装置のページのうちのあるページが障害
を発生したときにも、動作を続行できるようにするとい
うことがある。

【００１０】前述の米国特許第５０９３７７７号に開示
されている方法及び装置には更に、その固有の欠点とし
て、複数のパターンの探索が常に同じ順序で行なわれる
という欠点があった。例えば、あるパターンが、探索を
行なう８種類のパターンのうちの最後のものであったな
らば、そのパターンを発見するまでに常に７回の余計な
探索サイクルが必要とされる。このことは、次に発せら
れる要求を先取りするという利点に対して悪影響を及ぼ
すものである。この欠点に取組んで克服したのが、米国
特許出願第０７／９０６６１８号に開示され且つその請
求の範囲に記載されている発明である。この米国特許出
願第０７／９０６６１８号は、CharlesP. Ryan が１９
９２年６月３０日付で出願したものであり、発明の名称
を「PATTERN SEARCH OPTIMIZER FOR CACHE MISS PREDIC
TION METHOD AND APPARATUS （キャッシュ・ミス予測の
方法及び装置のためのパターン探索最適化）」という。
この米国特許出願の発明はその目的を達成するために、
最新の複数のキャッシュ・ミスのアドレスを格納してお
くと共にそれらアドレスの間に存在するアドレス・パタ
ーンを探索するようにした特殊目的装置を使用してい
る。探索によってアドレス・パターンが検出されたなら
ば、その検出されたアドレス・パターンを利用して、予
測キャッシュ・ミス・アドレスを包含しているブロック
を主記憶装置から先取りし、それによって、何もしなけ
れば続いて発生するはずのキャッシュ・ミスの発生を事
前に防止するようにしている。この特殊目的装置は、そ
の効率を向上させるために、複数のパターンの探索を試
みる際の、その探索の順序をレジスタ・スタックの中に
格納するようにし、そして、最も新しく発見されたパタ
ーンのパターン選択値をそのレジスタ・スタックのトッ
プに入れるためのロジック回路を備えており、新たにパ
ターン選択値がレジスタ・スタックに入れられるたび
に、その他のパターン選択値がレジスタ・スタック内に
おいてプッシュ・ダウンされるようにしている。

【００１１】前述の米国特許第５０９３７７７号に開示
されている方法及び装置には、更に別の欠点もあった。
それは、処理動作が物理アドレスによって行なわれてい
るために、主記憶装置内のページの境界を超える際に無
効予測が行なわれたり、或いはシステムに問題を生じさ
せるおそれのある予測が行なわれたりすることがあると
いうことであった。例えば、あるパターンが、物理記憶
装置である主記憶装置の中の、次のページへと続いて行
くパターンであれば、そのパターンが、他のユーザに割
当てられている記憶空間（その記憶空間は機密記憶空間
である場合もある）や、他のプロセスに割当てられてい
る記憶空間へ入り込んでしまうことがあり得る。また、
続く次のページが、損傷したページであったり、不使用
ページとされていることもあり得る。また、続く次のペ
ージに包含されている情報が、現時点ではキャッシュ・
メモリの中に取り込んでおく価値のない情報であること
もあり得る。予測プロセスを実行した結果、ページの境
界を超えて、他のユーザないし他のプロセスに割当てら
れている記憶領域や、損傷している記憶領域の中へ入り
込んでしまったならば、処理装置は、その結果として生
じる無効状態からの回復処理を行なってからでなければ
通常の処理を続行することができず、その回復処理動作
のために過重な性能上の犠牲を強いられるおそれがあ
る。この欠点に取組んで克服したのが、米国特許出願第
０７／９２１８２５号に開示され、且つその請求の範囲
に記載されている発明である。同米国特許出願は、Char
les P. Ryan が１９９２年７月２９日付で出願したもの
であり、その発明の名称を「CACHE MISS PREDICTION ME
THOD AND APPARATUS FOR USE WITH PAGED MAIN MEMORY
INA DATA PROCESSING SYSTEM （データ処理システムに
おけるページング方式の主記憶装置に用いるキャッシュ
・ミス予測の方法及び装置）」という。同米国特許出願
の発明はその目的を達成するために、最新の複数のキャ
ッシュ・ミスのアドレスを格納しておくと共にそれらア
ドレスの間に存在するアドレス・パターンを探索するよ
うにした特殊目的装置を使用している。探索によってア
ドレス・パターンが検出されたならば、その検出された
アドレス・パターンを利用して、予測キャッシュ・ミス
・アドレスを包含しているブロックを主記憶装置から先
取りし、それによって、何もしなければ続いて発生する
はずのキャッシュ・ミスの発生を事前に防止するように
している。そして、ページング方式の主記憶装置を含ん
でいる環境で動作しているその専用目的装置の効率を向
上させるために、先取りを行なったならばページの境界
を超えてしまう場合には、その先取りを禁止するように
機能するロジック回路を付加している。

【００１２】当業者には容易に理解されるように、以上
に説明した幾つもの発明は、個別に採用することもでき
れば、様々な組合せで採用することもでき、それによっ
て、価格、規模、速度、等々が夫々に異なった様々な種
類のシステムにおけるオペランド・キャッシュ機構を効
果的に確立することができる。しかしながら最大限の速
度が要求される用途においては、それら発明のいずれ
も、複数のパターンの探索が１つずつ順番に行なわれて
行くということが制約となっている。本発明は、それら
発明に固有の、この速度上の制約に取組んで克服するこ
とを目指したものである。

【００１３】従って本発明の広い目的は、データ処理シ
ステムにおける改良したキャッシュ・メモリを提供する
ことにある。

【００１４】本発明の更なる目的は、オペランド・ブロ
ックが要求される動作におけるキャッシュ・ミス率が低
いことを特に特徴とするキャッシュ・メモリを提供する
ことにある。

【００１５】本発明のより具体的な目的の１つは、キャ
ッシュ・ミス予測を非常な高速で行なうことによってシ
ステムの動作速度を大幅に向上させることのできるキャ
ッシュ・ミス予測のための方法及び装置を組み入れたキ
ャッシュ・メモリを提供することにある。

【００１６】本発明の更に具体的な目的の１つは、最近
の複数のキャッシュ・ミス・アドレスを調べる際に、同
時に複数のアドレス・パターンの有無について調べ、そ
れによって、何もしなければ次に発生するはずのキャッ
シュ・ミス・アドレスを判定するための基礎とすべき１
つの選択されたパターンを求めるようにしたキャッシュ
・ミス予測のための方法及び装置を提供することにあ
る。

【００１７】

【課題を解決するための手段】簡潔に述べるならば、本
発明の以上の目的並びにその他の目的を達成するため
に、最新の複数のキャッシュ・ミスのアドレスを格納し
ておくと共にそれらアドレスの間に存在するアドレス・
パターンを探索するようにした特殊目的装置を使用して
いる。探索によってアドレス・パターンが検出されたな
らば、その検出されたアドレス・パターンを利用して、
予測キャッシュ・ミス・アドレスを包含しているブロッ
クを主記憶装置から先取りし、それによって、何もしな
ければ続いて発生するはずのキャッシュ・ミスの発生を
事前に防止するようにしている。そして、この方法及び
装置の効率を高めるために、複数のパターンを同時に探
索するようにし、また、最近の複数のキャッシュ・ミス
・アドレスの所与の集合に関して２つ以上のパターンが
検出された場合に備えて、優先順位に従って選択を行な
う優先順位回路を備えるようにしている。

【００１８】

【実施例】以下に図面を参照しつつ、本発明の実施例に
ついて説明して行く。先ず図１について説明すると、同
図は、キャッシュ・メモリ機構を組み込んだデータ処理
システムのハイレベルのブロック図を示したものであ
る。当業者には明らかなように、図１のブロック図はあ
くまでも具体的な一例を提示するものに過ぎず、実際に
は図１のブロック図に示されたものに、更に様々な変更
が加えられることになる。この図１のブロック図の果た
す役目は、本発明を詳細に論じるために全体像の一例を
提供することだけである。図示のデータ処理システムは
主記憶装置１３を含んでおり、この主記憶装置１３に
は、中央処理装置１４が目的とする処理を実行する際に
必要とするデータの信号群（例えば情報ワード等であ
り、命令とオペランドとの両方がある）が格納されてい
る。格納されている信号群のうち、短期間のうちに中央
処理装置１４によって必要されることになる可能性が高
い信号群は、主記憶装置１３から（或いはユーザ装置１
５から）システム・インターフェース装置１１を介して
キャッシュ・メモリ装置１２へ転送される。（当業者に
は明らかなように、データ処理システムの様々なアーキ
テクチャのうちには信号群の転送をシステム・バスを介
して行なうようにしたアーキテクチャもあり、そのよう
なアーキテクチャでは、システム・バスとの間で相互作
用を行なう構成要素の各々にインターフェース装置が必
要である）。キャッシュ・メモリ装置１２へ転送された
信号群は、中央処理装置１４から要求があるまで、この
キャッシュメモリ装置１２の中に格納されている。該当
する信号群を取り出すために、一般的に、中央処理装置
１４にはアドレス変換装置１６が備えられており、この
アドレス変換装置１６は、中央処理装置１４が取り出す
べき信号群を特定するのに使用した仮想アドレスを、デ
ータ処理システムのうちのこの中央処理装置１４以外の
部分がその信号群を特定するのに使用する、その信号群
に対応した実アドレスへ変換するものである。

【００１９】キャッシュ・メモリ装置１４に一時的に格
納される情報には命令とオペランドとの両方があり、そ
れらは、別々のセクションに分けて格納するようにして
も良く、また、それらを区別せずに一様に格納するよう
にしても良い。ただし、本発明を実施する上で、オペラ
ンド情報に関してだけ本発明の動作が起動されるように
したい場合には、命令とオペランドとを、キャッシュ・
メモリ装置１４の中の別々の（少なくとも命令のアドレ
スとオペランドのアドレスとが混じり合うことがないと
いう意味において別々の）記憶セクションに格納するよ
うにするのが良い。

【００２０】本発明の１つの局面であるキャッシュ・ミ
ス予測機構は、オペランド呼出し要求の結果として発生
した複数のキャッシュ・ミスの間に存在するパターンを
認識し、その認識によって検出したパターンを利用する
ものである。極めて単純な具体例を挙げるならば、例え
ば、検出されたあるパターンが、３つの連続したキャッ
シュ・ミス・アドレスＡ、Ｂ、Ｃから成り、それらアド
レスが、実際に連続したオペランド・アドレスであっ
て、それらアドレスに続く次のアドレスがＤであるとい
う場合である。このようなパターンが発生することがあ
るのは、例えば、データの１つのカラム（列）の中の、
連続する複数のロー（行）を次々とアクセスして行くこ
とを必要とするデータ操作手順等においてである。この
パターンが検出されたならば、すぐにも信号群Ｄがアク
セスされる可能性が高いのであるから、その信号群Ｄを
キャッシュ・メモリ装置１４の中へ先取りしておくのが
適切である。

【００２１】ここで先ず、前述の米国特許第５０９３７
７７号に開示され、且つその請求の範囲に記載されてい
る従来例の発明を明らかにするために、図２に示した比
較的簡単な配線による構成の説明をしておく。同図にお
いて、ミス・スタック２０は最新の１６個のキャッシュ
・ミスのアドレスを保持しており、それら１６個のキャ
ッシュ・ミス・アドレスのうちの最も古いものは、アド
レスＰで表わされており、このスタックへ新たに入れら
れるエントリは、このスタックのトップへ入れられる。
４個の４入力電子スイッチ２１、２２、２３、２４は、
ライン２５を介して供給されるシフト・パターン信号に
よって、一斉に駆動されるようにしてあり、その駆動の
態様は次のとおりである。先ず、第１状態では、それら
４個の電子スイッチの夫々の出力にアドレスＡ、Ｂ、
Ｃ、Ｄが送出されている。第２状態では、それら出力に
アドレスＢ、Ｄ、Ｆ、Ｈが送出されており、第３状態で
は、それら出力にアドレスＣ、Ｆ、Ｉ、Ｌが送出されて
おり、そして第４状態では、それら出力にアドレスＤ、
Ｈ、Ｌ、Ｐが送出されている。減算回路２６、２７、２
８は、それら電子スイッチ２１、２２、２３、２４のの
夫々の出力を入力として受け取るように接続されてお
り、より詳しく述べるならば、減算回路２６の出力は、
電子スイッチ２１の出力から電子スイッチ２２の出力を
減じたものとなるように、減算回路２７の出力は、電子
スイッチ２２の出力から電子スイッチ２３の出力を減じ
たものとなるように、そして、減算回路２８の出力は、
電子スイッチ２３の出力から電子スイッチ２４の出力を
減じたものとなるように、それら減算回路を接続してあ
る。

【００２２】減算回路２６の出力は、加算回路３１の一
方の入力に供給されており、この加算回路３１の他方の
入力は、電子スイッチ２１の出力によって駆動されてい
る。減算回路２６の出力は更に、比較回路２９の一方の
入力へも供給されている。減算回路２７の出力は、比較
回路２９の他方の入力へ供給されていると共に、もう１
つの比較回路３０の一方の入力へも供給されており、こ
の比較回路３０の他方の入力は、減算回路２８の出力に
よって駆動されている。比較回路２９の出力と比較回路
３０の出力とは、ＡＮＤゲート３２の２つの入力へ夫々
に供給されており、このＡＮＤゲート３２が先取りイネ
ーブル信号を選択的に発生する。

【００２３】次に、図２に示した以上の回路の動作につ
いて説明する。既述の如く、ミス・スタック２０は最新
の１６個のキャッシュ・ミスのアドレスを保持してお
り、それら１６個のキャッシュ・ミス・アドレスのうち
では、アドレスＡが最も新しく発生したキャッシュ・ミ
スのアドレスである。このアドレスＡによって特定され
る信号群の呼出し要求が発せられたためにキャッシュ・
ミスが発生したならば、それが発生した時点で、ミス・
スタックの中に存在している複数のアドレスの間のパタ
ーンを探索するための回路動作が開始される。このとき
には、電子スイッチ２１、２２、２３、２４は、それら
電子スイッチの第１状態にあり、この状態では、電子ス
イッチ２１はアドレスＡを通過させているため、この電
子スイッチ２１の出力にはアドレスＡが送出されてお
り、また、電子スイッチ２２の出力にはアドレスＢが送
出されており、電子スイッチ２３の出力にはアドレスＣ
が送出されており、また、電子スイッチ２４の出力には
アドレスＤが送出されている。ここで、ＡとＢの間の差
分、ＢとＣの間の差分、それにＣとＤの間の差分が全て
等しくはなかったものとすれば、減算回路２６の出力、
減算回路２７の出力、それに減算回路２８の出力が全て
等しくなることはないため、比較回路２９と３０との一
方もしくは両方が不等信号を発生し、従ってＡＮＤゲー
ト３２はイネーブルされず、このＡＮＤゲート３２がイ
ネーブルされないということによって「該当パターン不
在」状態であることが表示される。

【００２４】続いて上記の４個の電子スイッチは、それ
ら電子スイッチの第２状態へ遷移させられ、この第２状
態になったならば、それら４個の電子スイッチは、夫々
の出力にアドレスＢ、Ｄ、Ｆ、Ｈを送出するようにな
る。ここで、（Ｂ−Ｄ）＝（Ｄ−Ｆ）＝（Ｆ−Ｈ）であ
ったものとすれば、即ち、それらアドレス離隔量の間に
シーケンシャル・パターンが検出されたものとすれば、
比較回路２９と３０との両方が同等信号を送出するた
め、ＡＮＤゲート３２が完全にイネーブルされて、この
ＡＮＤゲート３２から先取りイネーブル信号が送出され
るようになる。このとき同時に、加算回路３１からの出
力は、予測アドレス（Ｂ＋（Ｂ−Ｄ））になる。この予
測アドレスは、検出されたパターンを先へ延長したもの
であり、それゆえ、これによって先取りされる信号群
は、中央処理装置から要求される確率が高く、従ってキ
ャッシュ・ミス率を低下させるものであることが分か
る。

【００２５】一方、上記のアドレスの組合せ［Ｂ・Ｄ・
Ｆ・Ｈ］の間にパターンが検出されなかった場合には、
上記の４個の電子スイッチは、それら電子スイッチの次
の状態へ遷移させられ、その状態において、アドレスの
組合せ［Ｃ・Ｆ・Ｉ・Ｌ］に関してパターンの有無が調
べられ、そして、もし必要とあらば更に、アドレスの組
合せ［Ｄ・Ｈ・Ｌ・Ｐ］に関してもパターンの有無が調
べられる。以上のいずれの場合にもパターンが検出され
なかった場合には、図示の回路は次のキャッシュ・ミス
が発生するのを待つ。そして次のキャッシュ・ミスが発
生したならば、新たなエントリがミス・スタックのトッ
プに入れられ、アドレスＰがミス・スタックのボトムか
ら押し出されて、その後に、該当パターンの探索が再び
開始される。

【００２６】以上の説明は、先に言及した米国特許第５
０９３７７７号（同米国特許の内容はこの言及をもって
本開示に組み込まれるものとする）に開示され、且つそ
の請求の範囲に記載されている発明の実施例のうちの、
比較的簡明な実施例に関するものである。米国特許第５
０９３７７７号は（先に説明した、それを更に発展させ
た幾つかの発明と共に）、本発明に最も近い公知の従来
例を代表するものであり、本発明は、この米国特許第５
０９３７７７号に採用されている複数の原理のうちの幾
つかを採用しているが、ただしその他の点については基
本的に異なったものである。本明細書の「従来の技術及
び発明が解決しようとする課題」の項で説明した従来例
の特許文献中に開示されている様々な発明は全て顕著な
利点を有するものであるが、ただし、それら従来例の発
明はいずれも、オペランド・アドレスに関する複数のア
ドレス・パターンの探索を１つずつ順番に行なってお
り、このことは、最大限の動作速度が求められている場
合には重大な欠点となりかねない。本発明は、それら従
来例の発明に固有の動作速度に関する制約に取組んでそ
れを克服するものである。ただし、先に言及した従来例
の特許文献中に開示されているそれら発明のうちの幾つ
かは、本発明と併せて利用し得るものであることに注意
されたい。

【００２７】次に、図３について説明する。同図は、本
発明を説明するための、簡明化したロジック回路図であ
る。一連の複数のレジスタ６０、６１、６１、６３、６
４、６５によって先入れ先出し式スタックを構成してあ
り、このスタックは、最新の複数のキャッシュ・ミスの
オペランド・アドレスを格納しておくためのものである
（図示の具体例では、スタックに格納するのは、最新の
６個のキャッシュ・ミスのアドレス並びに「現在」キャ
ッシュ・ミスのアドレスであり、それらアドレスのうち
の「現在」キャッシュ・ミスのアドレスを、このスタッ
クの中の現在トップ・エントリであると見なすようにし
ている）。また、複数の減算回路６６、６７、６９、７
０、７２、７３によって減算器回路アレイを構成してあ
り、それら減算回路の各々は第１入力と第２入力とを持
ち、それら２つの入力は、格納されているキャッシュ・
ミス・アドレスのうちの２つのアドレスを表わしてい
る。更に詳細に述べるならば、減算回路６６へは「現
在」キャッシュ・ミス・アドレスとレジスタ６０からの
キャッシュ・ミス・アドレスＡとが供給されている。ま
た、減算回路６７へはキャッシュ・ミス・アドレスＡ及
びＢが供給されており、減算回路６９へは「現在」キャ
ッシュ・ミス・アドレスとキャッシュ・ミス・アドレス
Ｂとが供給されており、減算回路７０へはキャッシュ・
ミスＢ及びＤが供給されており、減算回路７２へは「現
在」キャッシュ・ミス・アドレスとキャッシュ・ミス・
アドレスＣとが供給されており、そして減算回路７３へ
は、キャッシュ・ミス・アドレスＣ及びＦが供給されて
いる。

【００２８】減算回路６６からの差分出力と減算回路６
７からの差分出力とは、夫々、比較回路６８の第１入力
と第２入力とへ供給されている。同様に、減算回路６９
からの出力と減算回路７０からの出力とは比較回路７１
へ供給されており、減算回路７２からの出力と減算回路
７３からの出力とは比較回路７４へ供給されている。更
に加えて、減算回路６６からの出力、減算回路６９から
の出力、及び減算回路７２からの出力は、電子スイッチ
７５の個別の入力へも供給されており、この電子スイッ
チ７５は切換動作を行なうことにより、みずからの複数
の入力のうちから選択した１つの入力を通過させて、そ
の入力をみずからの出力へ送出する機能を有する。

【００２９】比較回路６８、７１、７４の各々からの出
力は、ＯＲゲート７８の複数の入力へ個別に供給されて
いると共に、優先順位エンコーダ７６の入力へも供給さ
れている。この優先順位エンコーダ７６出力は、電子ス
イッチ７５へ制御信号として供給されており、この制御
信号は、電子スイッチ７５の複数の入力へ供給されてい
る入力信号のうちから、この電子スイッチ７５を通過さ
せて出力へ送出させるべき１つの信号を選択する制御信
号である。以上から、以下のａ）〜ｃ）が明らかであ
る。ａ）「現在」キャッシュ・ミス・アドレス（ＣＣＭＡ）
とキャッシュ・ミス・アドレスＡ（ＣＭＡＡ）との間の
差分（これは減算回路６６の出力である）がＣＭＡＡと
ＣＭＡＢとの間の差分（これは減算回路６７の出力であ
る）と等しければ、比較回路６８が優先順位エンコーダ
７６へ「同等」信号を送出する。ｂ）「現在」キャッシュ・ミス・アドレス（ＣＣＭＡ）
とキャッシュ・ミス・アドレスＢ（ＣＭＡＢ）との間の
差分（これは減算回路６９の出力である）がＣＭＡＢと
ＣＭＡＤとの間の差分（これは減算回路７０の出力であ
る）と等しければ、比較回路７１が優先順位エンコーダ
７６へ「同等」信号を送出する。ｃ）「現在」キャッシュ・ミス・アドレス（ＣＣＭＡ）
とキャッシュ・ミス・アドレスＣ（ＣＭＡＣ）との間の
差分（これは減算回路７２の出力である）がＣＭＡＣと
ＣＭＡＦとの間の差分（これは減算回路７３の出力であ
る）に等しければ、比較回路７４が優先順位エンコーダ
７６へ「同等」信号を送出する。

【００３０】比較回路６８、７１、及び７４の各々から
の出力は更に、ＯＲゲート７８の個別の入力へも供給さ
れており、そのためこのＯＲゲート７８は、それら比較
回路のうちの少なくとも１つが「同等」状態を検出して
いるときには、「先取りイネーブル」信号を送出してい
る。

【００３１】ここでは取り敢えず、優先順位エンコーダ
７６及び電子スイッチ７５の動作を無視して説明するこ
とにし、また具体例の状況として、比較回路６８が「同
等」状態を検出している状況、即ち、（ＣＣＭＡ−ＣＭ
ＡＡ）＝（ＣＭＡＡ−ＣＭＡＢ）の状況にあるものとす
る。このような状況が生じ得るのは、例えば、ＣＣＭＡ
とＣＭＡＡとの間の差分が「１」であると共に、ＣＭＡ
ＡとＣＭＡＢとの間の差分も「１」である場合であり、
これは、進行中の一連のオペランド・アドレスに該当す
る明瞭なパターンを示している。また、この場合には、
加算回路７７において、ＣＣＭＡとＣＭＡＡとの間の差
分（離隔量にして「１」）がＣＣＭＡに加えられること
によって予測アドレスが算出され、これにより、何もし
なければ発生するはずのそのパターンの続きの部分のキ
ャッシュ・ミスの発生が事前に防止される。また、上に
示したｂ）及びｃ）の状況においても、同様の解析が行
なわれる。

【００３２】優先順位エンコーダ７６及び電子スイッチ
７５は、２つ以上のパターンを同時に探索する場合に必
要なものであり、この、２つ以上のパターンの同時探索
を行なうということが、本発明の主たる目的に他ならな
い。優先順位エンコーダ７６及び電子スイッチ７５の回
路は在来の技法を用いて構成することができ、例えば図
４に例示した簡明な構成とすることができる。図４に示
した具体例では、アドレス差分の値域を一例として４ビ
ットに選択してある。

【００３３】図４に関しては先ず、比較回路６８の中で
行なわれているアドレス差分どうしの比較について説明
する。この比較は、減算回路６６で検出されたアドレス
差分（即ち、ＣＣＭＡ−ＣＭＡＡ）と、減算回路６７で
検出されたアドレス差分（即ち、ＣＭＡＡ−ＣＭＡＢ）
との比較である。それら２つの減算回路６６及び６７の
各ビット・ポジションは、ＡＮＤゲート８０、８３、８
６、８９のうちの１つのＡＮＤゲートと、ＮＯＲゲート
８１、８４、８７、９０のうちの１つのＮＯＲゲートと
へ供給されている。特に、それら２つの減算回路６６及
び６７の夫々の第０番ビットについて説明すると、それ
ら第０番ビットが共に「１」であればＡＮＤゲート８０
がイネーブルされる。また、それら第０番ビットが共に
「０」であればＮＯＲゲート８１がイネーブルされる。
これらいずれの場合にも、ＯＲゲート８２がイネーブル
されるため、ＡＮＤゲート９２の第１入力へ向けて
「１」が送出される。しかるに、それら第０番ビットの
うちの一方が「１」で、他方が「０」である場合には、
ＯＲゲート８２はイネーブルされない。その他の、第１
番ビット、第２番ビット、それに第３番ビットに対応し
た夫々のロジックの機能もこれと同一である。以上から
明らかなように、ＡＮＤゲート９２が完全にイネーブル
されるのは、減算回路６６の４つのビットと減算回路６
７の４つのビットとが完全に一致したときだけである。
比較回路７１及び比較回路７４も、それら比較回路への
入力に対して以上に説明した比較回路６８と同様に応答
する。

【００３４】ＡＮＤゲート９２が完全にイネーブルされ
たならば、このＡＮＤゲート９２は優先順位エンコーダ
７６へ向けて「１」を送出する。同様に、比較回路７１
及び／または７４が同等状態を検出していれば、それら
比較回路の一方もしくは両方もまた、優先順位エンコー
ダ７６へ向けて「１」を送出する。この場合（即ち、２
つ以上のパターンが認識された場合）には、優先順位エ
ンコーダ７６が、存在しているパターンのうちで優先順
位が最も高いパターンを、予測アドレスを決定するため
のパターンとして選択するように機能する。

【００３５】比較回路６８からの出力は否定回路９３へ
供給されると共にＯＲゲート９５の一方の入力へも供給
されている。比較回路７１からの出力は否定回路９４へ
供給されると共にＡＮＤゲート９６の一方の入力へも供
給されている。このＡＮＤゲート９６の他方の入力は否
定回路９３によって駆動されている。比較回路７４から
の出力はＡＮＤゲート９７の第１の入力へ供給されてお
り、このＡＮＤゲート９７の第２の入力と第３の入力と
は、否定回路９３と否定回路９４とによって駆動されて
いる。ＡＮＤゲート９６の出力は、ＯＲゲート９８の一
方の入力を駆動しており、ＡＮＤゲート９７の出力は、
ＯＲゲート９５の入力とＯＲゲート９８の入力との両方
を駆動している。

【００３６】ＯＲゲート９８の出力とＯＲゲート９５の
出力とは、直前のキャッシュ・ミス・アドレスと現在キ
ャッシュ・ミス・アドレスとの所与の組合せに関して検
出されたパターンのうちの最高優先順位のパターンを表
わす２つのビットであって、ＯＲゲート９８の出力が高
位桁のビット、そしてＯＲゲート９５の出力が低位桁の
ビットである。３つの比較回路６８、７１、７４のうち
のどれ１つとして「同等」信号を送出していないときに
は、ＯＲゲート９８とＯＲゲート９５との両方が完全に
ディスエーブルされており、そのため電子スイッチ７５
へ送出されている出力は「００」になっている。この状
態から比較回路６８だけが「同等」信号を送出するよう
になると、ＯＲゲート９５はイネーブルされるがＯＲゲ
ート９８はディスエーブルされたままであるため、電子
スイッチ９５へ送出されている出力は「０１」になる。
また、比較回路７１だけが「同等」信号を送出するよう
になると、ＡＮＤゲート９６がイネーブルされてＯＲゲ
ート９８をイネーブルするため、電子スイッチ７５へ送
出されている出力は「１０」になる。また、比較回路７
４だけが「同等」信号を送出するようになると、ＡＮＤ
ゲート９７がイネーブルされてＯＲゲート９８とＯＲゲ
ート９５との両方をイネーブルするため、電子スイッチ
７５へ送出されている出力は「１１」になる。

【００３７】更に、比較回路６８と比較回路７１との２
つが「同等」信号を送出するようになると、否定回路９
３によって、ＡＮＤゲート９６及び９７がイネーブル状
態になることが阻止されるため、電子スイッチ７５へ送
出されている出力は「０１」になり、これによってパタ
ーン＃１が優先することが示される。比較回路６８と比
較回路７４との２つが「同等」信号を送出するようにな
ったときと、３つの比較回路６８、７１、及び７４の全
てが「同等」信号を送出するようになったときにもこれ
と同じ結果が得られ、即ち、電子スイッチ７５へ送出さ
れている出力は「０１」になり、それによってパターン
＃１の選択が強制される。また、比較回路７１と比較回
路７４との２つが「同等」信号を送出するようになった
ならば、ＡＮＤゲート９６は完全にイネーブルされる
が、ＡＮＤゲート９７はイネーブルされないため、電子
スイッチ７５へ送出されている出力は「１０」になり、
それによってパターン＃２の選択が強制される。

【００３８】電子スイッチ７５は簡単な構造のデコーダ
であり、優先順位エンコーダ７６からの出力に応答して
切換動作を行なうことによって３つの減算回路６６、６
９、７２のうちの然るべき１つの減算回路からの入力
（図示の実施例では４ビットの入力）を、加算回路７７
（図３）へ送出するように機能するものである。それら
３つの減算回路６６、６９、７２からの入力は、ＡＮＤ
ゲート１０２、１０３、１０４の夫々の入力へ供給され
ており、それらＡＮＤゲートのうちの１つが完全にイネ
ーブルされると、ＯＲゲート１０５がイネーブルされ
て、選択された１つのアドレス差分が通過して加算回路
７７へ送出され、この加算回路７７においてそのアドレ
ス差分が現在キャッシュ・ミス・アドレスに加算され
て、予測アドレスが算出される。優先順位エンコーダ７
６から電子スイッチ７５へ入力している入力が「００」
であるときには、３つのＡＮＤゲート１０２、１０３、
１０４の全てがディスエーブルされている。この入力が
「０１」になると、ＡＮＤゲート１０３だけがイネーブ
ルされて、減算回路６６からの入力が加算回路７７へ送
出されるようになる。この入力が「１０」になると、Ａ
ＮＤゲート１０２だけがイネーブルされて、減算回路６
９からの入力が加算回路７７へ送出されるようになる。
また、この入力が「１１」になると、ＡＮＤゲート１０
４だけがイネーブルされて、減算回路７２からの入力が
加算回路７７へ送出されるようになる。このような結果
が得られるのは、ＯＲゲート９５とＡＮＤゲート１０２
の１つの入力との間に論理的に配置した否定回路１００
と、ＯＲゲート９８とＡＮＤゲート１０３の１つの入力
との間に論理的に配置した否定回路１０１とを使用して
いるからである。

【００３９】当業者には容易に理解されるように、図２
及び図３のロジック回路図は幾分簡略化して示したもの
であり、というのは、２進数の多数桁の情報をあたかも
２進数の１桁の情報であるかのように図示してあるから
である。また図４も同様に、４ビット幅のアドレス差分
だけを取り扱うものとして図示してある。実際には、必
要に応じて、更に追加の次元を取り扱うための、電子ス
イッチ、ゲート、等々のアレイが用いられ、それらは完
全に在来の方法で用いることができる。更に、このキャ
ッシュ・ミス予測機構を所与のデータ処理システム環境
に組み込むためのタイミング信号及びロジックは、その
環境に適したものであれば良く、簡単な設計のロジック
を使用することができる。

【００４０】

【発明の効果】以上に説明したような構成とすることに
よって、本発明の改良したキャッシュ・メモリは、オペ
ランド・ブロックが要求される動作におけるキャッシュ
・ミス率を低くすること、キャッシュ・ミス予測を非常
な高速で行なうことによってシステムの動作速度を大幅
に向上させること、及び、最近の複数のキャッシュ・ミ
ス・アドレスを調べる際に、同時に複数のアドレス・パ
ターンの有無について調べ、それによって、何もしなけ
れば次に発生するはずのキャッシュ・ミス・アドレスを
判定するための基礎とすべき１つの選択されたパターン
を求めるようにしたキャッシュ・ミス予測のための方法
及び装置を提供することを実現した。

【図面の簡単な説明】

【図１】キャッシュ・ミスを使用している、従って、本
発明を実施するための具体的な一例としての環境を構成
している、典型的なデータ処理システムの一般化したブ
ロック図である。

【図２】米国特許第５０９３７７７号に開示され、且つ
その請求の範囲に記載されているキャッシュ・ミス予測
装置の、簡単な構成の具体的な実施例のロジック回路図
である。

【図３】最も可能性の高い複数のオペランド・アドレス
のパターンを同時に調べる機能を有する、本発明の具体
的実施例のロジック回路図である。

【図４】図３に示したロジック回路のうちの一部分の、
より詳細なロジック回路図である。

【符号の説明】

１２キャッシュ・メモリ装置１３主記憶装置１４中央処理装置６０〜６５レジスタ（先入れ先出し式レジスタ）６６、６７、６９、７０、７２、７３減算回路６８、７１、７４比較回路７５電子スイッチ７６優先順位エンコーダ７７加算回路７８ＯＲゲート

Claims

【特許請求の範囲】

【請求項１】キャッシュ・メモリと主記憶装置とを備
えたデータ処理システムにおける、履歴記録として保持
した複数のキャッシュ・ミス・アドレスに基づいて後続
のキャッシュ要求アドレスを予測する方法において、システムのハードウェア、ファームウェア、及びソフト
ウェアの設計段階において実行する準備ステップとし
て、Ａ）ハードウェアによる設計及び構成の技法と、ファー
ムウェアによる設計及び構成の技法と、ソフトウェアに
よる設計及び構成の技法とのうちから選択した少なくと
も１種類の設計及び構成の技法を用いて、複数のキャッ
シュ・ミス・アドレスを格納するための先入れ先出し式
ミス・スタックを構成するステップと、システムの動作中にそのシステム内において実行するス
テップとして、Ｂ）前記キャッシュ・メモリに対して呼出し要求された
情報が前記キャッシュ・メモリ内に存在していないこと
によって発生するキャッシュ・ミスが、実際に発生する
のを待つステップと、Ｃ）あるキャッシュ・ミスが発生したときに、呼出し要
求されたが存在していなかった情報のアドレスを、前記
ミス・スタックのトップに入れるステップと、Ｄ）前記ステップＣ）に続いて実行するステップであっ
て、前記ミス・スタック内に格納されている複数のキャ
ッシュ・ミス・アドレスの間に、少なくとも１つの所定
アドレス・パターンが存在しているか否かを調べるステ
ップと、Ｅ）いずれの所定アドレス・パターンにも該当しなかっ
た場合に前記ステップＢ）へ戻るステップと、Ｆ）いずれかの所定アドレス・パターンに該当した場合
に実行するステップであって、１）該当アドレス・パターンと、前記ミス・スタック内
に格納されている複数のキャッシュ・ミス・アドレスの
うちの少なくとも１つのキャッシュ・ミス・アドレスと
を用いて、前記主記憶装置内に格納されている信号群の
うちの１つの信号群を特定する１つの予測アドレスを算
出するサブステップと、２）前記予測アドレスによって特定された前記信号群を
前記主記憶装置から前記キャッシュ・メモリの中へ先取
りするサブステップと、３）前記ステップＢ）へ戻るサブステップと、を含んで
いるステップＦ）と、を含んでいることを特徴とする方
法。
【請求項２】前記ステップＦ）の実行中に複数の所定
アドレス・パターンに該当した場合に、それら複数の所
定アドレス・パターンの間の所定の優先順位規定に従っ
て、前記ステップＦ）の前記サブステップ１）で予測ア
ドレスを算出するために使用する１つの該当アドレス・
パターンを選択することを特徴とする請求項１記載の方
法。
【請求項３】各々がアドレスによって特定される信号
群を主記憶装置からキャッシュ・メモリへ先取りするた
めの予測アドレスを発生する予測アドレス発生装置にお
いて、Ａ）発生の順序が連続している複数のキャッシュ・ミス
を表わす複数のキャッシュ・ミス・アドレスを格納して
おくための先入れ先出し式スタックと、Ｂ）少なくとも第１及び第２の２つのペアを成す減算回
路手段であって、それら減算回路手段の各々のペアが、
前記先入れ先出し式スタックから、その各々の減算回路
手段ペアに固有のアドレス・ペアを受け取り、その受け
取ったアドレス・ペアを成している２つのアドレスの間
の離隔量を表わす値を発生するように接続されている、
減算回路手段と、Ｃ）少なくとも第１及び第２の２つの比較回路手段であ
って、それら比較回路手段の各々が、その各々の比較回
路手段に対応した前記減算回路手段ペアから出力ペアを
受け取り、その受け取った出力ペアに応答して、その出
力ペアの２つの出力の間に同等状態が存在している場合
に先取りイネーブル論理信号を送出するように接続され
ている、比較回路手段と、Ｄ）前記複数のキャッシュ・ミス・アドレスのうちの選
択された１つのキャッシュ・ミス・アドレスと、前記減
算回路手段のうちの１つの減算回路手段から送出された
離隔量情報とを組合せることによって予測アドレスを得
るようにした、予測アドレス発生手段と、を備え、前記予測アドレスと前記先取りイネーブル論理信号とが
然るべく組み合わされて送出されることによって、前記
予測アドレスによって特定される信号群が前記主記憶装
置から前記キャッシュ・メモリの中へ先取りされるよう
にしてある、ことを特徴とする装置。
【請求項４】Ａ）前記予測アドレス発生手段が加算回
路を含んでおり、前記装置が更に、Ｂ）前記加算回路の一方の入力と、各々の前記減算回路
手段ペアの２つの減算器回路のうちの一方の減算回路の
出力との間に、機能的に配設された電子スイッチ手段
と、Ｃ）複数の同等状態が同時に存在していることに応答し
て前記電子スイッチ手段へ制御信号を送出することによ
って、該電子スイッチ手段から前記加算回路へ離隔量情
報信号のうちのある１組の信号だけが供給されるように
し、その１組の信号が、前記複数のキャッシュ・ミス・
アドレスのうちの前記選択された１つのキャッシュ・ミ
ス・アドレスと加え合わされて、前記予測アドレスが得
られるようにする、優先順位エンコーダと、を備えてい
ることを特徴とする請求項３記載の装置。
【請求項５】前記予測アドレスを算出するために用い
られる前記複数のキャッシュ・ミス・アドレスのうちの
前記選択された１つのキャッシュ・ミス・アドレスが、
現在キャッシュ・ミス・アドレスであることを特徴とす
る請求項３記載の装置。
【請求項６】前記予測アドレスを算出するために用い
られる前記複数のキャッシュ・ミス・アドレスのうちの
前記選択された１つのキャッシュ・ミス・アドレスが、
現在キャッシュ・ミス・アドレスであることを特徴とす
る請求項４記載の装置。