JPH0762808B2 - Trimming device - Google Patents

Trimming device

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JPH0762808B2
JPH0762808B2 JP60125399A JP12539985A JPH0762808B2 JP H0762808 B2 JPH0762808 B2 JP H0762808B2 JP 60125399 A JP60125399 A JP 60125399A JP 12539985 A JP12539985 A JP 12539985A JP H0762808 B2 JPH0762808 B2 JP H0762808B2
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counter
output
circuit
trimming
value
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盛雄 守重
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はトリミング装置に係り,特にトリミング前にあ
らかじめトリミングすべき値を求めて,その値でトリミ
ングを行なうトリミング装置に関する。
Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a trimming device, and more particularly to a trimming device that obtains a value to be trimmed in advance before trimming and performs trimming with the value.

〔従来の技術〕[Conventional technology]

発振周波数や電圧等の出力を精度よくする為のトリミン
グ方式として目的とする発振周波数や電圧を測定しなが
ら,トリミング用電極をハンダ付やカット等を行なう方
式が知られている。この方式はボリウムやバリコンの様
に機械的に動かしてその値を変えるものと比べ,調整後
の機械的な移動がない為,素子の経年変化が少なけれ
ば,非常に安定した調整方法である。
As a trimming method for accurately outputting the oscillation frequency and voltage, there is known a method of soldering or cutting the trimming electrode while measuring the desired oscillation frequency and voltage. This method is a very stable adjustment method as long as there is little change over time because there is no mechanical movement after adjustment, as compared to a method that changes the value by moving it mechanically like a volume or variable capacitor.

トリミング方式には種々あるが,一般的に多く使用され
ているものにリードフレームカット方式がある。
There are various trimming methods, and the lead frame cutting method is commonly used.

第3図は定電圧回路にリードフレームカット方式を用い
た従来の回路構成図である。定電圧回路1には電源E
(3V)が印加されており,電圧制御端子はリードフレー
ム2−1,2−2,2−3を介して接地されている。この定電
圧回路1の出力V0を目的の電圧にたとえば−1.5Vに調整
するには,先ず出力V0の電圧を測定する。そして目的電
圧との差に対応してリードフレーム2−1,2−2,2−3を
切断する。あらかじめ,誤差電圧とリードフレームのカ
ット位置との関係を求めておくことによって,目的の電
圧に調整することができる。しかしながら,電圧制御端
子より加わる信号すなわちリードフレーム2−1,2−2,2
−3のカットであらかじめ求めてある電圧変動値と一致
することはなく,かなりの誤差が生じてしまう問題を有
している。その為,高精度に電圧を設定する場合には,
カットを行って目的の電圧値とならなかった時には再度
カットしたり,カットしたリードフレームをハンダ付等
で接続していた。この調整にはカット以外にハンダ付等
の工程がともなうので,調整に多量の時間を有するとい
う問題を有していた。
FIG. 3 is a conventional circuit configuration diagram in which a lead frame cut method is used for a constant voltage circuit. Power source E for constant voltage circuit 1
(3V) is applied, and the voltage control terminal is grounded via the lead frames 2-1, 2-2, 2-3. To adjust the output V 0 of the constant voltage circuit 1 to a target voltage, for example, −1.5 V, first measure the voltage of the output V 0 . Then, the lead frames 2-1, 2-2, 2-3 are cut according to the difference from the target voltage. By obtaining the relationship between the error voltage and the lead frame cutting position in advance, the target voltage can be adjusted. However, the signal applied from the voltage control terminal, that is, the lead frames 2-1, 2-2, 2
The -3 cut does not match the voltage fluctuation value obtained in advance, and there is a problem that a considerable error occurs. Therefore, when setting the voltage with high accuracy,
When cutting did not reach the target voltage value, it was cut again or the cut lead frame was connected with solder. Since this adjustment involves steps such as soldering in addition to cutting, there is a problem in that a large amount of time is required for the adjustment.

第4図はリードフレームカット方式を時計の周波数調整
に用いた従来方式の回路構成図である。図示しない発振
回路より加わるクロック信号をカウンタ3で分周し,さ
らに分周出力を図示した後段の分周回路に加えている。
後段の分周回路はたとえば秒や分に対応したパルスを得
るようになっており,分に対応したパルス(1P/1M)を
アンドゲート4−1〜4−4に加えている。このパルス
は1分毎に1パルスの信号である。一方,前述したカウ
ンタ3はプリセッタブルなカウンタであり,アンドゲー
ト4−1〜4−4は加わるパルス(1P/1M)によってオ
ンとなり,リードフレーム5−1〜5−4より加わるプ
リセット信号を取込んでその値より再度カウントを開始
する。調整前においては,図に示す様にリードフレーム
5−1〜5−4は接続されており,グランドレベルがカ
ウンタに加わる。調整する時にはたとえば発振回路の周
波数を求め,目的の周波数との差より1分単位での誤差
を無くす様にカウンタ3に特定の値をプリセットする。
このプリセットする値がリードフレーム5−1〜5−4
をカットすることによって決定される。このリードフレ
ーム5−1〜5−4のカットも,前述した定電圧のトリ
ミングの場合と同様であり,カットを行って目的の精度
の計時がなされていない時にはカットしたリードフレー
ムをハンダ付したりあるいは再度他のリードフレームを
カットする等の工程がともない,調整に多量の時間を有
するという問題を有していた。
FIG. 4 is a circuit diagram of a conventional method using the lead frame cut method for adjusting the frequency of a timepiece. A clock signal applied from an oscillating circuit (not shown) is frequency-divided by the counter 3, and the frequency-divided output is further applied to the frequency-dividing circuit at the subsequent stage shown.
The frequency divider circuit at the subsequent stage is adapted to obtain a pulse corresponding to seconds and minutes, for example, and a pulse (1P / 1M) corresponding to minutes is added to the AND gates 4-1 to 4-4. This pulse is a signal of one pulse every one minute. On the other hand, the counter 3 described above is a presettable counter, and the AND gates 4-1 to 4-4 are turned on by the applied pulse (1P / 1M) and receive the preset signals applied from the lead frames 5-1 to 5-4. And start counting again from that value. Before adjustment, the lead frames 5-1 to 5-4 are connected as shown in the figure, and the ground level is added to the counter. At the time of adjustment, for example, the frequency of the oscillation circuit is obtained, and a specific value is preset in the counter 3 so as to eliminate an error in units of 1 minute from the difference from the target frequency.
The preset values are the lead frames 5-1 to 5-4.
Is determined by cutting. The cutting of the lead frames 5-1 to 5-4 is similar to the trimming of the constant voltage described above, and when the cutting is not performed to obtain the desired accuracy, the cut lead frame may be soldered. Alternatively, there is a problem that a large amount of time is required for adjustment due to a step of cutting another lead frame again.

〔発明の目的〕[Object of the Invention]

本発明は上記従来の欠点に鑑み,リードフレーム等のカ
ットを行なう前に試行工程を有する回路によってトリミ
ング値を求め,その後その値に従ってリードフレームを
カットすることによって再トリミングやハンダ付等を無
くし,調整工程を容易としたトリミング装置を提供する
ことを目的とする。
In view of the above-mentioned conventional drawbacks, the present invention obtains a trimming value by a circuit having a trial process before cutting a lead frame and the like, and then cuts the lead frame according to the value to eliminate re-trimming and soldering, An object of the present invention is to provide a trimming device that facilitates the adjustment process.

〔発明の要点〕[Main points of the invention]

本発明は上記目的を達成するためにトリミング用のリー
ドフレーム以外に,このリードフレームによって入力さ
れる全ての値を試行的に入力し得る制御手段を設け,あ
らかじめ上記制御手段によって全ての値を入力させるこ
とによってリードフレームのいずれを選択すればよいか
を決定出来るようにしたものである。
In order to achieve the above-mentioned object, the present invention is provided with a control means for trial inputting all the values input by the lead frame, in addition to the trimming lead frame, and inputs all the values by the control means in advance. By doing so, it is possible to determine which of the lead frames should be selected.

〔発明の実施例〕Example of Invention

第1図(a)は本発明の第1の実施例の回路構成図であ
り、時計における定電圧回路6をトリミングされる被ト
リミング回路として示した例である。
FIG. 1 (a) is a circuit configuration diagram of the first embodiment of the present invention, and is an example in which the constant voltage circuit 6 in the timepiece is shown as a circuit to be trimmed.

発振器OSCの出力はカウンタ7に加わる。カウンタ7は
加わるクロック信号を分周して1Hzの信号を出力する。
このカウンタ7のクロック出力(1Hz)が時計の1秒と
なる。そして,そのクロック出力は計時カウンタ8に加
わる。計時カウンタ8は秒,10秒,分,10分,時,日,10
日,月をそれぞれカウントする複数のカウンタを有し,
このカウンタによって計時情報が得られる。カウンタ8
のカウント値は選択回路9に加わる。選択回路9は計時
カウンタ8より出力させる計時情報(月日データ,時分
データ,秒データ等よりなる)を選択して表示部10で表
示される回路であり,選択したデータをデコードし,表
示部10に出力する。尚,この選択は選択信号SELECTによ
って指定される。
The output of the oscillator OSC is added to the counter 7. The counter 7 divides the applied clock signal and outputs a 1 Hz signal.
The clock output (1 Hz) of this counter 7 is 1 second of the clock. Then, the clock output is added to the clock counter 8. The time counter 8 has seconds, 10 seconds, minutes, 10 minutes, hours, days, 10
It has multiple counters that count the day and month respectively,
Timing information is obtained by this counter. Counter 8
The count value of is added to the selection circuit 9. The selection circuit 9 is a circuit for selecting and displaying on the display unit 10 the time information (consisting of month / day data, hour / minute data, second data, etc.) to be output from the time counter 8, and decoding and displaying the selected data. Output to section 10. This selection is specified by the selection signal SELECT.

前述の発振器6,カウンタ8,選択回路9,表示部10が時計と
しての機能を発生する基本回路である。一方,カウンタ
8の秒カウンタ8−1は第1図(c)に表わす様に選択
回路9にカウント値を出力する他に下位3ビットを,ト
リミング部に出力(SA,SB,SC)する。この秒カウンタ8
−1の出力が以下に述べるトリミングにおける試行の値
として用いられる。
The oscillator 6, the counter 8, the selection circuit 9, and the display unit 10 described above are basic circuits that generate a function as a clock. On the other hand, the second counter 8-1 of the counter 8 outputs the count value to the selection circuit 9 as shown in FIG. 1 (c) and also outputs the lower 3 bits to the trimming section (SA, SB, SC). This second counter 8
The output of -1 is used as the trial value in the trimming described below.

本発明はリードフレームカットによるトリミングの前に
試行を行ない,トリミングしたと同様の信号を定電圧回
路6に加える動作をする。
In the present invention, a trial is performed before trimming by lead frame cutting, and an operation similar to that of trimming is applied to the constant voltage circuit 6.

先ず,スイッチ10をオン,オフして1パルスをフリップ
フロップ11のクロック端子Tに加える。フリップフロッ
プ11はトグルタイプのフリップフロップであり,1回のパ
ルス入力で出力Qが0の時には1に,1の時には0に変化
する。試行を行なう前はフリップフロップ11の出力Qは
0であるので,このパルスの入力によってフリップフロ
ップ11の出力Qは1となる。フリップフロップ11の出力
QはノアゲートNOR1,NOR2,NOR3とアンドゲートA11,A
12,A13,A21,A22,A23より成る選択回路12のアンドゲ
ートA11,A12,A13に加わる。またインバータI4を介し
て選択回路12のアンドゲートA21,A22,A23に加わる。
フリップフロップ11の出力が1の時にはインバータI4
出力は0であるので,フリップフロップ11の出力Qが直
接加わるアンドゲートA11,A12,A13がオンとなり,ア
ンドゲートA21,A22,A23がオフとなる。よって秒カウ
ンタ8−1の出力SA,SB,SCよりインバータI1〜I3を介し
て選択回路12のアンドゲートA11,A12,A13に加わった
信号がノアゲートNOR1,NOR2,NOR3に加わる。ノアゲー
トNOR1,NOR2,NOR3の他方の入力はオフとなっているア
ンドゲートA21,A22,A23の出力がそれぞれ加わってい
るので,ノアゲートNOR1,NOR2,NOR3より,アンドゲー
トA11,A12,A13より入力した信号が反転してエンコー
ダ回路13に出力される。カウンタ8−1の出力SA,SB,SC
はインバータI1,I2,I3でそれぞれ反転され,さらにノ
アゲートNOR1,NOR2,NOR3で反転されるので,結果的に
はデコーダ13にはカウンタ8−1の出力SA,SB,SCと同じ
信号が加わる。
First, the switch 10 is turned on and off to apply one pulse to the clock terminal T of the flip-flop 11. The flip-flop 11 is a toggle-type flip-flop, and changes to 1 when the output Q is 0 and to 0 when the pulse Q is 1 by one pulse input. Since the output Q of the flip-flop 11 is 0 before the trial is performed, the output Q of the flip-flop 11 becomes 1 by the input of this pulse. The output Q of the flip-flop 11 is NOR gates NOR 1 , NOR 2 , NOR 3 and AND gates A 11 , A.
It joins the AND gates A 11 , A 12 , and A 13 of the selection circuit 12 composed of 12 , A 13 , A 21 , A 22 , and A 23 . Also, it is added to the AND gates A 21 , A 22 , and A 23 of the selection circuit 12 via the inverter I 4 .
Since the output of the inverter I 4 is 0 when the output of the flip-flop 11 is 1, the AND gates A 11 , A 12 , and A 13 to which the output Q of the flip-flop 11 is directly applied are turned on, and the AND gates A 21 and A 22. , A 23 is turned off. Therefore, the signals applied to the AND gates A 11 , A 12 , A 13 of the selection circuit 12 from the outputs SA, SB, SC of the second counter 8-1 via the inverters I 1 to I 3 are NOR gates NOR 1 , NOR 2 , NOR. Join 3 The other inputs of NOR gates NOR 1 , NOR 2 and NOR 3 are off. Since the outputs of AND gates A 21 , A 22 and A 23 are added, respectively, NOR gates NOR 1 , NOR 2 and NOR 3 The signals input from the gates A 11 , A 12 , and A 13 are inverted and output to the encoder circuit 13. Output of counter 8-1, SA, SB, SC
Are inverted by the inverters I 1 , I 2 , I 3 , respectively, and further inverted by the NOR gates NOR 1 , NOR 2 , NOR 3 , so that the decoder 13 outputs the outputs SA, SB, SC of the counter 8-1. The same signal as is added.

デコーダ13は3ビットの2進信号を8進の信号に変換し
さらに,8進の信号値に比例して出力信号の1の値が増加
する信号に変換する回路である。デコーダ13に入力した
ノアゲートNOR1,NOR2,NOR3の出力はインバータ群13-0
に加わり,反転さらに反転(すなわち元の信号にもど
る)して第1のマトリクス回路13-1に加わる。第1のマ
トリクスの横方向のラインにはそれぞれSA,*SA,SB,*S
B,SC,*SCが出力される。(*は反転信号を意味する)
第1のマトリクスは縦方向のラインの○印を有する交点
が全て1となった時に,その縦方向のラインが1となる
マトリクスたとえばダイオードアンドのマトリクスを構
成している。換言するならば縦方向のラインが3入力の
アンドゲートで構成され○印の横方向の組にそれぞれの
ゲートが接続されたものと同様の回路であり,3ビット2
進の信号を8進の信号に変換している。そして第1のマ
トリクス13-1の出力は第2のマトリクス13-2の縦方向の
ラインに加わる。第2のマトリクス13-2は横方向のライ
ンの○印を有する交点の1個でも1となった時に,その
ラインが1となるマトリクスを構成している。たとえ
ば,ダイオードオアのマトリクスである。横方向のライ
ンは定電圧回路の入力7−7〜7−1に接続されてお
り,8進の信号に対応して,入力7−1〜7−7の出力が
順次1となる。すなわち,デコータ13の入力(SC,SB,S
A)が00の時出力(定電圧回路の入力7−7〜7−1)
は 0000000,001の時0000001,010の時0000011, 011の時0000111,100の時0001111, 101の時0011111,110の時0111111, 111の時1111111となる。
The decoder 13 is a circuit that converts a 3-bit binary signal into an octal signal and further into a signal in which the value 1 of the output signal increases in proportion to the octal signal value. The outputs of NOR gates NOR 1 , NOR 2 and NOR 3 input to the decoder 13 are inverter groups 13-0.
, And then inverted (that is, returned to the original signal) and added to the first matrix circuit 13-1. The horizontal lines of the first matrix are SA, * SA, SB, * S, respectively.
B, SC, * SC are output. (* Means inverted signal)
The first matrix constitutes a matrix, for example, a diode-and-matrix, in which the vertical lines are 1 when all the intersections of the vertical lines having a circle are 1. In other words, it is a circuit similar to the one in which the vertical line is composed of three-input AND gates, and each gate is connected to the horizontal set of circles.
Converts a hex signal to an octal signal. The output of the first matrix 13-1 is added to the vertical lines of the second matrix 13-2. The second matrix 13-2 constitutes a matrix in which the line becomes 1 when even one of the intersections of the horizontal lines having a circle mark becomes 1. For example, a diode or matrix. The horizontal lines are connected to the inputs 7-7 to 7-1 of the constant voltage circuit, and the outputs of the inputs 7-1 to 7-7 sequentially become 1 in response to the octal signal. That is, the input (SC, SB, S
Output when A) is 00 (input 7-7 to 7-1 of constant voltage circuit)
Is 0000000,001, 0000001,010 is 0000011, 011 is 0000111, 100 is 0001111, 101 is 0011111, 110 is 0111111, 111 is 11111111.

本発明の実施例に用いた定電圧回路6は入力6−7〜6
−1に対して各入力ビットに重み付けがなされた調整入
力を加える従来の構成とは異なり,順次入力6−1から
入力6−7にかけて1を加えることによって出力電圧が
変化する様に構成されている。
The constant voltage circuit 6 used in the embodiment of the present invention has inputs 6-7 to 6
Unlike the conventional configuration in which a weighted adjustment input is added to each input bit with respect to -1, the output voltage is changed by sequentially adding 1 from the input 6-1 to the input 6-7. There is.

時計を構成するカウンタが動作して,秒カウンタ8−1
が1秒単位でインクリメントするたびに,前述した様に
SC,SB,SAがデコードされて定電圧回路6に加わり,定電
圧回路6はそれに対応して順次電圧を変化させる。
The counter that constitutes the clock operates and the second counter 8-1
Each time is incremented by 1 second, as described above,
SC, SB, SA are decoded and applied to the constant voltage circuit 6, and the constant voltage circuit 6 sequentially changes the voltage correspondingly.

第1図(a)に示した本発明の実施例においては,8個の
トリミングの値が定電圧回路6に加わるので,定電圧回
路6はそれに対して8種類の電圧を出力する。第1図
(b)はカウンタ8−1の出力SA,SB,SCの値と定電圧回
路の出力電圧値との関係を表わす表である。
In the embodiment of the present invention shown in FIG. 1 (a), eight trimming values are applied to the constant voltage circuit 6, so the constant voltage circuit 6 outputs eight kinds of voltages to it. FIG. 1 (b) is a table showing the relationship between the values of the outputs SA, SB, SC of the counter 8-1 and the output voltage value of the constant voltage circuit.

カウンタ8−1の出力SC,SB,SAは順次000〜111と変化す
るので,定電圧回路6は−1.1〜−1.8Vを出力する。第
1図(b)の値は標準的な出力Voutを表しているので,
当然ながら定電圧回路6内に設けられている素子の誤差
等によって個々にその値は異なる。前述した様にカウン
タ8−1の値は1秒毎に変化するので1秒毎に変化する
電圧値を求めることにより,第1図(b)のごときカウ
ンタ8−1の出力すなわち定電圧電源6に加わる補正信
号とその出力電圧の関係が求められる。尚,カウンタ8
−1の出力は,選択回路9にも加わっているので選択信
号SELECTによって選択しておくことにより,発生してい
る電圧値の時のカウンタ7の値が求められる。
Since the outputs SC, SB, SA of the counter 8-1 sequentially change from 000 to 111, the constant voltage circuit 6 outputs -1.1 to -1.8V. Since the values in Fig. 1 (b) represent the standard output Vout,
As a matter of course, the value of the constant voltage circuit 6 varies depending on the error of the elements provided in the constant voltage circuit 6. As described above, the value of the counter 8-1 changes every second, so by obtaining the voltage value that changes every second, the output of the counter 8-1 as shown in FIG. The relationship between the correction signal applied to the and the output voltage is obtained. The counter 8
Since the output of -1 is also added to the selection circuit 9, the value of the counter 7 at the time of the generated voltage value can be obtained by selecting it by the selection signal SELECT.

次に、求められた第1図(b)の関係より,トリミング
端子14のリードフレームA,B,Cをカットし,目的の補正
データにする。(尚,第1図(b)の*A,*B,*Cはト
リミング端子14より加わる信号の反転を意味する。) トリミング設定における動作は,スイッチ10をさらに一
回のオン,オフでフリップフロップ11の出力を0にする
ことによって開始する。あるいは図示しない回路によっ
てフリップフロップ11をリセットすることによっても可
能である。フリップフロップ11の出力Qが0となると,
インバータI4を介して1がアンドゲートA21,A22,A23
に加わることによって,このアンドゲートA21,A22,A
23がオンとなる。そしてアンドゲートA11,A12,A13
オフとなるので,前述した動作とは逆にアンドゲートA
21,A22,A23に加わるリード端子の情報が選択される。
そして,同様にデコーダ13を介して定電圧回路6に加わ
る。この動作によってトリミングした値が定電圧回路6
に加わる。尚,カウンタ8−1の出力SA,SB,SCはそれぞ
れインバータI1〜I3を介してアンドゲートA11,A12,A
13に加わり,さらに選択回路12によって反転してもとの
信号にもどってデコーダ13に加わる様になっているが,
トリミング端子14より発生した信号(カットした時0,カ
ットしない時1)は反転しないでアンドゲートA21
A22,A23に加わる。よって,このトリミング端子14の各
リードフレームA,B,Cのカットは第1図(b)の*A,*
B,*Cにおける1に対応する。すなわち,たとえば出力
Voutを−1.5Vに設定する場合にはリードフレームCをカ
ットすることになる。これをカットすることによって,
前述した動作でリードフレームのカット情報が定電圧回
路6に加わり,目的の値に出力電圧Voutを設定すること
ができる。
Next, the lead frames A, B, and C of the trimming terminal 14 are cut from the obtained relationship of FIG. 1 (b) to obtain the target correction data. (Note that * A, * B, * C in Fig. 1 (b) means the inversion of the signal applied from the trimming terminal 14.) The operation in the trimming setting is that the switch 10 is turned on and off once more and the flip-flop is turned on. It starts by setting the output of group 11 to 0. Alternatively, the flip-flop 11 can be reset by a circuit (not shown). When the output Q of the flip-flop 11 becomes 0,
1 via the inverter I 4 AND gates A 21 , A 22 , A 23
By joining the AND gates A 21 , A 22 , A
23 turns on. Then, since the AND gates A 11 , A 12 , and A 13 are turned off, contrary to the operation described above, the AND gate A 11 , A 12 , and A 13 are turned off.
Information on lead terminals added to 21 , A 22 , and A 23 is selected.
Then, similarly, it is added to the constant voltage circuit 6 via the decoder 13. The value trimmed by this operation is the constant voltage circuit 6
Join in. The outputs SA, SB, SC of the counter 8-1 are connected to AND gates A 11 , A 12 , A via inverters I 1 -I 3 , respectively.
Although it is added to 13 and further inverted by the selection circuit 12, it returns to the original signal and is added to the decoder 13.
The signal generated from the trimming terminal 14 (0 when cut, 1 when not cut) is not inverted and AND gate A 21 ,
It applied to the A 22, A 23. Therefore, the lead frames A, B, C of the trimming terminal 14 are cut by * A, * in FIG. 1 (b).
Corresponds to 1 in B and * C. Ie output for example
When Vout is set to -1.5V, the lead frame C is cut. By cutting this,
By the operation described above, the cut information of the lead frame is added to the constant voltage circuit 6, and the output voltage Vout can be set to a target value.

尚,トリミング端子14のリードフレームA,B,Cの出力
は,インバータI4,I5,I6とノアゲートNOR4,NOR5,NO
R6によって1巡のループをそれぞれ形成している回路17
のノアゲートの出力に接続されているが,これはトリミ
ングによってカットされた時に安定した信号が選択回路
12に加わる様に設けられたものである。ノアゲートNO
R4,NOR5,NOR6のゲートに共通にインバータI4の出力が
ワンショットマルチバイブレータ17′を介して加わり,
インバータI4の出力が0から1に変化した時に特定時間
ノアゲートNOR4,NOR5,NOR6の入力が1となる様に構成
されている。これによってインバータI5,I6,I7のノア
ゲートNOR4,NOR5,NOR6による一巡の閉ループはトリミ
ング値を取込み,アンドゲートA21,A22,A23に安定し
たトリミング値を加える。
The output of the lead frames A, B, C of the trimming terminal 14 is the inverters I 4 , I 5 , I 6 and the NOR gates NOR 4 , NOR 5 , NO.
Circuits 17 each forming one loop with R 6
It is connected to the output of the NOR gate of, but this is a stable signal when it is cut by trimming.
It was designed to join the 12. NOR Gate NO
The output of the inverter I 4 is commonly applied to the gates of R 4 , NOR 5 , and NOR 6 via the one-shot multivibrator 17 ′,
When the output of the inverter I 4 changes from 0 to 1, the inputs of NOR gates NOR 4 , NOR 5 and NOR 6 for a specific time become 1. As a result, the closed loop of the NOR gates NOR 4 , NOR 5 , and NOR 6 of the inverters I 5 , I 6 , and I 7 takes in the trimming value and adds a stable trimming value to the AND gates A 21 , A 22 , and A 23 .

第2図は本発明のトリミング装置を時計の周波数補正に
応用した回路構成図である。発振器18はたとえば32768H
zの発振器である。その出力は4段すなわち4ビットの
カウンタに加わる。このカウンタ19はプリセッタブルで
あり,セット用の入力端子を有し,後述するタイミング
でプリセットされる。このカウンタ19によって1/16分周
された信号は次の11段(11ビット)のカウンタ20で分周
され1Hzのパルス信号を出力する。この信号が時計とし
ての1秒のクロックとなる。そして,カウンタ20の出力
すなわち1Hzの信号は,秒カウンタ,10秒カウンタ,分カ
ウンタ,10カウンタ,時カウンタさらには日や月のカウ
ンタを有する計時カウンタに加わる。計時カウンタは1
秒のクロックを順次カウントし,計時データを図示しな
い表示回路に出力する。この発振回路18,カウンタ19,2
0,21によって時計としての基本機能を発生している。
FIG. 2 is a circuit configuration diagram in which the trimming device of the present invention is applied to the frequency correction of a timepiece. The oscillator 18 is, for example, 32768H
It is the oscillator of z. Its output is added to a 4-stage or 4-bit counter. The counter 19 is presettable, has an input terminal for setting, and is preset at a timing described later. The signal frequency-divided by 1/16 by the counter 19 is frequency-divided by the counter 11 of the next 11 stages (11 bits) and outputs a pulse signal of 1 Hz. This signal becomes a clock of 1 second as a clock. Then, the output of the counter 20, that is, the signal of 1 Hz is added to a clock counter having a second counter, a 10-second counter, a minute counter, a 10 counter, an hour counter, and a day or month counter. The time counter is 1
The second clock is sequentially counted and the time measurement data is output to a display circuit (not shown). This oscillator circuit 18, counter 19,2
The basic function as a clock is generated by 0,21.

一方,カウンタ19は,前述した様にプリセッタブルであ
り,1分単位で発振器18のサイクル数をトリミングによっ
て0〜16まで等価的に増大する様に構成されている。さ
らに,リードフレームカットによるトリミングの前に試
行を行ない,トリミングしたと同様の信号をカウンタ21
より出力される1分に1回のパルスによってカウンタ19
にセットできる様になっている。
On the other hand, the counter 19 is presettable as described above, and is configured to equivalently increase the number of cycles of the oscillator 18 from 0 to 16 by trimming in units of 1 minute. Furthermore, a trial is performed before trimming by lead frame cutting, and a signal similar to that after trimming is generated by the counter 21.
Counter 19 by pulse output once per minute
It can be set to.

先ず,電源を投入した時にはフリップフロップ23の出力
Qは0,反転出力*Q(*は反転を意味する)は1である
ので,出力Qが第1のゲートに加わるアンドゲートA41
〜A42はオフとなる。一方,アンドゲートA31〜A34の第
1のゲートにはフリップフロップの反転出力*Q(この
時は1)が加わるので,計時カウンタ21より1分に1回
のパルス(1P/1M)が,それぞれのアンドゲートA31〜A
34の第2のゲートに入力するたびにカウンタ24より第3
のゲートに加わる信号をアンドゲートA31〜A34はオアゲ
ートOR1〜OR4の一方のゲート12に出力する。オアゲート
OR1〜OR4の他方のゲートにはアントゲートA41〜A44の出
力が加わっているが,アンドゲートA41〜A44の第1のゲ
ートにフリップフロップ23の出力Q(0)が入力してい
るので,オアゲートOR1〜OR4はアンドケートA31〜A34
り入力する信号をカウンタ19に出力し,プリセットす
る。すなわち1分間に1回カウンタ19のカウント値をカ
ウンタ24より出力されている値だけ進めることすなわち
補正することになる。
First, the output Q 0 of the flip-flop 23 when the power is turned on, since the inverted output * Q (* means an inversion) is 1, the AND gate A 41 to output Q is applied to the first gate
~ A 42 is turned off. On the other hand, since the inverted output * Q (1 at this time) of the flip-flop is applied to the first gates of the AND gates A 31 to A 34 , the pulse (1P / 1M) once per minute is output from the clock counter 21. , Each AND gate A 31 ~ A
Each time you input to the second gate of 34 , the third from the counter 24
AND gates A 31 to A 34 output the signal applied to the gate of the above gate to one gate 12 of the OR gates OR 1 to OR 4 . OR gate
The outputs of the ant gates A 41 to A 44 are added to the other gates of OR 1 to OR 4 , but the output Q (0) of the flip-flop 23 is input to the first gates of the AND gates A 41 to A 44 . Therefore, the OR gates OR 1 to OR 4 output the signals input from the AND gates A 31 to A 34 to the counter 19 and preset. That is, once per minute, the count value of the counter 19 is advanced, that is, corrected by the value output from the counter 24.

フリップフロップ23の反転出力が1の時にはカウンタ
24の値によって補正を行なうので,先ず,スイッチ25を
順次オン,オフし,計時誤差が少ない時のカウンタ24の
値を求める。そして求めたカウンタ24の値に対応したリ
ードフレームA′〜D′より成るトリミング端子をカッ
トする。たとえば,カウンタの値が0110であるならばリ
ードフレームA′,D′をカットする。尚第2図の本発明
の実施例においては,接地レベルを1としている。これ
によってトリミングが完了する。次に,スイッチ22を1
回オン,オフしてフリップフロップ23を反転(出力Qが
1,反転出力*Qが0)する。これによってアンドゲート
A31〜A34がオフとなり,前述とは逆にカウンタ24より1
分に1回の割で加わるパルスの時にトリミングした値,
たとえば0110がプリセットカウンタ19にプリセットされ
る。
Counter when the inverted output of flip-flop 23 is 1.
Since the correction is performed by the value of 24, first, the switch 25 is sequentially turned on and off, and the value of the counter 24 when the timing error is small is obtained. Then, the trimming terminals composed of the lead frames A'to D'corresponding to the obtained value of the counter 24 are cut. For example, if the counter value is 0110, the lead frames A'and D'are cut. In the embodiment of the present invention shown in FIG. 2, the ground level is 1. This completes the trimming. Then set switch 22 to 1
Turns on and off twice to invert flip-flop 23 (output Q
1, inverted output * Q is 0). And gate
A 31 to A 34 are turned off and the counter 24 outputs 1
The value trimmed when the pulse is applied once every minute,
For example, 0110 is preset in the preset counter 19.

アンドゲートA31〜A34,A41〜A44とオアゲートOR1〜OR4
は選択回路を構成しており,1分毎に1回出力されるパル
スでカウンタ24の値あるいはトリミング端子26より出力
される値を選択してカウンタ19に出力する。
AND gates A 31 to A 34 , A 41 to A 44 and OR gates OR 1 to OR 4
Constitutes a selection circuit, and selects the value of the counter 24 or the value output from the trimming terminal 26 with a pulse output once per minute and outputs it to the counter 19.

1分毎にプリセットされるカウンタ19の値が同じであれ
ば,補正は正しくなされるのであるから,あらかじめ,
カウンタ値によって補正を行なう様に選択し,スイッチ
25でカウンタ24をインクリメントすることにより得られ
る時計の精度を求め,一番精度の高い補正を行なうカウ
ンタ24の値でトリミング端子26のリードフレームA′〜
D′をカットすることによって,高精度の補正を行なう
ことができる。尚,一般的な計時の時にはフリップフロ
ップは当然ながら出力Qが1,反転出力*Qが0となって
いる。
If the value of the counter 19 that is preset every 1 minute is the same, the correction will be correct.
Select to perform correction according to the counter value, and switch
The accuracy of the timepiece obtained by incrementing the counter 24 by 25 is obtained, and the lead frame A'to the trimming terminal 26 is obtained with the value of the counter 24 that performs the most accurate correction.
By cutting D ', highly accurate correction can be performed. It should be noted that the output Q of the flip-flop is naturally 1 and the inverted output * Q is 0 at the time of general clocking.

以上,本発明の実施例を用いて詳細に説明した。The details have been described above using the embodiments of the present invention.

第1図(a)に示した第1の実施例では秒カウンタの値
をトリミングする前の補正信号として用いたが,これに
限らずたとえば早送り回路を別に設け,その回路より得
られる値を補正信号としても良い。さらに表示は秒表示
をそのまま用いているが,これに限らず1ビットに対応
して各ドットを表示する選択回路を設けて行なっても良
い。
In the first embodiment shown in FIG. 1 (a), the value of the second counter is used as a correction signal before trimming, but the present invention is not limited to this, and a fast-forward circuit is separately provided and the value obtained from that circuit is corrected. Good as a signal. Further, the second display is used as it is, but the present invention is not limited to this, and a selection circuit for displaying each dot corresponding to 1 bit may be provided.

〔発明の効果〕〔The invention's effect〕

以上,述べた様に,本発明はトリミングする前にトリミ
ングすべき値すなわち補正値を求め,それによってトリ
ミングしているので,本発明によれば,再トリミングや
ハンダ付作業を無くし,調整工程を容易としたトリミン
グ装置を得ることができる。
As described above, according to the present invention, a value to be trimmed, that is, a correction value is obtained before trimming, and the trimming is performed based on the value. Therefore, according to the present invention, re-trimming and soldering work are eliminated, and the adjustment process is performed. An easy trimming device can be obtained.

【図面の簡単な説明】[Brief description of drawings]

第1図(a)は本発明を定電圧回路のトリミングに応用
した回路構成図, 第1図(b)は第1図(a)におけるカウンタ8−1の
出力およびトリミング端子14の出力と定電圧回路の出力
との関係を示す図表, 第1図(c)は秒カウンタの詳細な回路図, 第2図は本発明を時計の周波数補正に応用した回路構成
図, 第3図は従来の定電圧回路のトリミング回路図, 第4図は従来の周波数補正のトリミング回路図である。 8−1,19,24……カウンタ,12……選択回路,14,26……ト
リミング端子,NOR1〜NOR3……ノアゲート,A11〜A13
A21〜A23,A31〜A34,A41〜A44……アントゲート,OR1
〜OR4……オアゲート,11,23……フリップフロップ,10,2
2……スイッチ.
FIG. 1 (a) is a circuit configuration diagram in which the present invention is applied to trimming of a constant voltage circuit, and FIG. 1 (b) shows the output of the counter 8-1 and the output of the trimming terminal 14 in FIG. 1 (a). FIG. 1 (c) is a detailed circuit diagram of a second counter, FIG. 2 is a circuit configuration diagram in which the present invention is applied to frequency correction of a timepiece, and FIG. 3 is a conventional diagram showing the relationship with the output of a voltage circuit. Fig. 4 is a trimming circuit diagram of a constant voltage circuit, and Fig. 4 is a trimming circuit diagram of conventional frequency correction. 8-1, 19, 24 …… Counter, 12 …… Selection circuit, 14,26 …… Trimming terminal, NOR 1 ~ NOR 3 …… NOR gate, A 11 ~ A 13 ,
A 21 ~ A 23 , A 31 ~ A 34 , A 41 ~ A 44 ... Ant gate, OR 1
~ OR 4 …… OR gate, 11,23 …… Flip-flop, 10,2
2 …… Switch.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】複数の入力端子を有し、この複数の入力端
子夫々に入力される入力値を変えることにより被トリミ
ング回路の出力値が変化するトリミング装置において、 前記複数の入力端子の数と同数である複数の出力端子を
備え、この複数の出力端子からの出力値をこの複数の出
力端子が取り得る全ての値に順次変化させる回路手段
と、 この回路手段の前記複数の出力端子からの信号と前記複
数の入力端子からの信号とが供給されいずれか一方の信
号を選択して前記被トリミング回路に出力する選択手段
と、を備えたことを特徴とするトリミング装置。
1. A trimming device having a plurality of input terminals, wherein an output value of a circuit to be trimmed is changed by changing an input value input to each of the plurality of input terminals. A circuit means having a plurality of output terminals of the same number and sequentially changing the output values from the plurality of output terminals to all the values that the plurality of output terminals can take, and a circuit means from the plurality of output terminals of the circuit means. A trimming device, comprising: a signal and a signal from the plurality of input terminals, and selecting means for selecting one of the signals and outputting the selected signal to the circuit to be trimmed.
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