JPH0760385B2 - 分岐予測機能を有するデ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は分岐予測機能を有するデータ処理装置に関
し、特に、パイプライン機能を有し、分岐命令の少なく
とも１つ前に実行される命令の番地により分岐するか否
かを予測する分岐予測機能を有するデータ処理装置に関
する。

［従来の技術］ 計算機の命令には大きく分けて非分岐命令、無条件分岐
命令および条件分岐命令がある。条件分岐命令は、ある
一定の条件が成立していると分岐を起こす命令であり、
パイプライン方式の計算機にとって高速化のための障害
となっている。そこで、条件分岐命令が与えられたと
き、分岐するか否かを予測する分岐予測方式が採用され
ている。このような分岐予測方法については、米国電気
電子学会（IEEE）のコンピュータ部会（COMPUTER SOCIE
TY）が発行した“コンピュータ（COMPUTER）"1984年１
月号に記載されている。

第５図は従来の分岐予測機能を有するデータ処理装置の
概略ブロック図である。まず、第５図を参照して、従来
の分岐予測機能を有するデータ処理装置構成について説
明する。命令レジスタ１はデータバスに出力された命令
を記憶するものである。命令レジスタ１に記憶された命
令は命令デコーダ２に与えられる。命令デコーダ２は命
令をデコードして、演算指示信号や分岐変位やそのデコ
ードされた命令の命令長を出力するものである。実行機
構３は命令デコーダによって命令がデコードされた結
果、出力される演算指示信号に基づいて命令を実行する
ものである。

分岐予測機構20は命令のアドレスに対応して分岐予測ビ
ットを記憶するものである。この分岐予測ビットは、命
令が実行されたとき、分岐を起こすか否かを予測するた
めのものである。そして、分岐予測機構20は命令がデコ
ードされたとき、その命令に対応するアドレスから分岐
予測ビットを読出し、比較器５と次フェッチ命令アドレ
ス指定部６に与える。分岐すると予測してプリブランチ
を行なった場合には、比較器５は分岐予測ビットに基づ
く予測結果と、分岐すると予測した条件分岐命令の実行
機構３による実行結果とを比較して、一致しないとき、
分岐予測失敗信号を次フェッチ命令アドレス指定部６に
与える。次フェッチ命令アドレス指定部６は比較器５に
よって分岐の予測の失敗が判別されたとき、分岐予測失
敗信号に基づいて、正しい方向の命令をメモリから読出
す。この次フェッチ命令アドレス指定部６は加算器61と
デコード用プログラムカウンタ62とセーブレジスタ63と
を含む。加算器61は命令を実行するごとに、命令長をデ
コード用プログラムカウンタ62の内容に加算して、次に
フェッチすべき命令のアドレス信号を出力するものであ
る。次フェッチ命令アドレス指定部６は分岐予測機構20
から分岐予測ビットが与えられたときには、デコード用
プログラムカウンタ62のアドレスデータをセーブレジス
タ63にセーブし、加算器61によってデコード用プログラ
ムカウンタ62の計数しているアドレスデータに分岐変位
を加算させる。デコード用プログラムカウンタ62のアド
レスデータをセーブレジスタ63にセーブするのは、分岐
予測が失敗したときには、セーブしたアドレスデータが
再びデコード用プログラムカウンタ62にロードし、その
アドレスデータに命令長を加算して、次のアドレスの命
令をフェッチするためである。

第６図は分岐予測機能を説明するための図である。次
に、第５図および第６図を参照して、従来の条件分岐命
令が与えられたときの分岐予測方法について説明する。
デコード用プログラムカウンタ62のアドレスデータがア
ドレス信号としてアドレスバスに出力され、図示しない
メモリのある番地から命令が読出されて命令レジスタ１
にロードされる。この命令はデコーダ２によってデコー
ドされ、演算指示信号と命令長とが出力される。実行機
構３はその演算指示信号に基づいて処理動作を実行す
る。

一方、加算器61は命令デコーダ２によデコードされた命
令長をデコード用プログラムカウンタ62の内容に加算
し、次にフェッチすべき命令のアドレス信号をアドレス
バスに出力する。デコード用プログラムカウンタ62から
出力されたアドレス信号が条件分岐命令に対応している
場合には、そのアドレスの一部に対応して記憶されてい
る分岐予測ビットが読出されて次フェッチ命令アドレス
指定部６に与えられる。その命令が分岐すると予測さ
れ、かつその命令をデコードした結果それが条件分岐命
令であることが判明した場合には、次フェッチ命令アド
レス指定部６はその命令が分岐するものと判断し、デコ
ード用プログラムカウンタ62の内容をセーブレジスタに
セーブする。そして、加算器61はデコード用プログラム
カウンタ62の内容に命令デコーダ２によってデコードさ
れた分岐変位を加算する。すなわち、第６図に示すよう
に、条件分岐命令のアドレスａに対し、分岐変位ｂが加
算され、分岐先アドレスａ＋ｂを示すアドレス信号が出
力される。このアドレス信号に基づいて、メモリから分
岐先の命令が読出される。一方、実行機構３は条件分岐
命令を実行するが、この条件分岐命令はある一定の条件
が満されていれば分岐するが、条件が満されていない場
合には分岐しない命令である。たとえば、Ｚ（ゼロ）フ
ラグが立っていれば分岐するという条件を持つ条件分岐
命令を実行する場合は、Ｚフラグが立っていれば分岐す
るが、Ｚフラグが立っていなければ分岐しない。実行機
構３が条件分岐命令を実行した結果、分岐しなかった場
合には、分岐しなかったことを示す実行結果信号が比較
器５に与えられる。この比較器５には分岐予測機構20か
ら分岐予測情報が与えられているので、比較器５は両者
が一致しないことを判別して、分岐予測失敗信号を次フ
ェッチ命令アドレス指定部６に与える。次フェッチ命令
アドレス指定部６は条件分岐命令を実行した結果、分岐
しなかった場合には、第６図に示す条件分岐命令の次の
アドレスａ＋ｃの命令を実行する必要がある。しかし、
デコード用プログラムカウンタ62は上述したごとく、条
件分岐命令が分岐すると予測し、分岐先のアドレスａ＋
ｂを示すアドレス信号を出力している。このため、次フ
ェッチ命令アドレス指定部６はデコード用プログラムカ
ウンタ62の内容をキャンセルし、セーブレジスタ63にセ
ーブしたもとのアドレスａを読出して、デコード用プロ
グラムカウンタ62にロードする。さらに、加算器61は命
令長ｃをデコード用プログラムカウンタ62の内容に加算
し、アドレスａ＋ｃを示すアドレス信号を出力させる。
それによって、メモリからアドレスａ＋ｃに対応する命
令が読出されて、実行機構３によって実行される。

［発明が解決しようとする問題点］ 従来の分岐予測機能を有するデータ処理装置は上述のご
とく構成されているので、分岐の予測が失敗した場合に
は、セーブレジスタ63にセーブしたアドレスをデコード
用プログラムカウンタ62に転送し、そのアドレスに命令
長を加算するための処理を必要とし、処理が複雑になっ
てしまうという問題点があった。

そこで、本出願人は、命令をフェッチ，デコードし、そ
の命令の番地を使って分岐予測機構より分岐予測ビット
を読出し、その分岐予測ビットが分岐することを示し、
かつその命令がデコードされた結果、条件分岐命令であ
ることが判明すれば、条件分岐命令の分岐条件を反転
し、かつ分岐変位と命令長とを入替えて実行機構に移す
ことを特徴とするデータ処理装置を提案した（特願昭61
-204500号）。

しかしながら、条件分岐命令がフェッチ，デコードされ
て、分岐予測を行なうため、その予測結果が求まるまで
は、分岐条件の反転および分岐変位と命令長との入替え
を行なうべきか否かを決定することができないため、処
理上無駄な時間が存在するという問題点があった。

それゆえに、この発明は上述のような問題点を解消する
ためになされたもので、分岐することが予測される条件
分岐命令がフェッチ，デコードされた場合には、直ちに
分岐条件の反転および分岐変位と命令長との入替えを行
なうようなデータ処理装置を提供することを目的とす
る。

［問題点を解決するための手段］ この発明は、命令取出手段が命令を取出し、命令実行手
段が取出された命令をパイプライン処理の原理で実行
し、分岐予測手段が取出された命令により分岐を起こす
か否かを予測し、分岐命令が取出されたとき、入替手段
が分岐予測手段の予測結果に基づいて、分岐先の命令ま
での変位と分岐命令の命令長とを入替えるような分岐予
測機能を有するデータ処理装置において、分岐命令の少
なくとも１つ前に実行される命令によって分岐命令の分
岐予測を行なうように構成したものである。

［作用］ この発明における分岐予測機能を有するデータ処理装置
は、分岐予測を分岐命令の１つ前に実行される命令の番
地を用いて行うので、分岐することが予測された場合に
は、その分岐命令をフェッチ，デコードしたとき、直ち
に分岐命令と命令長との入替動作を行なうことができ
る。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例の概略ブロック図である。第２
図は第１図に示す分岐予測機構４の記憶内容を説明する
ための図である。次に、第１図および第２図を参照し
て、この発明の一実施例の構成について説明する。

第１図において、命令レジスタ１と命令デコーダ２と実
行機構３と加算器61とデコード用プログラムカウンタ62
は第５図に示した従来のものと同じものが用いられる。
分岐予測機構４は分岐命令の１つ前に実行される命令の
アドレスに対応して分岐予測ビットを記憶するものであ
る。この分岐予測ビットは命令が実行されたとき、分岐
を起こすのか否かを予測するためのものである。レジス
タ10は命令デコーダ２によってデコードされた命令の命
令長をロードするものであり、レジスタ11は同じく命令
デコーダ２によってデコードされた命令の分岐変位ある
いは命令長をロードするものである。ここで、その命令
が無条件分岐命令または条件分岐命令である場合には、
分岐変位がロードされ、その命令が非分岐命令である場
合には、命令長がロードされる。セレクタ12は分岐予測
機構４から読出された分岐予測ビットおよび命令が非分
岐命令か無条件分岐命令か条件分岐命令かの情報に基づ
いて、レジスタ10の出力とレジスタ11の出力とを切換え
るものである。すなわち、非分岐命令または分岐するこ
とが予測されない条件分岐命令が読出されたときには、
レジスタ10の出力を選択して命令長を加算器61に与え、
無条件分岐命令または分岐することが予測される条件分
岐命令が読出されたときには、レジスタ11の出力を選択
して分岐変位を加算器61に与える。

命令デコーダ２の出力には、分岐条件コードレジスタ７
とレジスタ13とレジスタ14とが接続される。分岐条件コ
ードレジスタ７は命令デコーダ２によってデコードされ
た条件分岐命令の分岐条件コードをロードする。レジス
タ13は同じくデコードされた無条件分岐命令および条件
分岐命令の分岐変位あるいは非分岐命令に対しては命令
長をロードし、レジスタ14はデコードされた命令の命令
長をロードする。レジスタ13および14の各出力はセレク
タ15に与えられる。セレクタ15は分岐予測機構の分岐予
測ビットおよび命令が非分岐命令か無条件分岐命令か条
件分岐命令かの情報に基づいて、レジスタ13と14との出
力を切換える。すなわち、非分岐命令または分岐するこ
とが予測されない条件分岐命令または無条件分岐命令で
あれば、レジスタ13にロードされたデータを選択し、分
岐することが予測される条件分岐命令である場合には、
レジスタ14にロードされた命令長を選択する。このセレ
クタ15によって選択された出力は実行機構３に与えられ
る。

分岐条件コードレジスタ７は４ビットで構成されてい
て、上位３ビットで分岐条件を表わし、最下位１ビット
でその分岐条件が成立されたときに分岐するのか、それ
とも不成立のときに分岐するのかを表わす。たとえば、
0000はＺ（ゼロ）フラグ成立、つまり演算の結果が０と
なると分岐することを表わすのに対して、0001はＺフラ
グ不成立、つまり演算結果が０でないと分岐することを
表わす。この分岐条件コードレジスタ７の最下位ビット
の出力はセレクタ９に与えられるとともに、インバータ
８によって反転されてセレクタ９に与えられる。セレク
タ９は分岐することが予測されない条件分岐命令の場合
には、分岐条件コードレジスタ７の最下位ビットを選択
し、分岐することが予測される条件分岐命令であれば、
インバータ８の出力を選択して実行機構３に与える。非
分岐命令または無条件分岐命令の場合には、分岐条件コ
ードレジスタ７にどのようなデータが入っていても、実
行機構３はこのデータを無視する。

第３図は条件分岐命令とアドレスとの関係を説明するた
めの図である。第３図において、番地ａは条件分岐命令
の１つ前に実行される命令のアドレスであり、番地ａ＋
ｘは条件分岐命令のアドレスであり、番地ａ＋ｘ＋ｙは
条件分岐命令の次の命令のアドレスであり、番地ａ＋ｘ
＋ｂは条件分岐命令が分岐する場合の分岐先のアドレス
である。

第4A図および第4B図はこの発明の一実施例の動作を説明
するための図である。次に、第１図ないし第4B図を参照
して、この発明の一実施例の動作について説明する。第
１図において、命令が命令レジスタ１に取込まれてか
ら、実行機構３で実行されるまでの概略を、まず下記の
表１に従い説明する。

命令１がまず命令レジスタ１に取込まれる。次に命令１
は命令デコーダ２でデコードされ、条件分岐命令である
ことが判明すると、分岐予測を行なう。分岐すると予測
されると分岐先より命令２を取込み、分岐しないと予測
するとメモリ番地上の続く命令を命令２として取込む。
分岐すると予測すると分岐変位を入替え、条件を反転し
て命令１を実行機構３に移す。ここで実行されて、最終
的にプログラムカウンタが計算されて、その番地がデコ
ーディングプログラムカウンタの示す番地と異なれば、
命令２をキャンセルし命令を取直す。以上が大まかな命
令の流れである。結果的に、分岐予測に失敗した場合
は、デコーディングプログラムカウンタとプログラムカ
ウンタの値が異なって、命令を取直し、成功した場合は
それらが一致して、取直しはしなくてもよくそのまま命
令デコーダ２でデコードされる。そして、命令２は命令
１の実行終了を待って命令デコーダ２へ移る。命令１の
実行結果によっては、命令レジスタ２の命令２をキャン
セルして命令３を命令レジスタ２に取直す。

命令２が分岐命令の場合は、命令デコーダ２でデコード
されて分岐予測が行なわれ、処理は命令１と同様に続
く。

以下に、詳細に説明する。

まず、デコード用プログラムカウンタ62の内容がアドレ
ス信号としてアドレスバスに出力され、図示しないメモ
リのある番地から命令が読出されて命令レジスタ１にロ
ードされる。命令レジスタ１にロードされた命令は命令
デコーダ２によってデコードされ、演算指示信号が実行
機構３に与えられるとともに、デコードされた命令の命
令長がレジスタ10および14にロードされる。実行機構３
は与えられた演算指示信号に基づいて実行処理を行な
う。同時に、加算器61はセレクタ12によって選択された
命令長または分岐変位をデコード用プログラムカウンタ
62の内容に加算し、次に実行すべき命令のアドレスを示
すアドレス信号を出力する。このアドレス信号に基づい
て、メモリから次に実行すべき命令が読出されて命令レ
ジスタ１にロードされる。次に、メモリの番地ａから条
件分岐命令の１つ前の命令が読出されたものとする。こ
の番地ａの命令がフェッチされると、命令はデコードさ
れる。そして、分岐予測機構４に格納されているその命
令のアドレスａに対応する分岐予測ビットによって、次
のａ＋ｘ番地の命令が分岐するか否かが予測される。こ
こで、予測ビットが分岐することを示している場合に
は、次に番地ａ＋ｘの命令がフェッチされ、デコードさ
れたとき、その命令が条件分岐命令であることが判明し
たとき、入替機構により分岐変位と命令長とが入替えら
れる。ここで、入替機構はレジスタ10および11,セレク
タ12,レジスタ13および14ならびにセレクタ15を含む概
念上の機構である。分岐予測ビットが分岐することを示
している場合には、セレクタ12はレジスタ11の出力を選
択し、セレクタ15はレジスタ14の出力を選択し、セレク
タ９はインバータ８の出力を選択する。セレクタ12はレ
ジスタ11の出力を選択するので、加算器61は分岐変位ｂ
をデコード用プログラムカウンタ62の内容に加算する。
それによって、その条件分岐命令の分岐先アドレスａ＋
ｘ＋ｂを指し示すアドレス信号が出力される。このアド
レス信号に基づいて、メモリ上の条件分岐命令の分岐先
から次に実行すべき命令が読出される。すなわち、非分
岐命令または分岐することが予測されない条件分岐命令
では、レジスタ10にロードされている命令長ｙが加算器
61によってデコード用プログラムカウンタ62の内容に加
算されるが、無条件分岐命令または分岐することが予測
される条件分岐命令の場合には、レジスタ11にロードさ
れた分岐変位ｂが加算器61によってデコード用プログラ
ムカウンタ62の内容に加算される。一方、セレクタ15は
分岐することが予測される条件分岐命令の場合には、レ
ジスタ14の命令長ｙを選択し、非分岐命令，無条件分岐
命令または分岐することが予測されない条件分岐命令の
場合には、レジスタ13の出力を選択する。このように、
分岐することが予測される条件分岐命令の命令長と分岐
変位とが入替えられる。

また、命令デコーダ２によってデコードされた条件分岐
命令は分岐条件コード“0000"を有しているものとす
る。命令デコーダ２によってデコードされた命令の分岐
条件コード“0000"は分岐条件コードレジスタ７にロー
ドされる。この分岐条件コードレジスタ７の上位３ビッ
トは実行機構３に与えられ、最下位１ビットはインバー
タ８によって反転されて、セレクタ９を介して実行機構
３に与えられる。すなわち、分岐条件コード“0000"の
最下位１ビットがインバータ８によって反転され、分岐
条件コード“0001"として実行機構３に与えられる。こ
れはＺフラグが立っていなければ分岐することを示して
いる。

実行機構３は、図示しないが加算器とプログラムカウン
タとを有していて、プログラムカウンタは条件分岐命令
のアドレスａ＋ｘを指定し、加算器はレジスタ14にロー
ドされた命令長ｙをプログラムカウンタに加算する。一
方、命令レジスタ１にはメモリから条件分岐命令に続い
て実行されるべき命令が読出されてロードされている。
今の場合、条件分岐命令が分岐すると予測されたのであ
り、命令レジスタ１にはメモリ上のアドレスａ＋ｘ＋ｂ
の命令がロードされている。実行機構３でＺフラグが立
っていなかった場合には、分岐条件コード“0001"を有
しているので、分岐変位が命令長に置換えられた条件分
岐命令が実行機構３で実行され、アドレスａ＋ｘ＋ｙに
分岐する。これは、もともとの条件分岐命令に対する分
岐を起こすという予測が結果的に誤っていたことにな
る。このため、命令レジスタ１にロードされていたメモ
リ上のアドレスａ＋ｘ＋ｂに位置する命令はキャンセル
され、メモリ上のアドレスａ＋ｘ＋ｙの命令が読出さ
れ、この命令が命令レジスタ１にロードされる。一方、
実行機構３でＺフラグが立っていた場合には、分岐条件
コード“0001"を持つ条件分岐命令は実行機構３で実行
されても分岐しない。これは、もともとの条件分岐命令
に対する分岐を起こさないという予測が結果的に正しか
ったことになる。このため、命令レジスタ１にロードさ
れていたメモリ上のアドレスａ＋ｘ＋ｂに位置する命令
は有効であり、そのまま実行機構３の方へ移され、処理
される。

なお、デコードした結果、無条件分岐命令であれば、直
前の命令による分岐予測にかかわらず、分岐先より命令
をプリフェッチする。デコードした結果、非分岐命令で
あれば、分岐予測にかかわらず、プログラム上の次に位
置する命令をプリフェッチする。

［発明の効果］ 以上のように、この発明によれば、分岐予測を分岐命令
の１つ前に実行される命令の番地を用いて行なうので、
分岐することが予測された場合には、その分岐命令をフ
ェッチおよびデコードしたとき、直ちに分岐変位と命令
長との入替動作を行なうことができるため、より高速な
データ処理装置が実現できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロック図である。
第２図は第１図に示す分岐予測機構の記憶内容を示す図
である。第３図は条件分岐命令とアドレスとの関係を説
明するための図である。第4A図および第4B図はこの発明
の一実施例の動作を説明するための図である。第５図は
従来の分岐予測機能を有するデータ処理装置の概略ブロ
ック図である。第６図は従来の分岐予測機能を説明する
ための図である。 図において、１は命令レジスタ、２は命令デコーダ、３
は実行機構、４は分岐予測機構、７は分岐条件コードレ
ジスタ、８はインバータ、9,12および15はセレクタ、1
0,11,13および14はレジスタ、61は加算器、62はデコー
ド用プログラムカウンタを示す。 なお、各図中、同一符号は同一または相当する部分を示
す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】命令を取出す命令取出手段と、 前記命令取出手段によって取出された命令をパイプライ
   ン処理の原理で実行する命令実行手段と、 前記命令取出手段によって取出された命令により分岐を
   起こすか否かを予測する分岐予測手段と、 前記命令取出手段によって分岐命令が取出されたとき、
   前記分岐予測手段の予測結果に基づいて、分岐先の命令
   までの変位と分岐命令の命令長とを入替える入替手段と
   分岐条件を反転する手段とを備えた分岐予測機能を有す
   るデータ処理装置において、 前記分岐予測手段は、分岐命令の少なくとも１つ前に実
   行される命令によって分岐命令の分岐予測を行なうよう
   にした、分岐予測機能を有するデータ処理装置。