JPH0758944B2 - Automatic frequency control circuit for time division multiplex communication - Google Patents
Automatic frequency control circuit for time division multiplex communicationInfo
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Description
【発明の詳細な説明】 （発明の属する技術分野） 本発明は、時分割多元接続（TDMA:Time Division Multi
ple Access）通信方式の周波数制御に用いられる自動周
波数制御（AFC＝Automatic Frequency Control）回路に
関するものである。Description: TECHNICAL FIELD The present invention relates to time division multiple access (TDMA).
ple access) The present invention relates to an automatic frequency control (AFC) circuit used for frequency control of a communication system.
（従来技術とその問題点） 時分割多元接続（TDMA）方式、一般には時分割多重方式
におけるAFC方式として、従来は即時閉ループ制御方式
が用いられている。即時閉ループ制御方式は、連続信号
の受信同期に適するものでその一例として、コスタスル
ープ回路がある。(Prior art and its problems) As a time division multiple access (TDMA) method, generally as an AFC method in a time division multiplexing method, an immediate closed loop control method is conventionally used. The immediate closed loop control system is suitable for reception synchronization of continuous signals, and one example thereof is a Costas loop circuit.
第３図は、その具体例としての２相位相変調（BPSK:Bin
ary Phase Shift Keying）方式用のコスタス形同期検波
回路である。受信信号の搬送波位相と基準信号位相との
間に△θの位相差があるとき、受信信号が、乗算器301
と低域フィルタ302を通過することによって検波出力の
同相成分cos（φ（ｔ）−△θ）が得られ、乗算器303と
低域フィルタ304を通過することによって検波出力の直
交成分sin（φ（ｔ）−△θ）が得られる。これらの同
相成分と直交成分を、乗算器305により乗算することに
よってsin（２φ（ｔ）−２△θ）が得られ、ループフ
ィルタ306によって位相誤差△θを抽出することによ
り、その位相誤差Δθが０になるように電圧制御発振器
（VCO＝Voltage Controlled Oscillator）307を制御す
る。308は遅延回路であり、基準信号の位相をπ/2だけ
ずらすものであう。また、309は正負判定回路であり、
検波出力の同相成分の正負判定を行い復調データを出力
する。FIG. 3 shows a two-phase phase modulation (BPSK: Bin
ary Phase Shift Keying) is a Costas type synchronous detection circuit. When there is a phase difference of Δθ between the carrier phase of the received signal and the reference signal phase, the received signal is
And the low-pass filter 302, the in-phase component cos (φ (t) −Δθ) of the detection output is obtained, and the multiplier 303 and the low-pass filter 304 pass the quadrature component sin (φ of the detection output. (T) -Δθ) is obtained. By multiplying these in-phase component and quadrature component by the multiplier 305, sin (2φ (t) −2Δθ) is obtained, and by extracting the phase error Δθ by the loop filter 306, the phase error Δθ is obtained. The voltage controlled oscillator (VCO) 307 is controlled so that the value becomes 0. Reference numeral 308 denotes a delay circuit that shifts the phase of the reference signal by π / 2. 309 is a positive / negative determination circuit,
The sign of the in-phase component of the detection output is determined and the demodulated data is output.
上記従来の即時閉ループ制御方式の例では、受信信号の
位相変動成分を除去することによりVCO307をリアルタイ
ムで制御しており、連続信号の受信同期に適している
が、TDMA方式では受信信号は不連続のバースト（burs
t）状となり、各バーストの前縁，後縁部において過渡
応答が生じ安定化の問題が生ずる。これを解決するため
に、ループフィルタ306の帯域幅を広げ過渡応答の追従
速度を高めることによって過渡応答による影響を低減し
ようとすると、雑音による誤動作の影響が大きくなる。
また、TDMA方式を移動通信に適用する場合、移動通信回
線特有のフェージングにより、同期スリップが発生する
ことがあり、通信品質を著しく劣化させる等の問題があ
る。In the above example of the conventional immediate closed loop control method, the VCO 307 is controlled in real time by removing the phase fluctuation component of the received signal, which is suitable for continuous signal reception synchronization, but the received signal is discontinuous in the TDMA method. Burst of
t) and a transient response occurs at the leading and trailing edges of each burst, causing a stabilization problem. To solve this problem, if the effect of the transient response is reduced by increasing the bandwidth of the loop filter 306 and increasing the tracking speed of the transient response, the effect of malfunction due to noise increases.
Further, when the TDMA method is applied to mobile communication, synchronization slip may occur due to fading peculiar to mobile communication lines, and there is a problem that communication quality is significantly deteriorated.
（発明の目的） 本発明の目的は、前記従来の方式において不可避であっ
た過渡応答の影響を取り除くとともに、回路の大部分を
マイクロコンピュータのソフトウェアを用いて実現し、
小形化が可能となる時分割多重通信用自動周波数制御回
路に提供することにある。(Object of the Invention) The object of the present invention is to eliminate the influence of transient response, which was inevitable in the conventional method, and to realize most of the circuit using software of a microcomputer.
Another object of the present invention is to provide an automatic frequency control circuit for time division multiplex communication, which can be miniaturized.
（発明の構成及び作用） 第１図は、本発明による時分割多重通信用自動周波数制
御回路の一構成例を示すブロック図である。(Structure and Operation of the Invention) FIG. 1 is a block diagram showing a structural example of an automatic frequency control circuit for time division multiplex communication according to the present invention.
１は周波数変換回路であり、受信搬送波（受信キャリ
ア）とローカル周波数を混合し、IF（中間周波数）出力
に変換する。A frequency conversion circuit 1 mixes a reception carrier (reception carrier) with a local frequency and converts it into an IF (intermediate frequency) output.
２は周波数検波回路であり、MSK（Minimum Shift Keyin
g）,GMSK（Gaussian−filteredMSK）,TFM（Tamed Frequ
ency Modul ation）,4値FM等のFSK（Frequency Shift K
eying）や、π/4シフトQPSK（π/4シフトQuadri Phase
Shift Keying）,PLL−QPSK（Phase Locked−Loop Quadr
i Phase Shift Keying）等の４相位相変調（QPSK:Quadr
i Phase Shift Keying）方式の復調により、IF入力を周
波数検波後出力する。Reference numeral 2 is a frequency detection circuit, which is an MSK (Minimum Shift Keyin
g), GMSK (Gaussian-filteredMSK), TFM (Tamed Frequ
FSK (Frequency Shift K) such as 4-level FM
eying) and π / 4 shift QPSK (π / 4 shift Quadri Phase
Shift Keying), PLL-QPSK (Phase Locked-Loop Quadr
4-phase phase modulation (QPSK: Quadr) such as i Phase Shift Keying)
i Phase shift keying) demodulates the IF input after frequency detection.
３は直流平均値検出回路であり、周波数検波出力の直流
平均値（キャリア周波数のオフセットに対応する値）を
検出し、この直流平均値を記憶回路４へ出力する。この
直流平均値検出回路３は低減フィルタ等で容易に実現す
ることができる。Reference numeral 3 denotes a DC average value detection circuit, which detects the DC average value of the frequency detection output (value corresponding to the offset of the carrier frequency) and outputs this DC average value to the storage circuit 4. The DC average value detection circuit 3 can be easily realized by a reduction filter or the like.
４は時分割多重（TDMA）１フレーム分の各タイムスロッ
ト（以下スロットという）のキャリア周波数オフセット
に基づく次フレームの周波数制御量を記憶する記憶回路
であり、記憶された直前フレームの周波数制御量から入
力された直流平均値を差し引いた周波数制御量を次フレ
ームの周波数制御量としてシフトレジスタ等を用いて１
スロット毎に１回のサンプル値を入力し、これらを１フ
レーム分記憶する。Reference numeral 4 denotes a storage circuit that stores the frequency control amount of the next frame based on the carrier frequency offset of each time slot (hereinafter referred to as slot) for one frame of time division multiplexing (TDMA). The frequency control amount obtained by subtracting the input DC average value is used as the frequency control amount for the next frame by using a shift register or the like 1
A sample value is input once for each slot and stored for one frame.
５はローカル周波数を発生出力する電圧制御発振器（VC
O）であり、記憶回路４より出力される周波数制御量を
制御電圧として出力周波数が制御される。5 is a voltage controlled oscillator (VC which generates and outputs a local frequency)
O), and the output frequency is controlled using the frequency control amount output from the storage circuit 4 as a control voltage.
第２図は前記記憶回路４の一構成例を示すブロック図で
ある。FIG. 2 is a block diagram showing an example of the configuration of the memory circuit 4.
41はアナログ値である直流平均値をディジタル値に変換
するA/D変換器である。Reference numeral 41 is an A / D converter that converts a DC average value that is an analog value into a digital value.
42は、A/D変換器41の出力を一方の入力（減算値）と
し、後述のＮ段シフトレジスタ43の出力をもう一方の入
力（加算値）として加算演算を行い、その結果を後述の
Ｎ段シフトレジスタ43へ出力する加算器である。42 performs an addition operation with the output of the A / D converter 41 as one input (subtraction value) and the output of an N-stage shift register 43 described later as the other input (addition value), and the result is described later. It is an adder that outputs to the N-stage shift register 43.
43は、１スロット毎のサンプル値を記憶するＮ段シフト
レジスタであり、周波数制御量をD/A変換器44に出力す
るとともに加算器42へフィードバックする。Reference numeral 43 is an N-stage shift register that stores the sample value for each slot, and outputs the frequency control amount to the D / A converter 44 and feeds it back to the adder 42.
44はディジタル値であるＮ段シフトレジスタ43の周波数
制御量出力をアナログ値に変換してVCO5の制御電圧とし
て出力するD/A変換器である。Reference numeral 44 denotes a D / A converter that converts the frequency control amount output of the N-stage shift register 43, which is a digital value, into an analog value and outputs it as a control voltage of VCO5.
（作 用） 第４図は、第１図及び第２図の本発明の構成例の作用を
説明するタイムチャートである。第４図において、ａは
現在のTDMAフレームのスロット１の直流平均値検出タイ
ミング、ａ′は次TDMAフレームのスロット１の直流平均
値検出タイミング、ｂは周波数制御量の記憶保持時間、
ｃは現在のTDMAフレームのスロット１の周波数制御タイ
ミング、ｃ′は次TDMAフレームのスロット１の周波数制
御タイミング、ｄはスロット１の周波数制御の流れを表
す。(Operation) FIG. 4 is a time chart for explaining the operation of the configuration example of the present invention shown in FIGS. 1 and 2. In FIG. 4, a is the DC average value detection timing of slot 1 of the current TDMA frame, a'is the DC average value detection timing of slot 1 of the next TDMA frame, b is the storage holding time of the frequency control amount,
c is the frequency control timing of slot 1 of the current TDMA frame, c'is the frequency control timing of slot 1 of the next TDMA frame, and d is the flow of frequency control of slot 1.
第４図を用いて本発明の作用を次に説明する。The operation of the present invention will be described below with reference to FIG.
今、TDMAフレーム内にＮ個のスロットが存在するものと
し、スロット1,スロット2,…，スロットＮの各スロット
の受信キャリア周波数オフセット（偏差）をそれぞれ△
f1,△f2,…，△fNとする。Now, assuming that there are N slots in the TDMA frame, the received carrier frequency offset (deviation) of each slot of slot 1, slot 2, ...
Let f 1 , Δf 2 , ..., Δf N.
一例として、スロット１について述べる。スロット１の
受信キャリア周波数オフセット△f1に対応する直流平均
値は、第１図の直流平均値検出回路３で検出され記憶回
路４に入力される。入力された直流平均値は第２図に示
した記憶回路４のA/D変換器41によりディジタル値に変
換され、この値は、加算器42によってシフトレジスタ43
のレジスタ１からフィードバックされる出力値から差し
引かれる。こうして直前フレームの周波数制御量から現
フレームの直流平均値が差し引かれた周波数制御量の更
新値は、レジスタN,N−1,…,1へとシフトしながら記憶
保持され、次のフレームのスロット１の周波数制御量と
なる。Slot 1 will be described as an example. DC average value corresponding to the received carrier frequency offset △ f 1 of slot 1 is input to the detection memory circuit 4 with a DC average value detection circuit 3 of FIG. 1. The input DC average value is converted into a digital value by the A / D converter 41 of the memory circuit 4 shown in FIG. 2, and this value is added by the adder 42 to the shift register 43.
Is subtracted from the output value fed back from register 1 of. Thus, the updated value of the frequency control amount obtained by subtracting the DC average value of the current frame from the frequency control amount of the immediately preceding frame is stored and held while being shifted to the registers N, N−1, ..., 1 and the slot of the next frame. The frequency control amount is 1.
従って、次のTDMAフレームが到来した時、シフトレジス
タ43に記憶されていたスロット１の周波数制御量がD/A
変換器44によってアナログ値に変換され、VCO5へ制御電
圧として供給される。VCO5から出力されるローカル周波
数は周波数変換回路１へ入力される。周波数変換回路１
により受信キャリアはIFに変換され、周波数検波回路２
に入力する。周波数検波回路２の検波出力は直流平均値
検出回路３により直流平均値（即ち、受信搬送波の周波
数オフセットに対応する値）が検出され、記憶回路４に
供給される。記憶回路４では前述のように現在の周波数
制御量の記憶値から入力された直流平均値を差し引いた
値が、その次のフレームの当該スロットの周波数制御量
として更新記憶され次のTDMAフレームのスロット１の周
波数制御量となる。以上の繰り返しによりスロット１の
周波数制御が行われる。Therefore, when the next TDMA frame arrives, the frequency control amount of slot 1 stored in the shift register 43 is changed to D / A.
It is converted into an analog value by the converter 44 and supplied to the VCO 5 as a control voltage. The local frequency output from VCO5 is input to the frequency conversion circuit 1. Frequency conversion circuit 1
The received carrier is converted to IF by the frequency detection circuit 2
To enter. From the detection output of the frequency detection circuit 2, a DC average value detection circuit 3 detects a DC average value (that is, a value corresponding to the frequency offset of the received carrier wave) and is supplied to the storage circuit 4. In the memory circuit 4, as described above, the value obtained by subtracting the input DC average value from the stored value of the current frequency control amount is updated and stored as the frequency control amount of the slot of the next frame, and is stored in the slot of the next TDMA frame. The frequency control amount is 1. The frequency control of slot 1 is performed by repeating the above.
スロット２〜Ｎにおいても同様にして周波数制御が行わ
れる。第２図における記憶回路のレジスタはＮ個あり、
スロット１〜Ｎの周波数制御量は順次記憶更新されて出
力するように構成されている。Frequency control is similarly performed in slots 2 to N as well. There are N registers of the memory circuit in FIG.
The frequency control amounts of slots 1 to N are configured to be sequentially stored and updated and output.
以上により、スロット１〜Ｎの周波数制御量が常に記憶
されていることになり、各スロットに対応した周波数制
御量によって周波数制御が行われていくことがわかる。From the above, it is understood that the frequency control amounts of the slots 1 to N are always stored, and the frequency control is performed by the frequency control amount corresponding to each slot.
（発明の効果） 以上詳細に説明したように、本発明によれば、時分割多
重通信におけるAFC回路を、TDMA1フレーム分の各スロッ
トのキャリア周波数オフセットに基づく次フレームの周
波数制御量を記憶更新する記憶回路を用いることにより
実現しているので、従来の即時閉ループ制御方式におい
て不可避であった過渡応答の影響がなく、移動通信回線
特有のフェージングにも対応することができる。特に、
TDMAの各スロットのキャリア周波数オフセットが夫々異
なる場合にも容易に対応することができる。また、回路
の大部分をマイクロコンピュータのソフトウェアを用い
て実現することができ小形化が可能である等の大きな効
果がある。As described in detail above, according to the present invention, the AFC circuit in time division multiplex communication stores and updates the frequency control amount of the next frame based on the carrier frequency offset of each slot for one TDMA frame. Since it is realized by using the memory circuit, there is no influence of the transient response, which is unavoidable in the conventional immediate closed loop control system, and it is possible to cope with fading specific to the mobile communication line. In particular,
It is possible to easily cope with the case where the carrier frequency offset of each slot of TDMA is different. In addition, most of the circuits can be realized by using software of a microcomputer, and miniaturization is possible, which is a great effect.
第１図は本発明による時分割多重通信用AFC回路の一構
成例を示すブロック図、第２図は第１図中の記憶回路の
一構成例図、第３図は従来のコスタスループ形同期検波
回路図、第４図は本発明による周波数制御の作用を示す
タイムチャートである。 １……周波数変換器、２……周波数検波回路、３……直
流平均値検出回路、４……記憶回路、５……VCO、41…
…A/D変換器、42……加算器、43……Ｎ段シフトレジス
タ、44……D/A変換器、301……乗算器、302……低域フ
ィルタ、303……乗算器、304……低域フィルタ、305…
…乗算器、306……ループフィルタ、307……VCO、308…
…遅延回路、309……正負判定回路。FIG. 1 is a block diagram showing a configuration example of an AFC circuit for time division multiplex communication according to the present invention, FIG. 2 is a configuration example diagram of a memory circuit in FIG. 1, and FIG. 3 is a conventional Costas loop type synchronization. FIG. 4 is a time chart showing the operation of the frequency control according to the present invention. 1 ... Frequency converter, 2 ... Frequency detection circuit, 3 ... DC average value detection circuit, 4 ... Storage circuit, 5 ... VCO, 41 ...
A / D converter, 42 ... Adder, 43 ... N-stage shift register, 44 ... D / A converter, 301 ... Multiplier, 302 ... Low-pass filter, 303 ... Multiplier, 304 ...... Low pass filter, 305 ...
… Multiplier, 306 …… Loop filter, 307 …… VCO, 308…
... Delay circuit, 309 ... Positive / negative judgment circuit.
Claims (1)
ットの受信搬送波を電圧制御発振器から出力される局部
発振信号によって中間周波信号に変換する周波数変換回
路と、該周波数変換回路の出力を周波数検波して検波出
力を得る周波数検波回路と、該検波出力から得られる前
記各タイムスロットの受信搬送波の周波数オフセットが
零になるような制御電圧を前記電圧制御発振器に与える
周波数制御手段を備えた自動周波数制御回路において、 前記周波数制御手段は、前記周波数検波回路の出力を直
流平均することによって前記受信搬送波のタイムスロッ
ト毎の周波数オフセットに対応する直流平均値を検出す
る直流平均値検出回路と、 一時記憶された直前フレームの各タイムスロット毎の周
波数制御量を現フレームの制御電圧に変換して前記電圧
制御発振器に与えるとともに、前記直流平均値検出回路
から出力される現フレームのタイムスロット毎の直流平
均値を入力し次のフレームのタイムスロット毎の周波数
制御量を算出して更新記憶する記憶回路とを備え、 前記記憶回路は、前記直流平均値検出回路の出力をディ
ジタル変換するA/D変換器と、該A/D変換器からの出力を
一方の入力とし該入力を他方の入力から差し引いた値を
出力する加算器と、１フレームのタイムスロット数
（Ｎ）に対応する段数のシフトレジスタからなり前記加
算器からの出力値を周波数制御量として一時記憶するＮ
段シフトレジスタと、該Ｎ段シフトレジスタの出力をア
ナログ変換して前記電圧制御発振器に制御電圧として与
えるD/A変換器とを備えて、前記Ｎ段シフトレジスタに
一時記憶された直前のフレームの周波数制御量を前記D/
A変換器へ出力するとともに、該周波数制御量を前記加
算器の他方の入力とし次のフレームの周波数制御量を算
出させるように構成したことを特徴とする時分割多重通
信用自動周波数制御回路。1. A frequency conversion circuit for converting a reception carrier wave of each time slot in a time division multiplex communication system into an intermediate frequency signal by a local oscillation signal output from a voltage controlled oscillator, and frequency detection of an output of the frequency conversion circuit. And a frequency detection circuit for obtaining a detection output, and a frequency control means for applying a control voltage to the voltage controlled oscillator such that the frequency offset of the reception carrier wave of each time slot obtained from the detection output becomes zero. In the circuit, the frequency control means is a DC average value detection circuit for detecting a DC average value corresponding to a frequency offset for each time slot of the received carrier by DC averaging the output of the frequency detection circuit, and temporarily stored. The frequency control amount for each time slot of the immediately preceding frame is converted to the control voltage of the current frame. A memory for giving to the voltage controlled oscillator, inputting the DC average value for each time slot of the current frame output from the DC average value detection circuit, calculating the frequency control amount for each time slot of the next frame, and updating and storing it. A circuit, wherein the memory circuit is an A / D converter that digitally converts the output of the DC average value detection circuit, and the output from the A / D converter is one input and the input from the other input. An adder that outputs a subtracted value and a shift register having a number of stages corresponding to the number (N) of time slots in one frame, and the output value from the adder is temporarily stored as a frequency control amount N.
A stage shift register and a D / A converter for converting the output of the N stage shift register into an analog signal and giving it to the voltage controlled oscillator as a control voltage, are provided for the immediately preceding frame temporarily stored in the N stage shift register. The frequency control amount is D /
An automatic frequency control circuit for time division multiplex communication, wherein the automatic frequency control circuit outputs the frequency control amount to the A converter and uses the frequency control amount as the other input of the adder to calculate the frequency control amount of the next frame.
Priority Applications (1)
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|---|---|---|---|
| JP2061251A JPH0758944B2 (en) | 1990-03-14 | 1990-03-14 | Automatic frequency control circuit for time division multiplex communication |
Applications Claiming Priority (1)
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| JP2061251A JPH0758944B2 (en) | 1990-03-14 | 1990-03-14 | Automatic frequency control circuit for time division multiplex communication |
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|---|---|
| JPH03263937A JPH03263937A (en) | 1991-11-25 |
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| JP2061251A Expired - Fee Related JPH0758944B2 (en) | 1990-03-14 | 1990-03-14 | Automatic frequency control circuit for time division multiplex communication |
Country Status (1)
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