JPH0758885B2 - Level shift circuit - Google Patents
Level shift circuitInfo
- Publication number
- JPH0758885B2 JPH0758885B2 JP61290011A JP29001186A JPH0758885B2 JP H0758885 B2 JPH0758885 B2 JP H0758885B2 JP 61290011 A JP61290011 A JP 61290011A JP 29001186 A JP29001186 A JP 29001186A JP H0758885 B2 JPH0758885 B2 JP H0758885B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- level shift
- output terminal
- shift circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多値論理回路、レベル検出回路等に適するレベ
ルシフト回路に関し、特にMOS型電界効果トランジスト
により構成される半導体集積回路装置中に形成される温
度補償されたレベルシフト回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shift circuit suitable for a multi-valued logic circuit, a level detection circuit, etc., and more particularly to a level shift circuit formed in a semiconductor integrated circuit device composed of a MOS type field effect transistor. Temperature compensated level shift circuit.
近年、半導体集積回路装置は高集積化，高密度化，多機
能化が一段と進み、多種の分野に適用されるに到ってい
る。多種の機能の集積化に伴ない、半導体集積回路装置
の入出力端子数は増加の一途をたどっており、半導体集
積回路装置のパッケージは必然的に大きなものとなり、
プリント基板等への実装密度の低下の問題、あるいはパ
ッケージ寸法に依存するシリコンチップの破損等の問題
も生じてきている。2. Description of the Related Art In recent years, semiconductor integrated circuit devices have been highly integrated, highly densified, and multifunctional, and have been applied to various fields. With the integration of various functions, the number of input / output terminals of the semiconductor integrated circuit device is increasing, and the package of the semiconductor integrated circuit device is inevitably large.
There are also problems such as a decrease in mounting density on a printed circuit board or the like, or a problem such as breakage of a silicon chip depending on a package size.
多値論理回路は、このような背景により提案されている
ものであり、例えば、入力に３値の論理レベルを持たせ
ることにより、入力端子数を半減され得るものである。
この３値の論理レベルは、例えば5V系のＣ−MOS型半導
体集積回路装置では０〜2.5V,2.5〜5V,5V以上の電位を
設定することができるものであり、この5V以上の電位の
検出手段としてレベルシフト回路が利用されている。The multi-valued logic circuit is proposed by such a background, and for example, the number of input terminals can be reduced by half by giving an input a three-valued logic level.
This three-valued logic level can set a potential of 0 to 2.5 V, 2.5 to 5 V, 5 V or higher in a 5 V type C-MOS type semiconductor integrated circuit device. A level shift circuit is used as the detection means.
従来、この種の多値論理回路の高閾値論値レベルを検出
回路中に使用するレベルシフト回路としては第４図に示
すものがある。第４図において、第１のMOS型電界効果
トランジスタ（以下MOS型FETと記す）１は、そのゲート
電極及びドレイン電極が入力端子７に接続され、ソース
電極が第３のMOS型FET3のドレイン電極及び出力端子８
に接続される。第３のMOS型FET3は負荷素子として使わ
れており、そのゲート電極は電源電位９にバイアスさ
れ、ソース電極は接地電極10に接続される。Conventionally, there is a level shift circuit shown in FIG. 4 as a level shift circuit which uses a high threshold theoretical value level of this kind of multi-valued logic circuit in a detection circuit. In FIG. 4, a first MOS type field effect transistor (hereinafter referred to as a MOS type FET) 1 has its gate electrode and drain electrode connected to an input terminal 7, and its source electrode is a drain electrode of a third MOS type FET 3. And output terminal 8
Connected to. The third MOS type FET 3 is used as a load element, the gate electrode of which is biased to the power supply potential 9 and the source electrode of which is connected to the ground electrode 10.
次に、第４図に示す従来のレベルシフト回路の動作につ
き、第５図のMOS型FET電流−電圧特性図を用いて説明す
る。入力端子７に第１の入力電圧V11が印加される時の
第１のMOS型FET1の電流−電圧特性を第５図11に、又、
入力端子７に第１の入力電圧V11よりも高い第２の入力
電圧V12が印加される時の第１のMOS型FET1の電流−電圧
特性を第５図12に、又、第３のMOS型FET3の電流−電圧
特性を第５図13に示す。入力端子７に第１及び第２の入
力電圧V11,V12が印加される時の出力は、それぞれ第５
図の電流−電圧特性11,13の交点14及び電流−電圧特性1
2,13の交点15で示される。Next, the operation of the conventional level shift circuit shown in FIG. 4 will be described with reference to the MOS FET current-voltage characteristic diagram of FIG. The current-voltage characteristics of the first MOS type FET 1 when the first input voltage V 11 is applied to the input terminal 7 are shown in FIG.
The current-voltage characteristics of the first MOS type FET 1 when the second input voltage V 12 higher than the first input voltage V 11 is applied to the input terminal 7 are shown in FIG. 5 and FIG. The current-voltage characteristics of the MOS type FET 3 are shown in FIG. The outputs when the first and second input voltages V 11 and V 12 are applied to the input terminal 7 are respectively the fifth output.
Intersection 14 of current-voltage characteristics 11 and 13 and current-voltage characteristics 1 in the figure
It is shown at intersection 15 of 2,13.
第４図のレベルシフト回路の出力端子８に発生する出力
電圧は、第５図に示すように第３のMOS型FET3の電流−
電圧特性13の変動が微小であることを考慮すれば、入力
電圧に対し、ほぼ第１のMOS型FETのスレッシホールド電
圧分だけ低い電圧となっている。この出力電圧の大きさ
が、レベルシフト回路の出力端子に接続される反転増幅
器（図示せず）の入力閾値を越えると、反転増幅器はそ
の出力を反転することとなる。As shown in FIG. 5, the output voltage generated at the output terminal 8 of the level shift circuit of FIG.
Considering that the variation of the voltage characteristic 13 is minute, the voltage is lower than the input voltage by the threshold voltage of the first MOS type FET. When the magnitude of this output voltage exceeds the input threshold of an inverting amplifier (not shown) connected to the output terminal of the level shift circuit, the inverting amplifier inverts its output.
尚、第３のMOS型FET3は、このレベルシフト回路の入力
電流を小さくする必要上、通常のチャネル長及びチャネ
ル相互コンダクタンスが小さくなるように設定される。
又、第３のMOS型FET3を抵抗素子で置き換えることは可
能であり、その時は、当業者には明らかなように、多結
晶シリコン抵抗，拡散抵抗，イオン注入抵抗等が利用さ
れる。又、第１のMOS型FET1を複数個直列接続して使用
することは可能であり、その場合、直列接続された個数
により、出力電圧の入力電圧からのシフト量が調節され
ることは明らかであろう。The third MOS type FET 3 is set so that the normal channel length and channel transconductance are reduced in order to reduce the input current of the level shift circuit.
Further, it is possible to replace the third MOS type FET 3 with a resistance element, and at that time, as is apparent to those skilled in the art, a polycrystalline silicon resistance, a diffusion resistance, an ion implantation resistance or the like is used. Further, it is possible to use a plurality of first MOS type FETs 1 connected in series, and in that case, it is clear that the shift amount of the output voltage from the input voltage is adjusted depending on the number of series connected FETs. Ah
以上詳述した如く、従来のレベルシフト回路では、出力
電圧は（入力電圧）−（第１のMOS型FET1のスレッシホ
ールド電圧）×（直列個数）によりほぼ決定されるた
め、出力電圧は、第１のMOS型FET1のスレッシホールド
電圧自身の持つ電気的特性に左右されることになる。As described above in detail, in the conventional level shift circuit, the output voltage is almost determined by (input voltage)-(threshold voltage of the first MOS type FET 1) x (number of series), so the output voltage is It depends on the electrical characteristics of the threshold voltage of the first MOS type FET1 itself.
通常、半導体集積回路装置の動作範囲温度は−40℃〜＋
85℃程度であり、この時のMOS型FETのスレッシホールド
電圧の変動量はほぼ−1.5〜−2.5mV/℃であるため、レ
ベルシフト回路の出力電圧の変動は同一入力電圧に対し
て、直列接続の個数１個当り、約0.3V生じることとな
る。従って、上述した従来のレベルシフト回路は、その
出力に接続される反転幅器の入力閾値も同様に変動させ
ない限り、その入力閾値が周囲温度に対して変動し、誤
動作をするので、設計上、又、使用上、種々の制限を受
けるという欠点がある。Normally, the operating temperature range of semiconductor integrated circuit devices is -40 ° C to +
Since it is about 85 ° C, and the fluctuation amount of the threshold voltage of the MOS type FET at this time is almost −1.5 to −2.5 mV / ° C, the fluctuation of the output voltage of the level shift circuit is the same for the same input voltage. About 0.3V will be generated for each series connection. Therefore, in the conventional level shift circuit described above, unless the input threshold of the inversion width device connected to the output is also changed, the input threshold fluctuates with respect to the ambient temperature and malfunctions. In addition, there is a drawback that it is subject to various restrictions in use.
本発明の目的は、簡単な構成により上記欠点をなくし、
より柔軟性に富んだ設計又は使用に寄与することのでき
るレベルシフト回路を提供することにある。The object of the present invention is to eliminate the above drawbacks by a simple configuration,
It is an object of the present invention to provide a level shift circuit which can contribute to a more flexible design or use.
本発明のレベルシフト回路は、ゲート電極とドレイン電
極とを接続して入力端としソース電極を出力端としたMO
S型電界効果トランジスタの１個又は複数個の直列接続
からなる二端子回路を論理信号入力端子と出力端子との
間に接続し、前記出力端子と基準電位点との間には負荷
素子を接続して、前記論理信号入力端子に与えられた電
圧から前記二端子回路内の各MOS型電界効果トランジス
タのしきい電圧を合した電圧分を差し引いた電圧を前記
出力端子に得るように構成したレベルシフト回路におい
て、前記出力端子から前記基準電位点に至る電流経路中
に、端子間電圧の温度係数の符号が前記MOSトランジス
タにおけるしきい値電圧の温度係数の符号と同一である
温度補償素子を、前記負荷素子に直列に設け、温度が変
化したときの前記論理信号入力端子と前記出力端子との
間の電圧の変化方向と、前記出力端子と前記基準電位点
との間の電圧の変化方向とが一致するようにすることに
より、出力電圧に温度補償を施したことを特徴とするレ
ベルシフト回路である。In the level shift circuit of the present invention, a gate electrode and a drain electrode are connected to form an input terminal and a source electrode is used as an output terminal.
A two-terminal circuit consisting of one or a plurality of S-type field effect transistors connected in series is connected between a logic signal input terminal and an output terminal, and a load element is connected between the output terminal and a reference potential point. Then, a level configured to obtain a voltage obtained by subtracting, from the voltage applied to the logic signal input terminal, a voltage value obtained by adding the threshold voltage of each MOS field effect transistor in the two-terminal circuit to the output terminal. In the shift circuit, in the current path from the output terminal to the reference potential point, a temperature compensation element in which the sign of the temperature coefficient of the inter-terminal voltage is the same as the sign of the temperature coefficient of the threshold voltage in the MOS transistor, Provided in series with the load element, the changing direction of the voltage between the logic signal input terminal and the output terminal when the temperature changes, and the changing direction of the voltage between the output terminal and the reference potential point The level shift circuit is characterized in that the output voltage is temperature-compensated by matching and.
又、本発明のレベルシフト回路は、前記温度補償素子
が、ゲート電極をドレイン電極に接続し、該ドレイン電
極及びソース電極をそれぞれ入力端及び出力端とするMO
S電界効果トランジスタの１個又は複数個の直列接続に
よる二端子回路であることを特徴とする。Also, in the level shift circuit of the present invention, the temperature compensating element has a gate electrode connected to a drain electrode, and the drain electrode and the source electrode serve as an input terminal and an output terminal, respectively.
It is a two-terminal circuit in which one or more S field effect transistors are connected in series.
更に本発明のレベルシフト回路は、前記温度補償素子が
PN接合ダイオードの順方向特性を利用するものであるこ
とを特徴とする。Further, in the level shift circuit of the present invention, the temperature compensation element is
It is characterized by utilizing the forward characteristic of a PN junction diode.
次に、本発明について図面を参照して詳細に説明する。 Next, the present invention will be described in detail with reference to the drawings.
第１図は、本発明のレベルシフト回路の第１の実施例を
示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the level shift circuit of the present invention.
第１図において、第１のMOS型FET1はそのゲート電極及
びドレイン電極が入力端子７に接続され、ソース電極が
第２のMOS型FET2のドレイン電極に接続される。第２のM
OS型FET2はそのゲート電極がドレイン電極に接続され、
ソース電極が出力端子８及び第３のMOS型FET3のドレイ
ン電極に接続される。第３のMOS型FET3は負荷素子とし
て使われており、そのゲート電極は電源電９にバイアス
され、ソース電極は第４のMOS型FET4のドレイン電極に
接続される。第４のMOS型FET4は温度補償素子として使
われており、そのゲート電極はドレイン電極とともに第
３のMOS型FET3のソース電極に接続され、ソース電極は
接地電位10に接続される。In FIG. 1, the first MOS type FET 1 has its gate electrode and drain electrode connected to the input terminal 7, and its source electrode connected to the drain electrode of the second MOS type FET 2. Second M
The gate electrode of OS type FET2 is connected to the drain electrode,
The source electrode is connected to the output terminal 8 and the drain electrode of the third MOS type FET 3. The third MOS type FET 3 is used as a load element, its gate electrode is biased by the power source 9, and its source electrode is connected to the drain electrode of the fourth MOS type FET 4. The fourth MOS type FET 4 is used as a temperature compensation element, and its gate electrode is connected with the drain electrode to the source electrode of the third MOS type FET 3, and the source electrode is connected to the ground potential 10.
第１の実施例において、第４のMOS型FET4は第1,第２のM
OS型FET1,2と同一の接続を有するため、温度変動に対し
ては、そのソース・ドレイン間電圧の変動は同じ方向に
生じ、その結果として出力端子８における出力電圧は同
一電圧に対して変動量が軽減される。In the first embodiment, the fourth MOS type FET 4 has the first and second M
Since it has the same connection as the OS type FETs 1 and 2, the fluctuation of the source-drain voltage occurs in the same direction with respect to the temperature fluctuation, and as a result, the output voltage at the output terminal 8 changes with respect to the same voltage. The amount is reduced.
第２図は本発明の第２の実施例を示す回路図である。第
２図において、第1,第2,第3,第４のMOS型FET1,2,3,4は
第１の実施例と同一であり、第５のMOS型FET5がそのゲ
ート電極及びドレイン電極が接続されて、第４のMOS型F
ET4のソース電極に接続され、更に、第５のMOS型FET5の
ソース電極が接地電位10に接続される。第２の実施例で
は、第1,第２のMOS型FET1,2により発生するスレッシホ
ールド電圧の２倍により発生するシフト量の温度変動分
を第4,第５のMOS型FET4,5のスレッシホールド電圧の温
度変動により補償するため、第１の実施例に比較し、更
に優れた温度補償となる。尚、温度補償に用いる第4,第
５のMOS型FETの直列接続の個数は更に増すことは可能で
あるが、個数の増加に伴ない、同一入力電圧に対する出
力電圧の上昇を考慮する必要があり、直列の個数に限界
があることは言うまでもない。FIG. 2 is a circuit diagram showing a second embodiment of the present invention. In FIG. 2, the first, second, third, and fourth MOS type FETs 1, 2, 3, and 4 are the same as in the first embodiment, and the fifth MOS type FET 5 has its gate electrode and drain electrode. Is connected to the fourth MOS type F
It is connected to the source electrode of ET4, and further, the source electrode of the fifth MOS type FET 5 is connected to the ground potential 10. In the second embodiment, the temperature variation of the shift amount generated by twice the threshold voltage generated by the first and second MOS type FETs 1 and 2 is calculated by the fourth and fifth MOS type FETs 4 and 5. Since the compensation is performed by the temperature fluctuation of the threshold voltage, the temperature compensation is further excellent as compared with the first embodiment. It is possible to further increase the number of series-connected fourth and fifth MOS type FETs used for temperature compensation, but it is necessary to consider the increase in output voltage for the same input voltage as the number increases. And, needless to say, there is a limit to the number of series.
第３図は本発明の第３の実施例を示す回路図である。第
３図において、第1,第2,第３のMOS型FET1,2,2は第１の
実施例の同一であり、PN接合ダイオード６が、その正側
電極を第３のMOS型FET3のソース電極に、その負側電極
が接地電位に接続される。PN接合ダイオードは順方向バ
イアス状態で使用され、その順方向電圧は、周知の如く
約−2mV/℃の温度係数を有する。従って、この温度変動
は、MOS型FETのスレッシホールド電圧の温度変動と同一
方向であるため、レベルシフト回路は温度補償される。FIG. 3 is a circuit diagram showing a third embodiment of the present invention. In FIG. 3, the first, second and third MOS type FETs 1, 2, 2 are the same as in the first embodiment, and the PN junction diode 6 has its positive electrode connected to that of the third MOS type FET 3. The negative electrode of the source electrode is connected to the ground potential. The PN junction diode is used in the forward biased state, and its forward voltage has a temperature coefficient of about −2 mV / ° C. as well known. Therefore, since this temperature fluctuation is in the same direction as the temperature fluctuation of the threshold voltage of the MOS type FET, the level shift circuit is temperature-compensated.
尚、このPN接合ダイオードは、Ｃ−MOS半導体集積回路
装置内では、一導電型ウェル領域と、反対導電型のソー
ス・ドレイン拡散層領域との間のPN接合により構成され
るものであり、特別に新たな工程の追加を必要とするも
のでない。又、温度補償を行なう第4,第５のMOS型FET4,
5は、そのゲート電極をドレイン電極に接続するものと
して説明を行なってきたが、適当なバイアス源にゲート
電極を接続し得ることは明らかである。In the C-MOS semiconductor integrated circuit device, this PN junction diode is formed by a PN junction between a well region of one conductivity type and a source / drain diffusion layer region of opposite conductivity type. It does not require the addition of new steps. Also, the fourth and fifth MOS type FETs 4 for temperature compensation,
Although 5 has been described as connecting its gate electrode to the drain electrode, it is clear that the gate electrode can be connected to a suitable bias source.
尚、本発明者の実験では、温度による変動量は約50％に
軽減された。In the experiment conducted by the present inventor, the amount of fluctuation due to temperature was reduced to about 50%.
以上説明したように本発明は、レベルシフト回路中に、
シフト量を決定しているMOS型FETのスレッシホールド電
圧の温度変動と同一方向に変化する温度補償素子を導入
することにより、従来回路に比べ、設計上，使用上の自
由度を拡大できる効果がある。As described above, according to the present invention, in the level shift circuit,
By introducing a temperature compensation element that changes in the same direction as the temperature fluctuation of the threshold voltage of the MOS FET that determines the shift amount, the effect of expanding the degree of freedom in design and use compared to the conventional circuit There is.
第１図〜第３図は本発明のレベルシフト回路の第１〜３
の実施例を示す回路図、第４図は従来例のレベルシフト
回路を示す回路図、第５図はレベルシフト回路の動作を
説明するためのMOS型FETの電流−電圧特性図である。 １……第１のMOS型FET、２……第２のMOS型FET、３……
第３のMOS型FET、４……第４のMOS型FET、５……第５の
MOS型FET、６……PN接合ダイオード、７……入力端子、
８……出力端子、９……電源電位、10……接地電位、1
1,12……第１のMOS型FETの電流−電圧特性、13……第３
のMOS型FETの電流−電圧特性。1 to 3 are first to third of the level shift circuit of the present invention.
FIG. 4 is a circuit diagram showing a conventional level shift circuit, and FIG. 5 is a current-voltage characteristic diagram of a MOS type FET for explaining the operation of the level shift circuit. 1 ... First MOS type FET, 2 ... Second MOS type FET, 3 ...
3rd MOS type FET, 4 ... 4th MOS type FET, 5 ... 5th
MOS-type FET, 6 ... PN junction diode, 7 ... input terminal,
8 ... Output terminal, 9 ... Power supply potential, 10 ... Ground potential, 1
1,12 …… Current-voltage characteristics of the first MOS-type FET, 13 …… Third
Current-voltage characteristics of the MOS type FET.
Claims (3)
力端としソース電極を出力端としたMOS型電界効果トラ
ンジスタの１個又は複数個の直列接続からなる二端子回
路を論理信号入力端子と出力端子との間に接続し、前記
出力端子と基準電位点との間には負荷素子を接続して、
前記論理信号入力端子に与えられた電圧から前記二端子
回路内の各MOS型電界効果トランジスタのしきい電圧を
合した電圧分を差し引いた電圧を前記出力端子に得るよ
うに構成したレベルシフト回路において、 前記出力端子から前記基準電位点に至る電流経路中に、
端子間電圧の温度係数の符号が前記MOSトランジスタに
おけるしきい値電圧の温度係数の符号と同一である温度
補償素子を、前記負荷素子に直列に設け、 温度が変化したときの前記論理信号入力端子と前記出力
端子との間の電圧変化の方向と、前記出力端子と前記基
準電位点との間の電圧変化の方向とが一致するようにす
ることにより、出力電圧に温度補償を施したことを特徴
とするレベルシフト回路。1. A two-terminal circuit comprising one or a plurality of MOS field-effect transistors connected in series, each having a gate electrode and a drain electrode connected as an input terminal and a source electrode as an output terminal, as a logic signal input terminal. Connected between the output terminal and the output terminal and the reference potential point, a load element is connected,
In a level shift circuit configured to obtain at the output terminal a voltage obtained by subtracting from the voltage applied to the logic signal input terminal a voltage sum of the threshold voltages of the MOS field effect transistors in the two-terminal circuit , In the current path from the output terminal to the reference potential point,
A temperature compensating element having the same sign of the temperature coefficient of the voltage across the terminals as the sign of the temperature coefficient of the threshold voltage of the MOS transistor is provided in series with the load element, and the logic signal input terminal when the temperature changes And that the direction of the voltage change between the output terminal and the reference potential point and the direction of the voltage change between the output terminal and the reference potential point are matched so that the output voltage is temperature-compensated. Characteristic level shift circuit.
回路において、前記温度補償素子が、 ゲート電極をドレイン電極に接続し、該ドレイン電極及
びソース電極をそれぞれ入力端及び出力端とするMOS電
界効果トランジスタの１個又は複数個の直列接続による
二端子回路であることを特徴とするレベルシフト回路。2. The level shift circuit according to claim 1, wherein the temperature compensating element has a gate electrode connected to a drain electrode, and the drain electrode and the source electrode serve as an input terminal and an output terminal, respectively. A level shift circuit comprising a two-terminal circuit comprising one or a plurality of field effect transistors connected in series.
回路において、前記温度補償素子がPN接合ダイオードの
順方向特性を利用するものであることを特徴とするレベ
ルシフト回路。3. The level shift circuit according to claim 1, wherein the temperature compensation element utilizes the forward characteristic of a PN junction diode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290011A JPH0758885B2 (en) | 1986-12-04 | 1986-12-04 | Level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290011A JPH0758885B2 (en) | 1986-12-04 | 1986-12-04 | Level shift circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142713A JPS63142713A (en) | 1988-06-15 |
| JPH0758885B2 true JPH0758885B2 (en) | 1995-06-21 |
Family
ID=17750624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290011A Expired - Fee Related JPH0758885B2 (en) | 1986-12-04 | 1986-12-04 | Level shift circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758885B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62268208A (en) * | 1986-05-16 | 1987-11-20 | Hitachi Ltd | Level shift circuit |
-
1986
- 1986-12-04 JP JP61290011A patent/JPH0758885B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62268208A (en) * | 1986-05-16 | 1987-11-20 | Hitachi Ltd | Level shift circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142713A (en) | 1988-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4446384A (en) | MIS Device including a substrate bias generating circuit | |
| US4798974A (en) | Integrated circuit comprising a latch-up protection circuit in complementary MOS-circuitry technology | |
| US4465945A (en) | Tri-state CMOS driver having reduced gate delay | |
| JPS6388858A (en) | Integrated circuit with latch-up protecting circuit | |
| US4247826A (en) | Semiconductor integrated amplifier | |
| EP0290857B1 (en) | A bias device for achieving voltage independent capacitance | |
| US4097844A (en) | Output circuit for a digital correlator | |
| US7816212B2 (en) | Method of high voltage operation of a field effect transistor | |
| US4775809A (en) | Output buffer circuit avoiding electrostatic breakdown | |
| EP0218710B1 (en) | Cmos circuit | |
| JPH0152906B2 (en) | ||
| JPH0241184B2 (en) | ||
| US5467048A (en) | Semiconductor device with two series-connected complementary misfets of same conduction type | |
| US5682120A (en) | Differential amplifier circuit using lateral-type bipolar transistors with back gates | |
| JPH0758885B2 (en) | Level shift circuit | |
| KR100223671B1 (en) | Semiconductor memory device having multi-voltage | |
| JPS5937585B2 (en) | Complementary MIS logic circuit | |
| JP3547906B2 (en) | Semiconductor integrated circuit device | |
| JPH06334480A (en) | Semiconductor integrated circuit | |
| JPS63311805A (en) | Level shift circuit | |
| JP2900413B2 (en) | Reference voltage generation circuit | |
| JP4007441B2 (en) | Voltage reference circuit | |
| JP2671808B2 (en) | Interface circuit | |
| JPH0578847B2 (en) | ||
| JPH02226760A (en) | Semiconductor logic circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |