JP3547906B2

JP3547906B2 - Semiconductor integrated circuit device

Info

Publication number: JP3547906B2
Application number: JP15695796A
Authority: JP
Inventors: 常明布施; 幸人大脇; 武裕長谷川; 淳二古賀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-06-18
Filing date: 1996-06-18
Publication date: 2004-07-28
Anticipated expiration: 2016-06-18
Also published as: JPH104196A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタからなる半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度の向上は著しく、ギガビット級の半導体メモリでは１チップに数億個の半導体素子が、６４ビットのマイクロプロセッサでは１チップに数百万から１千万個の半導体素子が集積されるようになっている。このような半導体メモリやマイクロプロセッサは、情報を記憶するメモリセルの他、論理演算を行う論理ゲートから構成されている。
【０００３】
ＬＳＩの集積度の向上は素子の微細化によって達成され、１ＧビットＤＲＡＭにおいては、ゲート長が０．１５μｍ程度の微細ＭＯＳトランジスタが用いられ、更に集積度が高まると、ゲート長が０．１μｍ以下のＭＯＳトランジスタが用いられるようになる。
【０００４】
このような微細ＭＯＳトランジスタにおいては、ホットキャリア生成によるトランジスタ特性の劣化や、ＴＤＤＢ（ＴｉｍｅＤｅｐｅｎｄｅｎｔＤｉｅｌｅｃｔｒｉｃＢｒｅａｋｄｏｗｎ）による絶縁膜破壊が起こる。また、チャネル長が短くなることによるしきい値電圧の低下を抑えるため、バルク（基板領域）やチャネル部の不純物濃度が高められると、ソース・ドレインの接合耐圧が低下する。
【０００５】
半導体メモリやマイクロプロセッサは、情報を記憶するメモリセルの他、論理演算を行う論理ゲートから構成される。一般に論理ゲートの消費電力ＰはＰ＝ＣＶｃｃ^２ｆで表される。ここで、Ｃは論理ゲートを構成するＭＯＳトランジスタの寄生容量と真性容量の和、Ｖｃｃは電源電圧、ｆは動作周波数である。動作周波数を一定とすると、消費電力を抑えるためには容量Ｃを減らすか又は電源電圧Ｖｃｃを下げればよい。Ｃを減らすためには論理回路を構成するＭＯＳトランジスタの数或いはトランジスタのゲート幅を減らすことが有効である。更に、ＰはＶｃｃの２乗に比例するため、Ｖｃｃを下げることは低消費電力化により有効である。
【０００６】
最近、複雑な論理を比較的少ない素子数、簡単な構成で実現する論理ゲートとして、パストランジスタ論理が注目されている。図２２にパストランジスタ論理で構成した２入力論理積（ＡＮＤ）及び否定論理積（ＮＡＮＤ）ゲートを示す。この論理ゲートは、パストランジスタネットワークとして、２つのｎＭＯＳトランジスタＭ１、Ｍ２でＡＮＤ論理を構成し、２つのｎＭＯＳトランジスタＭ３、Ｍ４でＮＡＮＤ論理を構成している。また、パストランジスタネットワークの出力ノードＮ１、Ｎ２に現れる信号Ｙ、／ＹをｐＭＯＳトランジスタＭ５、Ｍ７、ｎＭＯＳトランジスタＭ６、Ｍ８で構成されたバッファ回路で増幅する。また、出力ノードＮ１、Ｎ２のハイレベルを保持するため２つのｐＭＯＳトランジスタＭ９、Ｍ１０からなるハイレベル保持回路が設けられている。
【０００７】
すなわち、ｎＭＯＳトランジスタＭ１のソースはノードＮ１に接続され、ドレインには信号ＸＡが入力し、ゲートには信号ＸＢが入力し、ｎＭＯＳトランジスタＭ２のソースはノードＮ２に接続され、ドレインには信号ＸＢが入力し、ゲートには信号ＸＢの相補信号／ＸＢが入力している。いま、入出力信号が接地電位Ｖｓｓのとき論理０、電源電圧Ｖｃｃのとき論理１と定義する。入力信号ＸＢが論理１のとき、ｎＭＯＳトランジスタＭ１は導通、ｎＭＯＳトランジスタＭ２は非導通である。その結果、出力ノードＮ１は信号ＸＡと同じ論理になり、ＸＡが論理０の時は論理０に、ＸＡが論理１の時は論理１になる。一方、入力信号ＸＢが論理０のとき、ｎＭＯＳトランジスタＭ１は非導通、ｎＭＯＳトランジスタＭ２は導通である。その結果、出力ノードＮ１は信号ＸＢと同じ論理０になる。
【０００８】
また、ｎＭＯＳトランジスタＭ３のソースはノード２に接続され、ドレインには信号／ＸＢが入力し、ゲートには信号／ＸＢが入力し、ｎＭＯＳトランジスタＭ４のソースはノードＮ２に接続され、ドレインには信号ＸＡの相補信号／ＸＡが入力し、ゲートには信号ＸＢが入力している。入力信号ＸＢが論理１のとき、ｎＭＯＳトランジスタＭ３は非導通、ｎＭＯＳトランジスタＭ４は導通である。その結果、出力ノードＮ２は信号ＸＡと反対の論理になり、ＸＡが論理０の時は論理１に、ＸＡが論理１の時は論理０になる。一方、入力信号ＸＢが論理０のとき、ｎＭＯＳトランジスタＭ３は導通、ｎＭＯＳトランジスタＭ４は非導通である。その結果、出力ノードＮ１は信号ＸＢと反対の論理１になる。
【０００９】
ところで、信号Ｙ、／Ｙは入力信号がｎＭＯＳトランジスタＭ１〜Ｍ４を通ったものであるため、トランジスタの抵抗により駆動能力が低下している。また、ｎＭＯＳトランジスタＭ１〜Ｍ４のしきい値電圧をＶｔとすると、これらトランジスタからの論理１出力は電源電圧よりＶｔだけ低くなっている。従って、信号Ｙ、／Ｙで次段のパストランジスタネットワークを駆動すると、その出力信号の駆動能力が更に小さくなり速度の低下や誤動作を招く。そこで、信号ＹはｐＭＯＳトランジスタＭ５とｎＭＯＳトランジスタＭ６で構成されたＣＭＯＳインバータで反転増幅し、信号／ＹはｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８で構成されたＣＭＯＳインバータで反転増幅する。その結果、出力ＯＵＴには駆動能力のあるＡＮＤ出力が、出力／ＯＵＴには駆動能力のあるＮＡＮＤ出力が得られる。
【００１０】
しかしながら、ノードＮ１、Ｎ２の論理１出力は電源電圧よりＶｔだけ低くなるため、この出力がゲートに入力するｎＭＯＳトランジスタＭ６又はＭ７の駆動能力が低下したり、この出力がゲートに入力するｐＭＯＳトランジスタＭ５又はＭ７のカットオフ特性が悪くなる。その結果、駆動能力が思うように得られなかったり、貫通電流による消費電力の増加を招く。そこで、ソースが電源電圧Ｖｃｃに接続され、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続されたｐＭＯＳトランジスタＭ９と、ソースがＶｃｃに接続され、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続されたｐＭＯＳトランジスタＭ１０で構成されたハイレベル保持回路により、ノードＮ１、Ｎ２の論理１側の電位をＶｃｃに保持する。
【００１１】
以上のように、従来のパストランジスタ論理で構成されたゲート回路では、駆動能力のある２入力のＡＮＤ／ＮＡＮＤゲートを構成するために、４つのｎＭＯＳトランジスタと、２つのＣＭＯＳインバータからなるバッファ回路と、２つのｐＭＯＳトランジスタからなるハイレベル保持回路とから構成されている。そのため、、配線容量を無視すると、ノードＮ１の負荷容量は、ｎＭＯＳトランジスタＭ６のゲート容量、ｐＭＯＳトランジスタＭ５のゲート容量、ｐＭＯＳトランジスタＭ９のドレイン接合容量、ｐＭＯＳトランジスタＭ１０のゲート容量の和となり、ノードＮ２の負荷容量は、ｎＭＯＳトランジスタＭ８のゲート容量、ｐＭＯＳトランジスタＭ７のゲート容量、ｐＭＯＳトランジスタＭ１０のドレイン接合容量、ｐＭＯＳトランジスタＭ９のゲート容量の和となり、ノードＮ１、Ｎ２は大きな容量を駆動する必要がある。その結果、パストランジスタネットワークを構成するｎＭＯＳトランジスタＭ１〜Ｍ４、及びハイレベル保持回路を構成するｐＭＯＳトランジスタＭ９、Ｍ１０のゲート幅を大きくする必要がある。
【００１２】
ところで、素子の信頼性を確保し低消費電力化のため電源電圧Ｖｃｃを下げたときでも論理ゲートが動作するためには、ＭＯＳトランジスタのしきい値電圧を下げる必要がある。しきい値電圧が高いと、ＭＯＳトランジスタの駆動能力が小さくなり動作速度が低下したり、電源電圧がしきい値電圧より小さくなるとＭＯＳトランジスタが動作しなくなるからである。しかしながら、しきい値電圧を下げると、非導通トランジスタのカットオフ特性が悪くなる。具体的には、論理０がゲートに入力されたトランジスタが非導通にならず、回路が誤動作する可能性がある。また、リーク電流が増加するため消費電力が増加してしまう。
【００１３】
そこで、最近、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳトランジスタのボデイ領域をゲート電極と接続し、ＭＯＳトランジスタが導通時ににしきい値電圧を低くし、非導通時にしきい値電圧を高くする構成が発明されている。図２３にこのような構成のｎＭＯＳトランジスタＭ１を示す。
【００１４】
図２４はこのｎＭＯＳトランジスタＭ１のゲート・ソース間電圧Ｖ_ＧＳに対して、ボディ・ソース間電圧Ｖ_ＢＳ、しきい値電圧Ｖ_ＴＮ、ボディ・ソース間電流Ｉ_ＢＳをブロットしたものである。ゲートとボディは接続されているため、Ｖ_ＢＳ＝Ｖ_ＧＳである。Ｖ_ＧＳが増加すると、ボディの電位が高くなるため、Ｖ_ＴＮは減少する。ｎＭＯＳトランジスタにおいては、ボディはｐ型半導体、ソースはｎ型半導体であるため、ボディとソースとでｐｎ接合が形成されている。Ｖ_ＧＳがこのｐｎ接合の順方向電圧Ｖ_Ｆ（約０．７Ｖ）を超えると、順方向電流Ｉ_ＢＳが流れる。従って、このような構成のＭＯＳトランジスタを用いた半導体集積回路をＶ_Ｆより大きい電源電圧で動作させた楊合、Ｖ_ＧＳがＶ_Ｆ以上になると、ソースにはドレインからの電流の他、ボディからの電流Ｉ_ＢＳが流れる。また、Ｖ_Ｆより小さい電源電圧で動作させた場合でも、回路で発生するノイズあるいは外部から受けるノイズ等によりＶ_ＧＳがＶ_Ｆ以上になることがある。Ｉ_ＢＳが流れると、消費電流が噌加するため、低消費電力化の妨げとなる。また、回路動作に不必要な電流が流れることで、回路の誤動作やノイズの原因となり、回路の信頼性が低下する。
【００１５】
また、ボデイ・ソース間がＶ_Ｆを超えるぐらいに順バイアスされると、ドレイン、ボディ、ソースをそれぞエミッタ、ベース、コレクタとする寄生のバイボーラトランジスタが動作することになる。ドレイン電圧が高いと、ｎＭＯＳトランジスタの場合、エミッタであるソースからボデイに注入される電子によって、ドレイン近傍におけるインパクトイオン化が加速されるため、耐圧が低下する。
【００１６】
【発明が解決しようとする課題】
上記のように、従来のＭＯＳトランジスタを用いて構成した論理回路では、下記のような問題がある。
（１）従来のパストランジスタ論理回路においては、バッファ回路としてＣＭＯＳインバータを用いていたため、パストランジスタネットワークの出力負荷が大きくなり、パストランジスタネットワークを構成するトランジスタとハイレベル保持回路を構成するトランジスタのゲート幅を大きくする必要があった。その結果、素子面積の増大に伴うチップコストの上昇、容量の増加に伴う消費電力の増加という問題がある。
（２）ゲートとボディが接続されたｎＭＯＳトランジスタにおいては、ゲート・ソース間電圧がボディとソースからなるｐｎ接合の順方向電圧Ｖ_Ｆを超えると、ボディ・ソース間に大きな電流が流れ、消費電力が増加してしまうという問題がある。また、ゲートとボディが接続されたｐＭＯＳトランジスタにおいては、ゲート・ソース間が−Ｖ_Ｆより小さくなると、ボディ・ソース間に大きな電流が流れ、消費電力が増加してしまう問題がある。更にこの時、ソース、ボディ、ドレインからなるバイポーラトランジスタが動作するため、ドレイン近傍におけるインパクトイオン化が加速され、耐圧が低下するという問題がある。これは特にｎＭＯＳトランジスタにおいて顕著である。
【００１７】
本発明の目的は、新規及び改良された半導体集積回路装置を提供することであって、具体的には下記を目的とする。
（１）しきい値電圧を下げなくても十分な動作マージンを持って低電圧化でき、駆動能力を低下させることなくパストランジスタネットワークの出力負荷を小さくできる半導体集積回路装置。
（２）ｎＭＯＳトランジスタにおいては、ゲート・ソース間電圧がＶ_Ｆを超えたとき、ｐＭＯＳトランジスタにおいては、ゲート・ソース間電圧が−Ｖ_Ｆより小さくなったとき、ボディ・ソース間の電流が流れないような半導体集積回路装置。
【００１８】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じた。
本発明の一局面の骨子は、ＭＯＳトランジスタをＳＯＩ基板等の上に形成し、論理回路をパストランジスタネットワークと２線入力のバッファ回路とで構成し、パストランジスタネットワークを構成するＭＯＳトランジスタのゲートとボディとの間にボディ電位がｐｎ接合の順方向電圧より小さい所定電位を超えないようにするリミッタ素子を設け、バッファ回路を構成する第１導電型のＭＯＳトランジスタのゲートにパストランジスタネットワークの出力信号が入力し、そのゲートとボディとの間にボディ電圧がｐｎ接合の順方向より小さい所定電位を超えないようにするリミッタ素子を設け、バッファ回路を構成する２つの第２導電型のＭＯＳトランジスタの各々のゲートがバッファ回路の２線出力に交差接続され、その各々のボディとバッファ回路の入力信号との間にボディ電位がｐｎ接合の順方向電圧より小さい所定電位を超えないようにするリミッタ素子を設けていることにある。
【００１９】
具体的には、本発明の一局面は、ゲートに第１の信号が入力され、ドレインに第２の信号が入力されるＭＯＳトランジスタを少なくとも１つ含み、第３の信号とその相補信号である第４の信号を出力する２ｎ入力（ｎは自然数）のパストランジスタネットワークと、前記第３の信号が入力し、第５の信号を出力する第１のリミッタ素子と、ソースが電源に接続され、ゲートが第１の出力ノードに接続され、ドレインが第２の出力ノードに接続され、前記半導体基板の基板領域に前記第５の信号が入力される第１のｐＭＯＳトランジスタと、前記第４の信号が入力し、第６の信号を出力する第２のリミッタ素子と、ソースが前記電源端に接続され、ゲートが第２の出力ノードに接続され、ドレインが第１の出力ノードに接続され、前記半導体基板の基板領域に前記第６の信号が入力される第２のｐＭＯＳトランジスタと、前記第３の信号が入力し、第７の信号を出力する第３のリミッタ素子と、ソースが接地端に接続され、ドレインが第２の出力ノードに接続され、ゲートに前記第３の信号が入力し、前記半導体基板の基板領域に前記第７の信号が入力される第１のｎＭＯＳトランジスタと、前記第４の信号が入力し、第８の信号を出力する第４のリミッタ素子と、ソースが接地端に接続され、ドレインが第１の出力ノードに接続され、ゲートに前記第４の信号が入力し、前記半導体基板の基板領域に前記第８の信号が入力される第２のｎＭＯＳトランジスタとを具備する半導体集積回路装置に適用される。
また、本発明の他の局面は、ゲートに第１の信号が入力され、ドレインに第２の信号が入力されるＭＯＳトランジスタを少なくとも１つ含み、第３の信号とその相補信号である第４の信号を出力する２ｎ入力（ｎは自然数）のパストランジスタネットワークと、前記第３の信号が入力し、第５の信号を出力する第１のリミッタ素子と、ソースが電源に接続され、ゲートが第１の出力ノードに接続され、ドレインが第２の出力ノードに接続され、前記半導体基板の基板領域に前記第５の信号が入力される第１のｎＭＯＳトランジスタと、前記第４の信号が入力し、第６の信号を出力する第２のリミッタ素子と、ソースが前記電源端に接続され、ゲートが第２の出力ノードに接続され、ドレインが第１の出力ノードに接続され、前記半導体基板の基板領域に前記第６の信号が入力される第２のｎＭＯＳトランジスタと、前記第３の信号が入力し、第７の信号を出力する第３のリミッタ素子と、ソースが接地端に接続され、ドレインが第２の出力ノードに接続され、ゲートに前記第３の信号が入力し、前記半導体基板の基板領域に前記第７の信号が入力される第１のｐＭＯＳトランジスタと、前記第４の信号が入力し、第８の信号を出力する第４のリミッタ素子と、ソースが接地端に接続され、ドレインが第１の出力ノードに接続され、ゲートに前記第４の信号が入力し、前記半導体基板の基板領域に前記第８の信号が入力される第２のｐＭＯＳトランジスタとを具備する半導体集積回路装置に適用される。
【００２１】
上記の各局面において、各リミッタ素子の電圧関係は以下のようになっている。
（１）第１及び第２のリミッタ素子が、入力電圧に対し出力電圧が前記接地端の電位以上前記電源端の電位以下の第１の所定電圧に設定されるダイオードであること。
（２）第１及び第２のリミッタ素子が、入力電圧がソースに入力され、ドレインから出力電圧が出力されるｐＭＯＳトランジスタであって、ゲートにはソースと前記半導体基板の基板領域の間の第１のビルトイン電圧をしきい値電圧に加えた電圧より低い電圧が印加されていること。
（３）第３及び第４のリミッタ素子が、入力電圧に対し、出力電圧が前記接地端の電位以上前記電源端の電位以下の第２の所定電位に設定されるダイオードであること。
（４）第３及び第４のリミッタ素子が、入力電圧がソースに入力され、ドレインから出力電圧が出力されるｎＭＯＳトランジスタであって、ゲートにはソースと前記半導体基板の基板領域の間の第２のビルトイン電圧をしきい値電圧に加えた電圧より高い電圧が印加されていること。
【００２２】
本発明の一局面によれば、ＭＯＳトランジスタをＳＯＩ基板等の上に形成することにより、トランジスタのボディ領域がトランジスタ毎に分離される。また、パストランジスタネットワークを構成するＭＯＳトランジスタのボディ電位がｐｎ接合に順方向電圧を超えない信号で制御される。また、バッファ回路を構成するＭＯＳトランジスタボディ電位がｐｎ接合の順方向電圧を超えない信号で制御される。
【００２３】
すなわち、本発明の一局面によれば、Ｖ_Fより大きい電源電圧で動作させても消費電力の増加がなく回路の動作やノイズを防ぐことができる。また、ソース、ボディ、ドレインからなるバイポーラトランジスタが動作しないため、ドレイン近傍におけるインパクトイオン化が抑えられ、耐圧の低下を抑制することができる。また、バッファ回路の入力容量を小さくできるため、パストランジスタのネットワークの負荷容量が小さくなる、その結果、パストランジスタ論理回路を構成するトランジスタのゲート幅を小さくすることができ、素子面積を小さくできる。
【００２９】
【発明の実施の形態】
図面を参照して本発明の実施の形態を説明する。
図１は、第１の実施形態に係わるパストランジスタネットワークとバッファ回路の変形例を示す図である。図１の回路は、２ｎ個の相補信号ＩＮ１、／ＩＮ１、…、ＩＮｎ、／ＩＮｎが入力し、２つの相補信号Ｙ、／Ｙが出力されるパストランジスタネットワーク１と、パストランジスタネットワークから出力される相補信号Ｙ、／ＹがＶｃｃ−Ｖ_Ｆより小さくならないような信号を出力するリミッタ素子２１、２２と、パストランジスタネットワークから出力される相補信号Ｙ、／ＹがＶ_Ｆより大きくならないような信号を出力するリミッタ素子３１、３２を具備する。
【００３０】
また、ソースが電源電圧Ｖｃｃに接続され、ゲート出力端子ＯＵＴに接続され、ドレインが出力端子／ＯＵＴに接続され、ボディがリミッタ素子２１の出力に接続されたＳＯＩ基板上に形成されたｐＭＯＳトランジスタＭ１１と、ソースがＶｃｃに接続され、ゲートが／ＯＵＴに接続され、ドレインがＯＵＴに接続され、ボディがリミッタ素子２２の出力に接続されたＳＯＩ基板上に形成されたｐＭＯＳトランジスタＭ１２と、ソースが接地電位Ｖｓｓに接続され、ゲートがＹに接続され、ドレインが／ＯＵＴに接続され、ボディがリミッタ素子３１の出力に接続されたＳＯＩ基板上に形成されたｎＭＯＳトランジスタＭ１３と、ソースがＶｓｓに接続され、ゲートが／Ｙに接続され、ドレインがＯＵＴに接続され、ボディがリミッタ素子３２の出力に接続されたＳＯＩ基板上に形成されたｎＭＯＳトランジスタＭ１４とによりバッファ回路を構成する。すなわち、ＭＯＳトランジスタＭ１１〜Ｍ１４で構成される回路は、パストランジスタネットワーク１の相補出力信号Ｙ、／Ｙが入力し、相補信号ＯＵＴ、／ＯＵＴを出力する２線入力バッファ回路である。
【００３１】
図２は、２入力論理積（ＡＮＤ）の変形例である。すなわち、ｎＭＯＳトランジスタＭ１５のドレインには信号ＸＡが入力され、ゲートには信号ＸＢが入力され、ボディにはリミッタ素子４１を介して信号ＸＢが入力され、ソースは出力Ｙに接続されている。また、ｎＭＯＳトランジスタＭ１６のドレインには信号ＸＢが入力され、ゲートには信号ＸＢの相補信号／ＸＢが入力され、ボディにはリミッタ素子４２を介して信号／ＸＢが入力され、ソースは出力Ｙに接続されている。入力信号ＸＢが論理１の時、ｎＭＯＳトランジスタＭ１５は導通、ｎＭＯＳトランジスタＭ１６は非導通である。その結果、出力Ｙは信号ＸＡと同じ論理になり、ＸＡが論理０の時は論理０に、ＸＡが論理１の時は論理１になる。この時、ＭＯＳトランジスタＭ１５のボディには、信号ＸＢと同じ論理１の信号が入力されるため、ＭＯＳトランジスタＭ１５のしきい値電圧が低下する。この時のしきい値電圧を０Ｖとすると、論理１の出力時のしきい値落ちはない。一方、入力信号ＸＢが論理０の時、ｎＭＯＳトランジスタＭ１５は非導通、ｎＭＯＳトランジスタＭ１６は導通である。その結果、出力ノードＮ１は信号ＸＢと同じ論理になる。すなわち、このＡＮＤ回路においては、入力信号ＸＡ、ＸＢともに論理１の時、出力Ｙはしきい値落ちのない論理１が出力され、それ以外の組合せでは論理０が出力される。
【００３２】
図３は、２入力否定論理積（ＮＡＮＤ）の変形例である。すなわち、ｎＭＯＳトランジスタＭ１７のドレインには、信号／ＸＡが入力され、ゲートには信号ＸＢが入力され、ボディにはリミッタ素子４３を介して信号ＸＢが入力され、ソースは出力／Ｙに接続されている。また、ｎＭＯＳトランジスタＭ１８もドレインには信号／ＸＢが入力され、ゲートには信号／ＸＢが入力され、ボディにはリミッタ素子４４を介して信号／ＸＢが入力され、ソースは出力／Ｙに接続されている。この場合も上記と同様に考えると、入力信号ＸＡ、ＸＢが共に論理１の時、出力Ｙは論理０が出力され、それ以外の組合せではしきい値落ちのない論理１が出力される。
【００３３】
上記変形例において、パストランジスタネットワーク１としてｎＭＯＳトランジスタだけで構成された２入力ＡＮＤ／ＮＡＮＤゲートについての実施形態を示したが、これをＯＲ／ＮＯＲゲート、ＥＸＯＲ／ＥＸＮＯＲゲートについても同様に構成するができる。また、ｎ入力（ｎは３以上の自然数）に拡張することも可能である。
【００３４】
図４は、２入力ＥＸＯＲの変形例である。すなわち、ｐＭＯＳトランジスタＭ１９のソースには信号ＸＡが入力され、ゲートには信号ＸＢが入力され、ボディにはリミッタ素子４５を介して信号ＸＢが入力され、ドレインは出力Ｙに接続され、ｎＭＯＳトランジスタＭ２０のドレインには信号／ＸＢが入力され、ゲートには信号ぁが入力され、ボディにはリミッタ素子４６を介して信号ＸＡが入力され、ソースは出力Ｙに接続され、ｐＭＯＳトランジスタＭ２１のソースには信号／ＸＡが入力され、ゲートには信号／ＸＢが入力され、ボディにはリミッタ素子４７を介して信号／ＸＢが入力され、ドレインは出力Ｙに接続され、ｎＭＯＳトランジスタＭ２２のドレインには信号ＸＢが入力され、ゲートには／ＸＡが入力され、ボディにはリミッタ素子４８を介して信号／ＸＡが入力され、ソースは出力Ｙに接続されている。この場合も、図２及び図３の場合と同様に考えると、入力信号ＸＡ、ＸＢが共に論理０又は論理１の時、出力Ｙは論理０が出力され、それ以外の組合せでは論理１が出力される。
【００３５】
図５は、２入力ＥＸＮＯＲの変形例である。すなわち、ｐＭＯＳトランジスタＭ２３のソースには信号／ＸＢが入力され、ゲートには信号ＸＡが入力され、ボディにはリミッタ素子４９を介して信号ＸＡが入力され、ドレインは出力／Ｙに接続され、ｎＭＯＳトランジスタＭ２４のドレインには信号ＸＡが入力し、ゲートには信号ＸＢが入力し、ボディにはリミッタ５０を介して信号ＸＢが入力され、ソースは出力／Ｙに接続され、ｐＭＯＳトランジスタＭ２５のソースには信号ＸＢが入力し、ゲートには信号／ＸＡが入力し、ボディにはリミッタ素子５１を介して信号／ＸＡが入力し、ゲートには信号／ＸＢが入力し、ボディにはリミッタ素子５２を介して信号／ＸＢが入力され、ソースは出力／Ｙに接続されている。この場合も上記と同様に考えると、入力信号ＸＡ、ＸＢが共に論理０又は論理１の時、出力Ｙは論理１が出力され、それ以外の組合せでは論理０が出力される。
【００３６】
上記実施形態においては、パストランジスタネットワーク１として、ｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成された２入力ＥＸＯＲ／ＥＸＮＯＲゲートについての実施形態を示したが、これをＡＮＤ／ＮＡＮＤゲート、ＯＲ／ＮＯＲゲートについても同様に構成するができる。また、ｎ入力（ｎは３以上の自然数）に拡張することも容易である。また、２入力ＥＸＯＲゲートとキャリー発生回路を組み合わせた半加算器、３入力ＥＸＯＲゲートとキャリー発生回路を組み合わせた全加算器を含め、これらを組み合わせた様々な論理回路を構成するができる。
【００３７】
図６（ａ）〜図６（ｄ）にリミッタ素子２１、２２の例を、図７（ａ）〜図７（ｆ）にその断面図を示す。図６（ａ）はＭＯＳトランジスタＭ１１、Ｍ１２のボディ・ソース間のｐｎ接合順方向電圧Ｖ_Ｆより小さい順方向電圧Ｖｌｉｍを持つダイオードである。具体的には、Ｍ１１、Ｍ１２のボディ及びソースの不純物濃度より低い不純物濃度で作られるｐｎ接合ダイオード（図７（ａ））、金属と半導体で作られるショットキー障壁ダイオードなど（図７（ｂ））である。リミッタ素子２１の場合、パストランジスタネットワーク１の出力信号Ｙにダイオードの入力が接続され、ＭＯＳトランジスタＭ１１のボディにダイオードの出力が接続される。また、リミッタ素子２２の場合、パストランジスタネットワーク１の出力信号／Ｙにダイオードの入力が接続され、ＭＯＳトランジスタＭ１２のボディにダイオードの出力が接続される。図６（ｂ）は、しきい値電圧がＶ_Ｆより小さいｎＭＯＳトランジスタＭ２６のゲートとゲートとドレインを接続した例、図７（ｄ）はその断面図である。また、図６（ｃ）はしきい値電圧の絶対値がＶ_Ｆより小さいｐＭＯＳトランジスタＭ２７のゲートとドレインを接続した例である。図６（ｄ）はソースを入力とし、ドレインを出力とし、ゲートにＶ_ＴＰ＋Ｖ_Ｆより低い電圧が与えられたｐＭＯＳトランジスタＭ２８を用いた例、図７（ｆ）はその断面図である。ここで、Ｖ_ＴＰはＭＯＳトランジスタＭ２８のしきい値電圧である。なお、図７（ｄ）〜図７（ｆ）のボディはフローティングでも良いし、ゲートと接続しても良い。
【００３８】
図８（ａ）及び図８（ｂ）はリミッタ素子２１をｐＭＯＳトランジスタＭ１１のボディに接続した場合の出力Ｙの電圧に対して、ボディ・ソース間電圧Ｖ_ＢＳ、しきい値電圧ＶＴ、ボディ・ソース間電流Ｉ_ＢＳをプロットしたものである。
【００３９】
図８（ａ）はリミッタ素子としてダイオードＤ１を用い、電源電圧Ｖｃｃ＝１Ｖ、リミッタ電圧Ｖｌｉｍ＝０．５Ｖの場合である。ダイオードの出力電圧は入力電圧よりＶｌｉｍだけ高くなるため、Ｖ_Ｂは出力Ｙの電圧より常に０．５Ｖ低くなる。出力Ｙの電圧が増加すると、ボディの電位が高くなるため、Ｖは減少する。しかしながら、Ｖ_ＢはＶ_Ｆを超えないため、順方向電流Ｉ_ＢＳはほとんど流れない。
【００４０】
ダイオードＤ１の代わりにＭＯＳトランジスタＭ２６又はＭ２７を用いた場合も全く同様である。また、リミッタ素子２２とｐＭＯＳトランジスタＭ１２の動作に関しても全く同様である。
【００４１】
図８（ｂ）は、リミッタ素子として、ＭＯＳトランジスタＭ２８を用い、電源電圧Ｖｃｃ＝１Ｖ、ゲート電圧Ｖ_Ｇ＝１Ｖ、Ｖ_Ｆ＝０．７Ｖ、ＭＯＳトランジスタＭ２８のしきい値電圧Ｖ_ＴＰ＝０．５Ｖの場合である。入力電圧が１Ｖの場合、Ｍ２８は導通するため、出力は１Ｖとなる。入力電圧が１Ｖより下がると、出力も下がるが、入力電圧が０．５Ｖより下がるとＭ２８は非導通となるため、出力は０．５Ｖとなる。従って、出力Ｙの電圧が０Ｖから０．５Ｖまでは、Ｖ_ＢＳ＝−０．５Ｖ、出力Ｙの電圧が０．５Ｖを超えるとＶ_ＢＳは増加し、ＶＴは減少する。しかしながら、Ｖ_ＢＳはＶ_Ｆを超えないため、順方向電流Ｉ_ＢＳはほとんど流れない。また、リミッタ素子２２とｐＭＯＳトランジスタＭ１２、リミッタ素子４５とｐＭＯＳトランジスタＭ１９、リミッタ素子４７とｐＭＯＳトランジスタＭ１２、リミッタ素子４９とｐＭＯＳトランジスタＭ２３、リミッタ素子５１とｐＭＯＳトランジスタＭ２５の各動作に関しても全く同様である。
【００４２】
図９（ａ）〜図９（ｄ）にリミッタ素子３１、３２の例、図１０（ａ）〜図１０（ｆ）のその断面図を示す。図９（ａ）、図１０（ａ）〜図１０（ｃ）はダイオードＤ２、図９（ｂ）、図１０（ｄ）はｎＭＯＳトランジスタＭ２６、図９（ｃ）、図１０（ｅ）はｐＭＯＳトランジスタＭ２７を用いたものであり、図６（ａ）〜図６（ｄ）との違いは、入力と出力が入れ替わっている点である。図９（ｄ）は、ソースを入力とし、ドレインを出力とし、ゲートにＶ_ＴＮ＋Ｖ_Ｆより高い電圧が与えられたｎＭＯＳトランジスタＭ３１用いた例、図１０（ｆ）はその断面図である。ここで、Ｖ_ＴＮはＭＯＳトランジスタＭ３１のしきい値電圧である。なお、図１０（ｄ）〜図１０（ｆ）のボディはフローティングでも良いし、ゲートに接続しても良い。
【００４３】
図１１（ａ）及び図１１（ｂ）は、リミッタ素子３１をｎＭＯＳトランジスタＭ１３のゲートとボディの間に接続した場合のゲート・ソース間電圧Ｖ_ＧＳに対して、ボディ・ソース間電圧Ｖ_ＢＳ、しきい値電圧ＶＴ、ボディ・ソース間電流Ｉ_ＢＳをプロットしたものである。図１１（ａ）はリミッタ素子としてダイオードＤ２を用い、電源電圧Ｖｃｃ＝１Ｖ、リミッタ電圧Ｖｌｉｍ＝０．５Ｖの場合である。ダイオードの出力電圧は入力電圧よりＶｌｉｍだけ低くなるため、Ｖ_ＢＳはＶ_ＧＳより常に０．５Ｖ低くなる。Ｖ_ＧＳが増加すると、ボディの電位が高くなるため、ＶＴは減少する。しかしながら、Ｖ_ＢＳはＶ_Ｆを超えないため、順方向電流Ｉ_ＢＳはほとんど流れない。ダイオードＤ２の代わりにＭＯＳトランジスタＭ３１を用い、電源電圧Ｖｃｃ＝１Ｖ、ゲート電圧Ｖ_Ｇ＝０Ｖ、Ｖ_Ｆ＝０．７Ｖ、ＭＯＳトランジスタＭ３１のしきい値電圧Ｖ_ＴＮ＝−０．５Ｖの場合である。入力電圧が０Ｖの場合、Ｍ３１は非導通になるため、出力は０Ｖとなる。入力電圧が０Ｖより高くなると出力も上昇するが、入力電圧が０．５Ｖより高くなるとＭ３１は非導通になるため、出力は０．５Ｖとなる。従って、Ｖ_ＧＳが０から０．５Ｖまでは、Ｖ_ＢＳは増加し、ＶＴは減少する。また、Ｖ_ＧＳが０．５Ｖを超えると、Ｖ_ＢＳ＝０．５Ｖとなり、Ｖ_ＢＳはＶ_Ｆを超えないため、順方向電流Ｉ_ＢＳはほとんど流れない。また、リミッタ素子３２とｎＭＯＳトランジスタＭ１４、リミッタ素子４１とｎＭＯＳトランジスタＭ１５、リミッタ素子４２とｎＭＯＳトランジスタＭ１６、リミッタ素子４３とｎＭＯＳトランジスタＭ１７、リミッタ素子４４とｎＭＯＳトランジスタＭ１８、リミッタ素子４６とｎＭＯＳトランジスタＭ２０、リミッタ素子４８とｎＭＯＳトランジスタＭ２２、リミッタ素子５０とｎＭＯＳトランジスタＭ２４、リミッタ素子５２とｎＭＯＳトランジスタＭ２６の各動作に関しても全く同様である。図１のバッファ回路の入力容量は、ｎＭＯＳトランジスタＭ１３又はＭ１４のゲート容量とリミッタ素子の入力容量である。ＳＯＩ基板上に形成されたＭＯＳトランジスタは、ソースドレイン接合容量がほとんどないため、特にリミッタ素子として、図６（ｂ）、図６（ｄ）、図９（ｃ）、図９（ｄ）を用いた場合、リミッタ素子の入力容量はほぼ０になる。従って、このバッファ回路の入力容量はｎＭＯＳトランジスタＭ１３又はＭ１４のゲート容量だけになる。このようにパストランジスタネットワーク１の出力負荷容量は、従来のＣＭＯＳインバータで構成されたバッファ回路に比べて小さくなる。
【００４４】
図１２は、更に他のパストランジスタ論理回路であり、図１と同じ符号を付したものは説明を省略する。ＳＯＩ基板上に形成されたｐＭＯＳトランジスタＭ３２はソースが電源電圧Ｖｃｃに接続され、ゲートがＹに接続され、ドレインが出力端子／ＯＵＴに接続され、ボディがリミッタ素子２１の出力に接続され、ＳＯＩ基板上に形成されたｐＭＯＳトランジスタＭ３３はソースがＶｃｃに接続され、ゲートが／Ｙに接続され、ドレインがＯＵＴに接続され、ボディがリミッタ素子２２の出力に接続され、ＳＯＩ基板上に形成されたｎＭＯＳトランジスタＭ３４はソースが接地電位Ｖｓｓに接続され、ゲートがＯＵＴに接続され、ボディがリミッタ素子３１の出力に接続され、ＳＯＩ基板上に形成されたｎＭＯＳトランジスタＭ１４はソースがＶｓｓに接続され、ゲートが／ＯＵＴに接続され、ドレインがＯＵＴに接続され、ボディがリミッタ素子３２の出力に接続されている。すなわち、ＭＯＳトランジスタＭ３２〜Ｍ３５で構成される回路は、パストランジスタネットワーク１の相補出力信号Ｙ、／Ｙが入力し、相補信号ＯＵＴ、／ＯＵＴを出力する２線入力バッファ回路である。
【００４５】
図１のパストランジスタ論理回路はパストランジスタネットワーク１の出力をｎＭＯＳトランジスタだけで受け、そのハイレベル出力をｐＭＯＳトランジスタで構成された回路で保持するものである。これに対して、図１２のパストランジスタ論理回路はパストランジスタネットワーク１の出力をｐＭＯＳトランジスタだけで受け、そのロウレベルをｎＭＯＳトランジスタで構成された回路で保持する。
【００４６】
図１３は本発明の更に他のパストランジスタ論理回路である。図１３が図１と異なるのは、ハイレベル保持回路を構成するｐＭＯＳトランジスタＭ３６、Ｍ３７リミッタ素子２３、２４が加えられていることである。すなわち、ｐＭＯＳトランジスタＭ３６のソースが電源電圧Ｖｃｃに接続され、ゲートが／Ｙに接続され、ドレインがＹに接続され、リミッタ素子２３がゲートとボディの間に接続され、ｐＭＯＳトランジスタＭ３７のソースがＶｃｃに接続され、ゲートがＹに接続され、ドレインが／Ｙに接続され、リミッタ素子２４がゲートとボディの間に接続されている。この場合、パストランジスタネットワーク１を構成するＭＯＳトランジスタのしきい値電圧が高くなり、論理１出力がしきい値落ちしてもハイレベルを保持でき、駆動能力の低下を防ぐことができる。
【００４７】
図１４は、本発明の他のパストランジスタ論理回路である。図１４が図１３と異なるのは、ｐＭＯＳトランジスタＭ３６、Ｍ３７のゲート及びリミッタ素子２３、２４の入力がバッファ回路の出力に接続されていることである。すなわち、ｐＭＯＳトランジスタＭ３６のソースが電源電圧Ｖｃｃに接続され、ゲートが／ＯＵＴに接続され、ドレインがＹに接続され、リミッタ素子２３がゲートとボディの間に接続され、ｐＭＯＳトランジスタＭ３７のソースがＶｃｃに接続され、ゲートがＯＵＴに接続され、ドレインが／Ｙに接続され、出力がしきい値落ちしてもハイレベルを保持でき、駆動能力の低下を防ぐことができる。
【００４８】
図１５は本発明の更に他のパストランジスタ論理回路である。図１３と異なるのは、ハイレベル保持回路を構成するｐＭＯＳトランジスタＭ３６、Ｍ３７のボディがリミッタ素子２１、２２の出力に接続されていることである。すなわち、ｐＭＯＳトランジスタＭ３６のソースが電源電圧Ｖｃｃに接続され、ゲートが／Ｙに接続され、ドレインがＹに接続され、ボディがリミッタ素子２１の出力に接続され、ｐＭＯＳトランジスタＭ３７のソースがＶｃｃに接続され、ゲートがＹに接続され、ドレインが／Ｙに接続され、ボディがリミッタ素子２２の出力に接続されている。この場合も、論理１出力がしきい値落ちしてもハイレベルを保持でき、駆動能力の低下を防ぐことができる。
【００４９】
本実施形態では、図１３に対して、リミッタ素子２１をｐＭＯＳトランジスタＭ３２、Ｍ３６でリミッタ素子２２をｐＭＯＳトランジスタＭ３３、Ｍ３７でそれぞれ共有したが、図１４に対しても同様にリミッタ素子を共有できる。また、図１２に対して電圧保持回路を付加しても良い。
【００５０】
図１６は本発明の第２の実施形態に係わるｎＭＯＳトランジスタである。図１６には、ＳＯＩ基板上に形成されたｎＭＯＳトランジスタＭ１と、Ｍ１のゲートとボデイの間の接続されたキャパシタＣ１と、Ｍ１のボディ電位を所定電圧Ｖｌｉｍ以下に保つためのリッミタ回路１とが示されている。
【００５１】
図１７に図１６のリミッタ回路１として、ｐＭＯＳトランジスタを用いた例を示す。Ｍ２はＭ１のボディをソースとし、ＳＯＩ基板をゲートとし、ドレインに電圧Ｖ_ＮＮが与えられたｐＭＯＳトランジスタである。ゲートには基板電位Ｖ_ＳＵＢ（≧Ｖ_ＮＮ）が与えられている。このリミッタ回路のリミット電圧Ｖｌｉｍ＝Ｖ_ＳＵＢ＋Ｖ_ＴＬとなる。ここで、Ｖ_ＴＬはＭ２のしきい値電圧の絶対値である。
【００５２】
図１８（ａ）及び図１８（ｂ）は、図１６に示すようなキャパシタとリミッタ回路を持つｎＭＯＳトランジスタＭ１の平面図及び断面図を示す。図１８（ａ）及び図１８（ｂ）において、ｐ型シリコン基板２には、埋め込み絶縁酸化漠３の上に素子領域４が形成されている。素子領域４において、ｐ型領域５をボデイとしたｎＭＯＳトランジスタＭ１が形成されている。素子領域の上部には、ゲート６と、ゲート６とコンタクト８で接続された金属配線７と、ゲート絶縁酸化膜９が形成されている。ソース／ドレイン領域１０は、ｎ型拡散層で形成される。金属配線１１はソース／ドレイン領域とコンタクト８で接続されている。
【００５３】
素子領域４において、ｐ型領域１２とゲート６とでＭＯＳキャパシタＣ１が形成されている。Ｃ１のしきい値電圧がＭＯＳトランジスタＭ１のしきい値電圧より高くなるように、ｐ型領域１２の不純物濃度がｐ型領域５の不純物濃度より高く設定されている。
【００５４】
素子領域４において、ｉ型領域１３をボデイ、ｐ基板２をゲート、ｐ型領域５をソース、ｐ型領域１４をドレインとしたｐＭＯＳトランジスタＭ２が形成されている。ｐ型領域１５はＭ２のしきい値電圧を制御するための領域である。１６はドレイン領域１４とコンタクト８で接続された金属配線である。
【００５５】
図１９はｎＭＯＳトランジスタＭ１のゲート・ソース間電圧Ｖ_ＧＳに対して、ボディ・ソース間電圧Ｖ_ＢＳ、しきい値電圧Ｖ_ＴＮ、ボデイ・ソース間電流Ｉ_ＢＳをプロットしたものである。ソース電位を０Ｖ、Ｖ_ＮＮ＝０Ｖ、Ｖ_ＳＵＢ＝０Ｖとし、Ｖ_ＧＳ＝０Ｖの時のボディ電位Ｖ_ＢＳ＝０Ｖ、ｐＭＯＳトランジスタＭ２のしきい値電圧の絶対値Ｖ_ＴＬを０．５Ｖとする。また、ボディの容量が無視できると仮定する。この時、Ｖ_ＧＳを０Ｖから１Ｖまで上昇させ、次に１Ｖから０Ｖまで下降させた場合を考える。
【００５６】
まず、Ｖ_ＧＳが０Ｖから上昇するとき、ｐＭＯＳトランジスタＭ２がカットオフしているためｎＭＯＳトランジスタＭ１のボディはフローテイング状態にある。従って、Ｍ２が導通するまでＶ_ＢＳは上昇する。Ｖ_ＢＳ＝Ｏ．５Ｖ（＝Ｖ_ＴＬ＝Ｖｌｉｍ）となると、Ｍ２が導通するため、Ｖ_ＢＳはそれ以上上昇しなくなる。従って、Ｖ_ＧＳがＶ_Ｆを超えて増加しても、ボディ・ソース間のｐｎ接合の電流Ｉ_ＢＳは流れない。また、Ｖ_ＢＳの増加に伴って、Ｖ_ＴＮは減少する。
【００５７】
次に、Ｖ_ＧＳが１Ｖから下降するとき、Ｍ１のボデイはフローティング状態にあるため、Ｖ_ＢＳは減少する。この時、Ｖ_ＢＳはＶ_Ｆを超えないため、Ｉ_ＢＳは流れない。また、Ｖ_ＢＳの減少に伴ってＶ_ＴＮは増加し、Ｖ_ＧＳ＝０Ｖのときのしきい値電圧が高くなり、カットオフ時のリーク電流はより一層小さくなる。
【００５８】
以上の実施形態はｎＭＯＳトランジスタについて説明したが、ｐＭＯＳトランジスタにおいても、不純物の導電型、電圧の極性変えることによって全く同様な構成が実現できる。
【００５９】
次に、このような構成のＭＯＳトランジスタを用いた回路の例としてインバータ回路の過渡動作を説明する。
図２０は放電側にｎＭＯＳトランジスタＭ３、充電側にｐＭＯＳトランジスタＭ４を用いて構成したＣＭＯＳインバータ回路である。Ｍ３はキャパシタＣ２とｐＭＯＳトランジスタＭ５とを同一素子領域上に持ち、ゲートは入力端子に接続され（入力電圧Ｖ_ＩＮ）、ソースは接地され（接地電位Ｖｓｓ）、ドレインは出力端子に接続されている（出力電圧Ｖ_ＯＵＴ）。Ｃ２は入力端子とＭ３のボディ（ボディ電圧Ｖ_ＢＮ）に接続され、Ｍ５のゲートとドレインは接地さ江ソースはＭ３のボデイに接続されている。Ｍ４はキャパシタＣ３とｎＭＯＳトランジスタＭ６とを同一素子領域上に持ち、ゲートは入力端子に接続され、ソースは電源電圧ＶＣＣに接続さねドレインは出力端子に接続されている。Ｃ３は入力端子とＭ４のボデイ（ボディ電圧Ｖ_ＢＰ）に接続され、Ｍ６のゲートとドレインは電源電圧に接続され、ソースはＭ４のボディに接続されている。図２１（ａ）〜図２１（ｃ）は、このインバータ回路に信号Ｖ_ＩＮを入力したときの、出力電圧Ｖ_ＯＵＴ、Ｍ３のボデイ電圧Ｖ_ＢＮとしきい値電圧Ｖ_ＴＮ、Ｍ４のボデイ電圧Ｖ_ＢＰとしきい値電圧Ｖ_ＴＰの過渡的な波形を示す。ここで、Ｖ_ＤＤ＝１Ｖ、Ｖｓｓ＝０Ｖ、Ｖｌｉｍ＝０．５Ｖであると仮定する。また、初期状態として、ｔ＝０のとき、Ｖ_ＩＮ＝０Ｖ、Ｖ_ＢＮ＝Ｖｌｉｍ、Ｖ_ＢＰ＝Ｖ_ＤＤ−Ｖｌｉｍであると仮定する。
【００６０】
まず、ｔ＝０のとき、Ｖ_ＢＮ＝０．５Ｖであるため、Ｍ３のしきい値電圧はＶ_ＢＮ＝０Ｖの時の値Ｖ_ＴＮＯより小さくなるが、Ｖ_ＩＮ＝０Ｖであるため、Ｍ３は非導通である。また、Ｖ_ＢＰ＝０．５Ｖであるため、Ｍ４のしきい値電圧の絶対値はＶ_ＢＰ＝１Ｖの時の値の絶対値｜Ｖ_ＴＰ０｜より小さく、Ｍ４は導通する。その結果インバータの出力はＭ４により充電され、Ｖ_ＯＵＴ＝１Ｖとなる。次に、ｔ＝ｔ１からｔ＝ｔ２でＶ_ＩＮが立ち上がると、キャパシタＣ２、Ｃ３の容量結合によりＶ_ＢＮ、Ｖ_ＢＰは上昇しようとするが、Ｍ５は導通、Ｍ６は非導通であるため、Ｖ_ＢＮはＶｌｉｍを保ち、Ｖ_ＢＰだけがＶｍａｘまで上昇する。この時、Ｍ４のボディの容量をＣＢＰとすると、Ｖｍａｘ＝Ｃ３／（Ｃ３＋ＣＢＰ）（Ｖ）となる。また、Ｖ_ＴＮは変化せず、低いしきい値のままであるが、Ｖ_ＴＰの絶対値は大きくなる。その結果インバータの出力はＭ３により放電され、Ｖ_ＯＵＴ＝０Ｖとなる。
【００６１】
次に、ｔ＝ｔ３からｔ＝ｔ４でＶ_ＩＮが立ち下がると、キャパシタＣ２、Ｃ３の容量結合によりＶ_ＢＮ）Ｖ_ＢＰは下降する。この時、Ｍ５、Ｍ６共非導通であり、Ｖ_ＢＮはＶｍｉｎまで、Ｖ_ＢＰはＶｌｉｍまで下降する。この時、Ｍ３のボディの容量をＣＢＮとすると、Ｖｍｉｎ＝Ｃ２／（Ｃ２＋ＣＢＮ）（Ｖ）となる。また、Ｖ_ＴＮは大きくなり、Ｖ_ＴＰの絶対値は小さくなる。その結果インバータの出力はＭ４により充電されＶ_ＯＵＴ＝１Ｖとなる。
【００６２】
次に、ｔ＝ｔ５からｔ＝ｔ６でＶ_ＩＮが立ち上がると、キャパシタＣ２、Ｃ３の容量結合によりＶ_ＢＮ、Ｖ_ＢＰは上昇する。この時、Ｍ５、Ｍ６は非導通であり、Ｖ_ＢＮはＶｌｉｍまで、Ｖ_ＢＰはＶｍａｘまで上昇する。また、Ｖ_ＴＮは小さくなり、Ｖ_ＴＰの絶対値は大きくなる。その結果インバータの出力はＭ３により放電され、Ｖ_ＯＵＴ＝０Ｖとなる。
【００６３】
以下同様の動作を繰り返す。上記のように、本実施形態のインバータにおいては、導通するＭＯＳトランジスタのしきい値電圧の絶対値を下げ、非導通のＭＯＳトランジスタのしきい値の絶対値を高めるという従来のゲートとボディを直接接続したときの特長をそのまま生かし、かつ電源電圧がＶ_Ｆを超えたときに、初期状態を除いて、余計な電流が流れなくすることができる。従って、Ｖ_Ｆ以上の電源電圧でも正常に回路が動作し、また、Ｖ_Ｆ以下の電源電圧においても、電源電圧の変動、ノイズの影響を受けにくい回路を提供できる。
【００６４】
なお、本実施形態においては、Ｍ５のゲートとドレイン、Ｍ６のゲートとドレインは同電位にしたが、これに限定されず、電源電王、接地電圧、Ｍ５、Ｍ６のしきい値電圧、Ｖｌｉｍとの関係で、異なる電位にしても良い。また、１入力のインバータ回路だけでなく、多入力の論理回路に適用しても良いし、トランスミッシヨンゲート、パストランジスタ論理回路といった信号伝達型の回路に適用しても良い。
本発明は、上記の発明の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々変形して実施できるのは勿論である。
【００６５】
【発明の効果】
本発明によれば次のような効果が得られる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるパストランジスタネットワークとバッファ回路の変形例を示す図。
【図２】２入力ＯＲの例を示す回路構成図。
【図３】２入力ＮＯＲの例を示す回路構成図。
【図４】２入力ＥＸＯＲの例を示す回路構成図。
【図５】２入力ＥＸＮＯＲの例を示す回路構成図。
【図６】リミッタ素子の例、
【図７】図６のリミッタ素子の断面図を示す図。
【図８】リミッタ素子付きのＭＯＳトランジスタのボディ・ソース間電圧、しきい値電圧、ボディ・ソース間電流を示す図。
【図９】リミッタ素子の例、
【図１０】図９のリミッタ素子の断面図を示す図。
【図１１】リミッタ素子付きのＭＯＳトランジスタのボディ・ソース間電圧、しきい値電圧、ボディ・ソース間電流を示す図。
【図１２】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図１３】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図１４】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図１５】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図１６】本発明の第２の実施形態に係わるｎＭＯＳトランジスタを示す図。
【図１７】図１６で使用されるリミッタ回路の一例を示す図。
【図１８】図１６の回路の平面図及び断面図。
【図１９】ゲート・ソース間電圧に対するボディ・ソース間電圧、しきい値電圧、ボデイ・ソース間電流の直流特性を示す図。
【図２０】本発明のｎＭＯＳトランジスタとｐＭＯＳトランジスタを用いたインバータ回路。
【図２１】図２０のインバータ回路に信号Ｖ_ＩＮを入力したときの、出力電圧Ｖ_ＯＵＴ、Ｍ３のボデイ電圧Ｖ_ＢＮとしきい値電圧Ｖ_ＴＮ、Ｍ４のボデイ電圧Ｖ_ＢＰとしきい値電圧Ｖ_ＴＰの過渡的な波形を示す図。
【図２２】従来のパストランジスタ論理による２入力ＡＮＤ／ＮＡＮＤゲートを示す回路構成図。
【図２３】従来のゲートとボディを直接接続した従来のｎＭＯＳトランジスタを示す図。
【図２４】そのゲート・ソース間電圧に対するボデイ・ソース間電圧、しきい値電圧、ボデイ・ソース間電流の直流特性を示す図。
【符号の説明】
１…パストランジスタネットワーク
２１、２２、３１、３２…リミッタ素子
Ｍ１１〜Ｍ１４…ＭＯＳトランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device including a MOS transistor.
[0002]
[Prior art]
In recent years, the degree of integration of semiconductor integrated circuits has been remarkably improved. In a gigabit-class semiconductor memory, hundreds of millions of semiconductor elements per chip, and in a 64-bit microprocessor, millions to ten million semiconductor elements per chip. Are integrated. Such a semiconductor memory or a microprocessor includes a memory cell for storing information and a logic gate for performing a logical operation.
[0003]
The improvement in the degree of integration of the LSI is achieved by miniaturization of elements. In a 1 Gbit DRAM, a fine MOS transistor having a gate length of about 0.15 μm is used. MOS transistors are used.
[0004]
In such a minute MOS transistor, deterioration of transistor characteristics due to generation of hot carriers and breakdown of an insulating film due to TDDB (Time Dependent Dielectric Breakdown) occur. Further, in order to suppress a decrease in threshold voltage due to a shortened channel length, if the impurity concentration in the bulk (substrate region) or the channel portion is increased, the junction breakdown voltage between the source and the drain is reduced.
[0005]
A semiconductor memory or a microprocessor includes a memory cell for storing information and a logic gate for performing a logic operation. Generally, the power consumption P of a logic gate is P = CVcc ² It is represented by f. Here, C is the sum of the parasitic capacitance and the intrinsic capacitance of the MOS transistor forming the logic gate, Vcc is the power supply voltage, and f is the operating frequency. Assuming that the operating frequency is constant, the power consumption can be suppressed by reducing the capacity C or reducing the power supply voltage Vcc. In order to reduce C, it is effective to reduce the number of MOS transistors constituting the logic circuit or the gate width of the transistors. Further, since P is proportional to the square of Vcc, lowering Vcc is more effective for reducing power consumption.
[0006]
Recently, pass transistor logic has been attracting attention as a logic gate for realizing complicated logic with a relatively small number of elements and a simple configuration. FIG. 22 shows a two-input logical product (AND) and a negative logical product (NAND) gate constituted by pass transistor logic. This logic gate forms an AND logic by two nMOS transistors M1 and M2 and a NAND logic by two nMOS transistors M3 and M4 as a pass transistor network. The signals Y and / Y appearing at the output nodes N1 and N2 of the pass transistor network are amplified by a buffer circuit including pMOS transistors M5 and M7 and nMOS transistors M6 and M8. Further, a high level holding circuit including two pMOS transistors M9 and M10 is provided to hold the high level of the output nodes N1 and N2.
[0007]
That is, a source of the nMOS transistor M1 is connected to the node N1, a signal XA is input to a drain, a signal XB is input to a gate, a source of the nMOS transistor M2 is connected to the node N2, and a signal XB is connected to a drain. The complementary signal / XB of the signal XB is input to the gate. Now, logic 0 is defined when the input / output signal is at the ground potential Vss, and logic 1 is defined when the input / output signal is at the power supply voltage Vcc. When the input signal XB is logic 1, the nMOS transistor M1 is conductive and the nMOS transistor M2 is non-conductive. As a result, the output node N1 has the same logic as the signal XA, and has a logic 0 when XA is logic 0 and a logic 1 when XA is logic 1. On the other hand, when the input signal XB is logic 0, the nMOS transistor M1 is off and the nMOS transistor M2 is on. As a result, the output node N1 becomes the same logic 0 as the signal XB.
[0008]
Further, the source of the nMOS transistor M3 is connected to the node 2, the signal / XB is input to the drain, the signal / XB is input to the gate, the source of the nMOS transistor M4 is connected to the node N2, and the signal is connected to the drain. The complementary signal / XA of XA is input, and the signal XB is input to the gate. When the input signal XB is logic 1, the nMOS transistor M3 is non-conductive and the nMOS transistor M4 is conductive. As a result, the output node N2 has a logic opposite to that of the signal XA, and has a logic 1 when XA is logic 0 and a logic 0 when XA is logic 1. On the other hand, when the input signal XB is logic 0, the nMOS transistor M3 is conductive and the nMOS transistor M4 is non-conductive. As a result, the output node N1 becomes logic 1 opposite to the signal XB.
[0009]
By the way, since the input signals of the signals Y and / Y have passed through the nMOS transistors M1 to M4, the driving capability is reduced due to the resistance of the transistors. If the threshold voltages of the nMOS transistors M1 to M4 are Vt, the logic 1 output from these transistors is lower than the power supply voltage by Vt. Therefore, when the pass transistor network of the next stage is driven by the signals Y and / Y, the driving capability of the output signal is further reduced, which causes a reduction in speed and a malfunction. Therefore, the signal Y is inverted and amplified by a CMOS inverter composed of a pMOS transistor M5 and an nMOS transistor M6, and the signal / Y is inverted and amplified by a CMOS inverter composed of a pMOS transistor M7 and an nMOS transistor M8. As a result, an AND output having a driving ability is obtained at the output OUT, and a NAND output having a driving ability is obtained at the output / OUT.
[0010]
However, since the logic 1 output of the nodes N1 and N2 becomes lower than the power supply voltage by Vt 2, the driving capability of the nMOS transistor M6 or M7 whose output is input to the gate is reduced, or the pMOS transistor M5 whose output is input to the gate. Or, the cut-off characteristics of M7 deteriorate. As a result, the driving capability cannot be obtained as expected, or power consumption increases due to a through current. Therefore, a pMOS transistor M9 having a source connected to the power supply voltage Vcc, a gate connected to the node N2, a drain connected to the node N1, a source connected to Vcc, a gate connected to the node N1, and a drain connected to the node N1 The logic 1 potential of the nodes N1 and N2 is held at Vcc by a high-level holding circuit composed of the pMOS transistor M10 connected to N2.
[0011]
As described above, in the conventional gate circuit constituted by the pass transistor logic, in order to constitute a two-input AND / NAND gate having a driving ability, a buffer circuit including four nMOS transistors and two CMOS inverters is required. And a high-level holding circuit composed of two pMOS transistors. Therefore, ignoring the wiring capacitance, the load capacitance of the node N1 is the sum of the gate capacitance of the nMOS transistor M6, the gate capacitance of the pMOS transistor M5, the drain junction capacitance of the pMOS transistor M9, and the gate capacitance of the pMOS transistor M10. Is the sum of the gate capacitance of the nMOS transistor M8, the gate capacitance of the pMOS transistor M7, the drain junction capacitance of the pMOS transistor M10, and the gate capacitance of the pMOS transistor M9, and the nodes N1 and N2 need to drive a large capacitance. . As a result, it is necessary to increase the gate widths of the nMOS transistors M1 to M4 forming the pass transistor network and the pMOS transistors M9 and M10 forming the high level holding circuit.
[0012]
By the way, in order to operate the logic gate even when the power supply voltage Vcc is lowered for ensuring the reliability of the element and reducing the power consumption, it is necessary to lower the threshold voltage of the MOS transistor. This is because if the threshold voltage is high, the driving capability of the MOS transistor is reduced and the operation speed is reduced, and if the power supply voltage is lower than the threshold voltage, the MOS transistor does not operate. However, when the threshold voltage is lowered, the cutoff characteristics of the non-conducting transistor deteriorate. Specifically, the transistor whose logic 0 is input to the gate is not turned off, and the circuit may malfunction. In addition, power consumption increases due to an increase in leakage current.
[0013]
Therefore, recently, a body region of a MOS transistor formed on an SOI (Silicon On Insulator) substrate is connected to a gate electrode, and the threshold voltage is lowered when the MOS transistor is conductive and raised when the MOS transistor is not conductive. Has been invented. FIG. 23 shows an nMOS transistor M1 having such a configuration.
[0014]
FIG. 24 shows the gate-source voltage V of this nMOS transistor M1. _GS With respect to the body-source voltage V _BS , Threshold voltage V _TN , Body-source current I _BS Are blotted. Since the gate and body are connected, V _BS = V _GS It is. V _GS Increases, the potential of the body increases, so that V _TN Decreases. In an nMOS transistor, since the body is a p-type semiconductor and the source is an n-type semiconductor, a pn junction is formed between the body and the source. V _GS Is the forward voltage V of this pn junction. _F (About 0.7 V), the forward current I _BS Flows. Therefore, a semiconductor integrated circuit using a MOS transistor having such a configuration is referred to as V _F Yang operated at a higher power supply voltage, V _GS Is V _F At this point, the source has the current I from the body in addition to the current from the drain. _BS Flows. Also, V _F Even when operating with a smaller power supply voltage, V may be reduced due to noise generated in the circuit or external noise. _GS Is V _F It can be more than this. I _BS When the current flows, the current consumption increases, which hinders a reduction in power consumption. In addition, the flow of an unnecessary current for the operation of the circuit causes a malfunction or noise of the circuit, and lowers the reliability of the circuit.
[0015]
V between the body and source _F When the forward bias is exceeded, a parasitic bipolar transistor having a drain, a body, and a source as an emitter, a base, and a collector, respectively, operates. When the drain voltage is high, in the case of an nMOS transistor, impact ionization near the drain is accelerated by electrons injected from the source, which is the emitter, into the body, so that the breakdown voltage is reduced.
[0016]
[Problems to be solved by the invention]
As described above, a logic circuit configured using conventional MOS transistors has the following problems.
(1) In the conventional pass transistor logic circuit, since the CMOS inverter is used as the buffer circuit, the output load of the pass transistor network increases, and the gates of the transistors forming the pass transistor network and the transistors forming the high level holding circuit are increased. It was necessary to increase the width. As a result, there is a problem that chip cost increases with an increase in element area and power consumption increases with an increase in capacity.
(2) In an nMOS transistor having a gate and a body connected to each other, the gate-source voltage becomes the forward voltage V of a pn junction composed of the body and the source. _F If it exceeds, there is a problem that a large current flows between the body and the source and power consumption increases. In a pMOS transistor having a gate and a body connected, the voltage between the gate and the source is -V. _F If it is smaller, a large current flows between the body and the source, and there is a problem that power consumption increases. Further, at this time, since the bipolar transistor including the source, the body, and the drain operates, there is a problem that impact ionization near the drain is accelerated and the breakdown voltage is reduced. This is particularly noticeable in nMOS transistors.
[0017]
An object of the present invention is to provide a new and improved semiconductor integrated circuit device, and specifically has the following objects.
(1) A semiconductor integrated circuit device capable of lowering the voltage with a sufficient operation margin without lowering the threshold voltage and reducing the output load of the pass transistor network without lowering the driving capability.
(2) In the nMOS transistor, the gate-source voltage is V _F Is exceeded, the gate-source voltage of the pMOS transistor becomes −V _F A semiconductor integrated circuit device in which a current between a body and a source does not flow when it becomes smaller.
[0018]
[Means for Solving the Problems]
The present invention has taken the following measures in order to solve the above problems.
Of the present invention one The gist of the aspect is that a MOS transistor is formed on an SOI substrate or the like, a logic circuit is configured by a pass transistor network and a two-wire input buffer circuit, and a gate transistor and a body of the MOS transistor forming the pass transistor network A limiter element for preventing a body potential from exceeding a predetermined potential smaller than a forward voltage of a pn junction, and an output signal of a pass transistor network is input to a gate of a first conductivity type MOS transistor constituting a buffer circuit; A limiter element is provided between the gate and the body so that the body voltage does not exceed a predetermined potential smaller than the forward direction of the pn junction, and the gates of the two second conductivity type MOS transistors forming the buffer circuit are connected to each other. It is cross-connected to the 2-wire output of the buffer circuit, and its body and buffer circuit Body potential between the input signal is that is provided a limiter element which does not exceed the smaller predetermined potential than the forward voltage of the pn junction.
[0019]
Specifically, one aspect of the present invention includes at least one MOS transistor having a gate to which a first signal is input and a drain to which a second signal is input, and includes a third signal and a complementary signal thereof. A 2n-input (n is a natural number) pass transistor network for outputting a fourth signal, a first limiter element for receiving the third signal and outputting a fifth signal, and a source connected to a power supply; A gate connected to the first output node; A drain connected to the second output node; A first pMOS transistor to which the fifth signal is input into a substrate region of the semiconductor substrate, a second limiter element to which the fourth signal is input, and to output a sixth signal; A second pMOS transistor connected to an end, a gate connected to the second output node, a drain connected to the first output node, and the sixth signal input to a substrate region of the semiconductor substrate; A third limiter element to which the third signal is input and outputs a seventh signal; a source connected to a ground terminal, a drain connected to a second output node, and a gate connected to the third signal. A first nMOS transistor that receives the seventh signal in a substrate region of the semiconductor substrate, a fourth limiter element that receives the fourth signal and outputs an eighth signal, Is connected to the ground end. A second nMOS transistor having a drain connected to a first output node, a gate to which the fourth signal is input, and a substrate region of the semiconductor substrate to which the eighth signal is input. Applied to circuit devices.
Further, another aspect of the present invention includes at least one MOS transistor in which a first signal is input to a gate and a second signal is input to a drain, and a fourth signal which is a complementary signal to the third signal. A 2n input (n is a natural number) pass transistor network that outputs a third signal, a first limiter element that receives the third signal and outputs a fifth signal, a source connected to a power supply, and a gate connected to a power supply. Connected to the first output node, A drain connected to the second output node; A first nMOS transistor to which the fifth signal is input into a substrate region of the semiconductor substrate; a second limiter element to which the fourth signal is input and to output a sixth signal; A second nMOS transistor connected to an end, a gate connected to a second output node, a drain connected to a first output node, and the sixth signal input to a substrate region of the semiconductor substrate; A third limiter element to which the third signal is input and outputs a seventh signal; a source connected to a ground terminal, a drain connected to a second output node, and a gate connected to the third signal. A first pMOS transistor that inputs the seventh signal to a substrate region of the semiconductor substrate, a fourth limiter element that receives the fourth signal and outputs an eighth signal, Is connected to the ground end. , A second pMOS transistor having a drain connected to a first output node, a gate receiving the fourth signal, and a eighth region receiving the eighth signal in a substrate region of the semiconductor substrate. Applied to circuit devices.
[0021]
In each of the above aspects, the voltage relationship of each limiter element is as follows.
(1) The first and second limiter elements are diodes whose output voltage is set to a first predetermined voltage which is equal to or higher than the potential of the ground terminal and equal to or lower than the potential of the power supply terminal with respect to the input voltage.
(2) The first and second limiter elements are pMOS transistors in which an input voltage is input to a source and an output voltage is output from a drain, and a gate has a gate between a source and a substrate region of the semiconductor substrate. A voltage lower than a voltage obtained by adding the built-in voltage of (1) to the threshold voltage is applied.
(3) The third and fourth limiter elements are configured such that the output voltage is set to a second predetermined potential which is higher than the potential of the ground terminal and lower than the potential of the power supply terminal with respect to the input voltage. Is a diode thing.
(4) The third and fourth limiter elements are nMOS transistors in which the input voltage is input to the source and the output voltage is output from the drain, and the gate has a third gate between the source and the substrate region of the semiconductor substrate. A voltage higher than a voltage obtained by adding the built-in voltage of No. 2 to the threshold voltage is applied.
[0022]
Of the present invention one According to the aspect, by forming the MOS transistor on the SOI substrate or the like, the body region of the transistor is separated for each transistor. Further, the body potential of the MOS transistor forming the pass transistor network is controlled by a signal that does not exceed the forward voltage at the pn junction. Also, the MOS transistor body potential forming the buffer circuit is controlled by a signal that does not exceed the forward voltage of the pn junction.
[0023]
That is, the present invention one According to the situation, V _F Even when operating at a higher power supply voltage, there is no increase in power consumption and operation and noise of the circuit can be prevented. Further, since the bipolar transistor including the source, the body, and the drain does not operate, impact ionization in the vicinity of the drain is suppressed, and a decrease in breakdown voltage can be suppressed. Further, since the input capacitance of the buffer circuit can be reduced, the load capacitance of the pass transistor network is reduced. As a result, the gate width of the transistor constituting the pass transistor logic circuit can be reduced, and the element area can be reduced.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating a modified example of the pass transistor network and the buffer circuit according to the first embodiment. The circuit shown in FIG. 1 receives 2n complementary signals IN1, / IN1,..., INn, / INn and outputs two complementary signals Y and / Y, and a pass transistor network 1 that outputs two complementary signals Y and / Y. Complementary signals Y and / Y are Vcc-V _F The limiter elements 21 and 22 that output signals that do not become smaller and the complementary signals Y and / Y output from the pass transistor network are V _F It has limiter elements 31 and 32 that output signals that do not become larger.
[0030]
A pMOS transistor M11 formed on an SOI substrate having a source connected to the power supply voltage Vcc, a gate output terminal OUT, a drain connected to the output terminal / OUT, and a body connected to the output of the limiter element 21 The source is connected to Vcc, the gate is connected to / OUT, the drain is connected to OUT, and the body is connected to the output of the limiter element 22. The pMOS transistor M12 formed on the SOI substrate, and the source is grounded. The nMOS transistor M13 formed on the SOI substrate whose source is connected to the potential Vss, the gate is connected to Y, the drain is connected to / OUT, the body is connected to the output of the limiter element 31, and the source is connected to Vss. , The gate is connected to / Y, the drain is connected to OUT, and the body is the limiter element 3. An nMOS transistor M14 that is formed on an SOI substrate that is connected to the output of the constituting a buffer circuit. That is, the circuit composed of the MOS transistors M11 to M14 is a two-line input buffer circuit that receives the complementary output signals Y and / Y of the pass transistor network 1 and outputs the complementary signals OUT and / OUT.
[0031]
FIG. 2 shows a modification of the two-input logical product (AND). That is, the signal XA is input to the drain of the nMOS transistor M15, the signal XB is input to the gate, the signal XB is input to the body via the limiter element 41, and the source is connected to the output Y. The signal XB is input to the drain of the nMOS transistor M16, the complementary signal / XB of the signal XB is input to the gate, the signal / XB is input to the body via the limiter element 42, and the source is connected to the output Y. It is connected. When the input signal XB is logic 1, the nMOS transistor M15 is conductive and the nMOS transistor M16 is non-conductive. As a result, the output Y becomes the same logic as the signal XA, and becomes a logic 0 when XA is logic 0 and a logic 1 when XA is logic 1. At this time, since the signal of the same logic 1 as the signal XB is input to the body of the MOS transistor M15, the threshold voltage of the MOS transistor M15 decreases. Assuming that the threshold voltage at this time is 0 V, there is no drop in the threshold when the logic 1 is output. On the other hand, when the input signal XB is logic 0, the nMOS transistor M15 is non-conductive and the nMOS transistor M16 is conductive. As a result, output node N1 has the same logic as signal XB. That is, in this AND circuit, when the input signals XA and XB are both logic 1, the output Y outputs a logic 1 with no threshold drop, and outputs a logic 0 in other combinations.
[0032]
FIG. 3 shows a modification of the two-input NAND (NAND). That is, the signal / XA is input to the drain of the nMOS transistor M17, the signal XB is input to the gate, the signal XB is input to the body via the limiter element 43, and the source is connected to the output / Y. I have. In the nMOS transistor M18, the signal / XB is input to the drain, the signal / XB is input to the gate, the signal / XB is input to the body via the limiter element 44, and the source is connected to the output / Y. ing. In this case as well, when the input signals XA and XB are both logic 1, when the input signals XA and XB are both logic 1, logic 0 is output as the output Y, and logic 1 with no threshold drop is output in other combinations.
[0033]
In the above-described modified example, the embodiment of the two-input AND / NAND gate constituted by only the nMOS transistor as the pass transistor network 1 has been described. However, the same is applied to the OR / NOR gate and the EXOR / EXNOR gate. it can. It is also possible to expand to n inputs (n is a natural number of 3 or more).
[0034]
FIG. 4 shows a modification of the two-input EXOR. That is, the signal XA is input to the source of the pMOS transistor M19, the signal XB is input to the gate, the signal XB is input to the body via the limiter element 45, the drain is connected to the output Y, and the nMOS transistor M20 , The signal Ｘ is input to the gate, the signal XA is input to the body via the limiter element 46, the source is connected to the output Y, and the source of the pMOS transistor M21 is The signal / XA is input, the signal / XB is input to the gate, the signal / XB is input to the body via the limiter element 47, the drain is connected to the output Y, and the signal XB is connected to the drain of the nMOS transistor M22. Is input to the gate, and the signal / XA is input to the body via the limiter element 48. , The source is connected to the output Y. In this case as well, assuming the same as in FIGS. 2 and 3, when the input signals XA and XB are both logic 0 or logic 1, the output Y outputs logic 0, and in other combinations, the logic 1 outputs Is done.
[0035]
FIG. 5 is a modification of the two-input EXNOR. That is, the signal / XB is input to the source of the pMOS transistor M23, the signal XA is input to the gate, the signal XA is input to the body via the limiter element 49, the drain is connected to the output / Y, and the nMOS transistor The signal XA is input to the drain of the transistor M24, the signal XB is input to the gate, the signal XB is input to the body via the limiter 50, the source is connected to the output / Y, and the source of the pMOS transistor M25 is Receives a signal XB, inputs a signal / XA to a gate, inputs a signal / XA to a body via a limiter element 51, inputs a signal / XB to a gate, and applies a limiter element 52 to the body. The signal / XB is input via the input terminal, and the source is connected to the output / Y. In this case as well, considering the same as above, when both the input signals XA and XB are logic 0 or logic 1, the output Y outputs logic 1 and the other combinations output logic 0.
[0036]
In the above embodiment, the two-input EXOR / EXNOR gate constituted by the nMOS transistor and the pMOS transistor is shown as the pass transistor network 1, but the same applies to the AND / NAND gate and the OR / NOR gate. Can be configured. It is also easy to expand to n inputs (n is a natural number of 3 or more). Also, various logic circuits can be configured by combining these, including a half adder combining a two-input EXOR gate and a carry generation circuit, and a full adder combining a three-input EXOR gate and a carry generation circuit.
[0037]
FIGS. 6A to 6D show examples of the limiter elements 21 and 22, and FIGS. 7A to 7F show sectional views thereof. FIG. 6A shows a pn junction forward voltage V between the body and the source of the MOS transistors M11 and M12. _F A diode having a smaller forward voltage Vlim. More specifically, a pn junction diode (FIG. 7A) formed with an impurity concentration lower than the impurity concentration of the body and source of M11 and M12, a Schottky barrier diode formed of a metal and a semiconductor (FIG. 7B) ). In the case of the limiter element 21, the input of the diode is connected to the output signal Y of the pass transistor network 1, and the output of the diode is connected to the body of the MOS transistor M11. In the case of the limiter element 22, the input of the diode is connected to the output signal / Y of the pass transistor network 1, and the output of the diode is connected to the body of the MOS transistor M12. FIG. 6B shows that the threshold voltage is V _F FIG. 7D is a cross-sectional view showing an example in which the gate and the gate and the drain of the smaller nMOS transistor M26 are connected. FIG. 6C shows that the absolute value of the threshold voltage is V _F This is an example in which the gate and the drain of a smaller pMOS transistor M27 are connected. FIG. 6D shows a case where a source is an input, a drain is an output, and V _TP + V _F FIG. 7F is a cross-sectional view of an example using the pMOS transistor M28 to which a lower voltage is applied. Where V _TP Is the threshold voltage of the MOS transistor M28. 7D to 7F may be floating or may be connected to a gate.
[0038]
FIGS. 8A and 8B show the relationship between the body-source voltage V and the output Y voltage when the limiter element 21 is connected to the body of the pMOS transistor M11. _BS , Threshold voltage VT, body-source current I _BS Is plotted.
[0039]
FIG. 8A shows a case where the diode D1 is used as the limiter element, the power supply voltage Vcc = 1V, and the limiter voltage Vlim = 0.5V. Since the output voltage of the diode is higher than the input voltage by Vlim, V _B Is always lower than the voltage of the output Y by 0.5V. When the voltage of the output Y increases, the potential of the body increases, so that V decreases. However, V _B Is V _F , The forward current I _BS Hardly flows.
[0040]
The same applies to the case where the MOS transistor M26 or M27 is used instead of the diode D1. The same applies to the operation of the limiter element 22 and the operation of the pMOS transistor M12.
[0041]
FIG. 8B shows a case where a MOS transistor M28 is used as a limiter element, a power supply voltage Vcc = 1V, and a gate voltage Vcc. _G = 1V, V _F = 0.7V, threshold voltage V of MOS transistor M28 _TP = 0.5V. When the input voltage is 1V, the output is 1V because M28 conducts. When the input voltage falls below 1V, the output also falls, but when the input voltage falls below 0.5V, the output becomes 0.5V because M28 is non-conductive. Therefore, when the voltage of the output Y is from 0 V to 0.5 V, V _BS = −0.5V, and when the voltage of the output Y exceeds 0.5V, V _BS Increase and VT decreases. However, V _BS Is V _F , The forward current I _BS Hardly flows. The same applies to the operations of the limiter element 22 and the pMOS transistor M12, the limiter element 45 and the pMOS transistor M19, the limiter element 47 and the pMOS transistor M12, the limiter element 49 and the pMOS transistor M23, and the limiter element 51 and the pMOS transistor M25. .
[0042]
9 (a) to 9 (d) show examples of the limiter elements 31 and 32 and sectional views of FIGS. 10 (a) to 10 (f). 9 (a), 10 (a) to 10 (c) show diode D2, FIGS. 9 (b) and 10 (d) show nMOS transistor M26, and FIGS. 9 (c) and 10 (e) show pMOS. The transistor M27 is used, and the difference between FIGS. 6A to 6D is that the input and the output are switched. FIG. 9D shows a case where a source is an input, a drain is an output, and V _TN + V _F An example using the nMOS transistor M31 to which a higher voltage is applied, FIG. Where V _TN Is a threshold voltage of the MOS transistor M31. Note that the bodies in FIGS. 10D to 10F may be floating or may be connected to the gate.
[0043]
FIGS. 11A and 11B show the gate-source voltage V when the limiter element 31 is connected between the gate and the body of the nMOS transistor M13. _GS With respect to the body-source voltage V _BS , Threshold voltage VT, body-source current I _BS Is plotted. FIG. 11A shows the case where the diode D2 is used as the limiter element, the power supply voltage Vcc = 1V, and the limiter voltage Vlim = 0.5V. Since the output voltage of the diode becomes lower than the input voltage by Vlim, V _BS Is V _GS It is always lower by 0.5V. V _GS Increase, the VT decreases because the body potential increases. However, V _BS Is V _F , The forward current I _BS Hardly flows. The MOS transistor M31 is used in place of the diode D2, and the power supply voltage Vcc = 1V and the gate voltage V _G = 0V, V _F = 0.7V, threshold voltage V of MOS transistor M31 _TN = -0.5V. When the input voltage is 0V, the output is 0V because M31 is turned off. When the input voltage becomes higher than 0V, the output also increases. However, when the input voltage becomes higher than 0.5V, the output becomes 0.5V because M31 becomes non-conductive. Therefore, V _GS From 0 to 0.5V _BS Increase and VT decreases. Also, V _GS Exceeds 0.5V, V _BS = 0.5V and V _BS Is V _F , The forward current I _BS Hardly flows. Further, the limiter element 32 and the nMOS transistor M14, the limiter element 41 and the nMOS transistor M15, the limiter element 42 and the nMOS transistor M16, the limiter element 43 and the nMOS transistor M17, the limiter element 44 and the nMOS transistor M18, the limiter element 46 and the nMOS transistor M20, The same applies to the operations of the limiter element 48 and the nMOS transistor M22, the limiter element 50 and the nMOS transistor M24, and the limiter element 52 and the nMOS transistor M26. The input capacitance of the buffer circuit of FIG. 1 is the gate capacitance of the nMOS transistor M13 or M14 and the input capacitance of the limiter element. Since the MOS transistor formed on the SOI substrate has almost no source-drain junction capacitance, FIGS. 6 (b), 6 (d), 9 (c) and 9 (d) are particularly used as limiter elements. In this case, the input capacitance of the limiter element becomes almost zero. Therefore, the input capacitance of this buffer circuit is only the gate capacitance of the nMOS transistor M13 or M14. As described above, the output load capacitance of the pass transistor network 1 is smaller than that of the buffer circuit formed by the conventional CMOS inverter.
[0044]
FIG. 12 shows another pass transistor logic circuit, and the description of the same reference numerals as in FIG. 1 is omitted. The source of the pMOS transistor M32 formed on the SOI substrate is connected to the power supply voltage Vcc, the gate is connected to Y, the drain is connected to the output terminal / OUT, the body is connected to the output of the limiter element 21, and the SOI substrate The pMOS transistor M33 formed above has a source connected to Vcc, a gate connected to / Y, a drain connected to OUT, a body connected to the output of the limiter element 22, and an nMOS transistor formed on the SOI substrate. The source of the transistor M34 is connected to the ground potential Vss, the gate is connected to OUT, the body is connected to the output of the limiter element 31, the source of the nMOS transistor M14 formed on the SOI substrate is connected to Vss, and the gate is / OUT, drain connected to OUT, body limited 32 is connected to the output of. That is, the circuit constituted by the MOS transistors M32 to M35 is a two-line input buffer circuit that receives the complementary output signals Y and / Y of the pass transistor network 1 and outputs the complementary signals OUT and / OUT.
[0045]
The pass transistor logic circuit shown in FIG. 1 receives the output of the pass transistor network 1 only by the nMOS transistor and holds the high level output of the pass transistor network 1 by a circuit composed of pMOS transistors. On the other hand, in the pass transistor logic circuit of FIG. 12, the output of the pass transistor network 1 is received only by the pMOS transistor, and the low level is held by the circuit constituted by the nMOS transistor.
[0046]
FIG. 13 shows still another pass transistor logic circuit according to the present invention. FIG. 13 differs from FIG. 1 in that pMOS transistors M36 and M37 constituting the high-level holding circuit and limiters 23 and 24 are added. That is, the source of the pMOS transistor M36 is connected to the power supply voltage Vcc, the gate is connected to / Y, the drain is connected to Y, the limiter element 23 is connected between the gate and the body, and the source of the pMOS transistor M37 is Vcc. , The gate is connected to Y, the drain is connected to / Y, and the limiter element 24 is connected between the gate and the body. In this case, the threshold voltage of the MOS transistor constituting the pass transistor network 1 increases, and the logic 1 output can be maintained at a high level even if the threshold value drops, thereby preventing a reduction in driving capability.
[0047]
FIG. 14 shows another pass transistor logic circuit of the present invention. FIG. 14 differs from FIG. 13 in that the gates of the pMOS transistors M36 and M37 and the inputs of the limiter elements 23 and 24 are connected to the output of the buffer circuit. That is, the source of the pMOS transistor M36 is connected to the power supply voltage Vcc, the gate is connected to / OUT, the drain is connected to Y, the limiter element 23 is connected between the gate and the body, and the source of the pMOS transistor M37 is connected to Vcc. , The gate is connected to OUT, and the drain is connected to / Y, so that the output can be kept at a high level even if the threshold value drops, thereby preventing a reduction in driving capability.
[0048]
FIG. 15 shows still another pass transistor logic circuit according to the present invention. The difference from FIG. 13 is that the bodies of the pMOS transistors M36 and M37 forming the high-level holding circuit are connected to the outputs of the limiter elements 21 and 22. That is, the source of pMOS transistor M36 is connected to power supply voltage Vcc, the gate is connected to / Y, the drain is connected to Y, the body is connected to the output of limiter element 21, and the source of pMOS transistor M37 is connected to Vcc. The gate is connected to Y, the drain is connected to / Y, and the body is connected to the output of the limiter element 22. In this case as well, the high level can be maintained even if the output of the logic 1 drops, and a decrease in driving capability can be prevented.
[0049]
In the present embodiment, the limiter element 21 is shared by the pMOS transistors M32 and M36 with respect to FIG. 13, and the limiter element 22 is shared with the pMOS transistors M33 and M37. However, the limiter element can be shared with FIG. Further, a voltage holding circuit may be added to FIG.
[0050]
FIG. 16 shows an nMOS transistor according to the second embodiment of the present invention. FIG. 16 shows an nMOS transistor M1 formed on an SOI substrate, a capacitor C1 connected between the gate of M1 and the body, and a limiter circuit 1 for keeping the body potential of M1 below a predetermined voltage Vlim. It is shown.
[0051]
FIG. 17 shows an example in which a pMOS transistor is used as the limiter circuit 1 in FIG. M2 has the source of the body of M1, the gate of the SOI substrate, and the voltage V _NN Is a given pMOS transistor. Substrate potential V at the gate _SUB (≧ V _NN ) Is given. Limit voltage Vlim = V of this limiter circuit _SUB + V _TL It becomes. Where V _TL Is the absolute value of the threshold voltage of M2.
[0052]
FIGS. 18A and 18B are a plan view and a sectional view of an nMOS transistor M1 having a capacitor and a limiter circuit as shown in FIG. In FIGS. 18A and 18B, an element region 4 is formed on a buried insulating oxide 3 in a p-type silicon substrate 2. In the element region 4, an nMOS transistor M1 having the body of the p-type region 5 is formed. Above the element region, a gate 6, a metal wiring 7 connected to the gate 6 by a contact 8, and a gate insulating oxide film 9 are formed. Source / drain region 10 is formed of an n-type diffusion layer. The metal wiring 11 is connected to the source / drain region by a contact 8.
[0053]
In the element region 4, the p-type region 12 and the gate 6 form a MOS capacitor C1. The impurity concentration of p-type region 12 is set higher than that of p-type region 5 so that the threshold voltage of C1 is higher than the threshold voltage of MOS transistor M1.
[0054]
In the element region 4, a pMOS transistor M2 having the body of the i-type region 13, the gate of the p-type substrate 2, the source of the p-type region 5, and the drain of the p-type region 14 is formed. The p-type region 15 is a region for controlling the threshold voltage of M2. Reference numeral 16 denotes a metal wiring connected to the drain region 14 by the contact 8.
[0055]
FIG. 19 shows the gate-source voltage V of the nMOS transistor M1. _GS With respect to the body-source voltage V _BS , Threshold voltage V _TN , Body-source current I _BS Is plotted. Source potential of 0V, V _NN = 0V, V _SUB = 0V and V _GS Body potential V when = 0V _BS = 0V, the absolute value V of the threshold voltage of the pMOS transistor M2 _TL Is set to 0.5V. Also assume that the body capacity is negligible. At this time, V _GS Is increased from 0V to 1V and then decreased from 1V to 0V.
[0056]
First, V _GS Rises from 0 V, the body of the nMOS transistor M1 is in a floating state because the pMOS transistor M2 is cut off. Therefore, until M2 conducts, V _BS Rises. V _BS = O. 5V (= V _TL = Vlim), M2 conducts, and V _BS Will no longer rise. Therefore, V _GS Is V _F The current I of the pn junction between the body and source _BS Does not flow. Also, V _BS As V increases, V _TN Decreases.
[0057]
Next, V _GS Falls from 1V, the body of M1 is in a floating state, _BS Decreases. At this time, V _BS Is V _F Not to exceed _BS Does not flow. Also, V _BS V decreases as _TN Increases and V _GS = 0V, the threshold voltage increases, and the leakage current at the time of cut-off further decreases.
[0058]
In the above embodiments, the nMOS transistor has been described. However, the same configuration can be realized in the pMOS transistor by changing the conductivity type of the impurity and the polarity of the voltage.
[0059]
Next, a transient operation of the inverter circuit will be described as an example of a circuit using the MOS transistor having such a configuration.
FIG. 20 shows a CMOS inverter circuit configured using an nMOS transistor M3 on the discharging side and a pMOS transistor M4 on the charging side. M3 has a capacitor C2 and a pMOS transistor M5 on the same element region, and has a gate connected to an input terminal (input voltage V _IN ), The source is grounded (ground potential Vss), and the drain is connected to the output terminal (output voltage Vss). _OUT ). C2 is the input terminal and the body of M3 (body voltage V _BN ), The gate and drain of M5 are grounded, and the source is connected to the body of M3. M4 has a capacitor C3 and an nMOS transistor M6 on the same element region, has a gate connected to the input terminal, a source connected to the power supply voltage VCC, and a drain connected to the output terminal. C3 is the input terminal and the body of M4 (body voltage V _BP ), The gate and drain of M6 are connected to the power supply voltage, and the source is connected to the body of M4. FIGS. 21 (a) to 21 (c) show that the signal V _IN Output voltage V when _OUT , M3 body voltage V _BN And threshold voltage V _TN , M4 body voltage V _BP And threshold voltage V _TP 3 shows a transient waveform of the above. Where V _DD Suppose = 1V, Vss = 0V, Vlim = 0.5V. As an initial state, when t = 0, V _IN = 0V, V _BN = Vlim, V _BP = V _DD -Vlim.
[0060]
First, when t = 0, V _BN = 0.5V, the threshold voltage of M3 is V _BN = V at 0V _TNO Smaller, but V _IN Since = 0V, M3 is non-conductive. Also, V _BP = 0.5V, the absolute value of the threshold voltage of M4 is V _BP Absolute value of the value at the time of = 1V | V _TP0 , M4 conducts. As a result, the output of the inverter is charged by M4 and V _OUT = 1V. Next, from t = t1 to t = t2, V _IN Rises, V C is generated by capacitive coupling of the capacitors C2 and C3. _BN , V _BP , But M5 is conducting and M6 is non-conducting. _BN Keeps Vlim and V _BP Only rise to Vmax. At this time, if the capacitance of the body of M4 is CBP, then Vmax = C3 / (C3 + CBP) (V). Also, V _TN Does not change and remains at the lower threshold, but V _TP Becomes larger. As a result, the output of the inverter is discharged by M3, _OUT = 0V.
[0061]
Next, from t = t3 to t = t4, V _IN Falls, V C is generated by capacitive coupling of the capacitors C2 and C3. _BN ) V _BP Descends. At this time, both M5 and M6 are non-conductive. _BN Up to Vmin, V _BP Falls to Vlim. At this time, if the capacitance of the body of M3 is CBN, Vmin = C2 / (C2 + CBN) (V). Also, V _TN Is larger and V _TP Becomes smaller. As a result, the output of the inverter is charged by M4 and V _OUT = 1V.
[0062]
Next, from t = t5 to t = t6, V _IN Rises, V C is generated by capacitive coupling of the capacitors C2 and C3. _BN , V _BP Rises. At this time, M5 and M6 are non-conductive, _BN Up to Vlim, V _BP Rises to Vmax. Also, V _TN Is smaller and V _TP Becomes larger. As a result, the output of the inverter is discharged by M3, and V _OUT = 0V.
[0063]
Hereinafter, the same operation is repeated. As described above, in the inverter according to the present embodiment, the conventional gate and body, which reduce the absolute value of the threshold voltage of the MOS transistor that is turned on and increase the absolute value of the threshold value of the MOS transistor that is turned off, are directly connected. Take advantage of the features at the time of connection, and _F Is exceeded, unnecessary current can be prevented from flowing except in the initial state. Therefore, V _F The circuit operates normally even with the above power supply voltage, and V _F Even with the following power supply voltages, a circuit that is less susceptible to fluctuations in power supply voltage and noise can be provided.
[0064]
In the present embodiment, the gate and drain of M5 and the gate and drain of M6 are set to the same potential. However, the present invention is not limited to this, and the power supply voltage, ground voltage, threshold voltages of M5 and M6, and Vlim Depending on the relationship, different potentials may be used. The present invention may be applied not only to a one-input inverter circuit but also to a multi-input logic circuit, or may be applied to a signal transmission type circuit such as a transmission gate and a pass transistor logic circuit.
The present invention is not limited to the above embodiments of the present invention, and it is needless to say that various modifications can be made without departing from the spirit of the present invention.
[0065]
【The invention's effect】
According to the present invention, the following effects can be obtained.
[Brief description of the drawings]
FIG. 1 is a diagram showing a modification of the pass transistor network and the buffer circuit according to the first embodiment.
FIG. 2 is a circuit diagram showing an example of a two-input OR.
FIG. 3 is a circuit configuration diagram showing an example of a two-input NOR.
FIG. 4 is a circuit configuration diagram showing an example of a two-input EXOR.
FIG. 5 is a circuit diagram showing an example of a two-input EXNOR.
FIG. 6 shows an example of a limiter element;
FIG. 7 is a view showing a cross-sectional view of the limiter element of FIG. 6;
FIG. 8 is a diagram showing a body-source voltage, a threshold voltage, and a body-source current of a MOS transistor having a limiter element.
FIG. 9 shows an example of a limiter element;
FIG. 10 is a diagram showing a cross-sectional view of the limiter element of FIG. 9;
FIG. 11 is a diagram showing a body-source voltage, a threshold voltage, and a body-source current of a MOS transistor having a limiter element.
FIG. 12 is a diagram showing still another pass transistor network and a buffer circuit.
FIG. 13 is a diagram showing still another pass transistor network and a buffer circuit.
FIG. 14 is a diagram showing still another pass transistor network and a buffer circuit.
FIG. 15 is a diagram showing still another pass transistor network and a buffer circuit.
FIG. 16 is a diagram showing an nMOS transistor according to a second embodiment of the present invention.
FIG. 17 is a diagram showing an example of a limiter circuit used in FIG.
18 is a plan view and a cross-sectional view of the circuit in FIG.
FIG. 19 is a diagram showing DC characteristics of a body-source voltage, a threshold voltage, and a body-source current with respect to a gate-source voltage.
FIG. 20 is an inverter circuit using the nMOS transistor and the pMOS transistor of the present invention.
FIG. 21 shows a signal V applied to the inverter circuit of FIG. _IN Output voltage V when _OUT , M3 body voltage V _BN And threshold voltage V _TN , M4 body voltage V _BP And threshold voltage V _TP The figure which shows the transient waveform of FIG.
FIG. 22 is a circuit diagram showing a conventional two-input AND / NAND gate based on pass transistor logic.
FIG. 23 is a diagram showing a conventional nMOS transistor in which a conventional gate and body are directly connected.
FIG. 24 is a diagram showing DC characteristics of a body-source voltage, a threshold voltage, and a body-source current with respect to the gate-source voltage.
[Explanation of symbols]
1: Pass transistor network
21, 22, 31, 32 ... limiter element
M11 to M14: MOS transistors

Claims

A 2n input (where n is a signal) including at least one MOS transistor having a gate to which the first signal is input and a drain to which the second signal is input, and outputting a third signal and a fourth signal which is a complementary signal thereof. Natural number) pass transistor network,
A first limiter element that receives the third signal and outputs a fifth signal;
A first pMOS transistor having a source connected to the power supply, a gate connected to the first output node, a drain connected to the second output node, and the fifth signal input to the body of the semiconductor substrate;
A second limiter element to which the fourth signal is input and outputs a sixth signal;
A second pMOS having a source connected to the power supply terminal, a gate connected to the second output node, a drain connected to the first output node, and the sixth signal input to the body of the semiconductor substrate; Transistors and
A third limiter element that receives the third signal and outputs a seventh signal;
A first nMOS transistor having a source connected to a ground terminal, a drain connected to a second output node, a gate receiving the third signal, and a seventh signal input to a body of the semiconductor substrate; When,
A fourth limiter element that receives the fourth signal and outputs an eighth signal;
A second nMOS transistor having a source connected to a ground terminal, a drain connected to a first output node, a gate receiving the fourth signal, and a body receiving the eighth signal; And comprising
The first and second limiter elements are diodes whose output voltage is set to a first predetermined voltage equal to or higher than the potential of the ground terminal and equal to or lower than the potential of the power supply terminal with respect to an input voltage ;
The semiconductor wherein the third and fourth limiter elements are diodes whose output voltage is set to a second predetermined potential which is equal to or higher than the potential of the ground terminal and equal to or lower than the potential of the power supply terminal with respect to the input voltage. Integrated circuit device.

A 2n input (where n is a signal) including at least one MOS transistor having a gate to which the first signal is input and a drain to which the second signal is input, and outputting a third signal and a fourth signal which is a complementary signal thereof. Natural number) pass transistor network,
A first limiter element that receives the third signal and outputs a fifth signal;
A first pMOS transistor having a source connected to the power supply, a gate connected to the first output node, a drain connected to the second output node, and the fifth signal input to the body of the semiconductor substrate;
A second limiter element to which the fourth signal is input and outputs a sixth signal;
A second pMOS having a source connected to the power supply terminal, a gate connected to the second output node, a drain connected to the first output node, and the sixth signal input to the body of the semiconductor substrate; Transistors and
A third limiter element that receives the third signal and outputs a seventh signal;
A first nMOS transistor having a source connected to a ground terminal, a drain connected to a second output node, a gate receiving the third signal, and a seventh signal input to a body of the semiconductor substrate; When,
A fourth limiter element that receives the fourth signal and outputs an eighth signal;
A second nMOS transistor having a source connected to a ground terminal, a drain connected to a first output node, a gate receiving the fourth signal, and a body receiving the eighth signal; And comprising
The first and second limiter elements are pMOS transistors having an input voltage input to a source and an output voltage output from a drain, and a first built-in gate between the source and the body of the semiconductor substrate. A voltage lower than the voltage obtained by adding the voltage to the threshold voltage is applied ,
The third and fourth limiter elements are nMOS transistors having an input voltage input to a source and an output voltage output from a drain, and a gate having a second built-in transistor between the source and the body of the semiconductor substrate. A semiconductor integrated circuit device, wherein a voltage higher than a voltage obtained by adding a voltage to a threshold voltage is applied.

A 2n input (where n is a signal) including at least one MOS transistor having a gate to which the first signal is input and a drain to which the second signal is input, and outputting a third signal and a fourth signal which is a complementary signal thereof. Natural number) pass transistor network,
  A first limiter element that receives the third signal and outputs a fifth signal;
  A first nMOS transistor having a source connected to the ground terminal, a gate connected to the first output node, a drain connected to the second output node, and the fifth signal input to the body of the semiconductor substrate; ,
  A second limiter element to which the fourth signal is input and outputs a sixth signal;
  A second nMOS having a source connected to the ground terminal, a gate connected to the second output node, a drain connected to the first output node, and the sixth signal input to the body of the semiconductor substrate; Transistors and
  A third limiter element that receives the third signal and outputs a seventh signal;
  A first pMOS transistor in which a source is connected to a power supply terminal, a drain is connected to a second output node, the third signal is input to a gate, and the seventh signal is input to a body of the semiconductor substrate When,
  A fourth limiter element that receives the fourth signal and outputs an eighth signal;
  A second pMOS transistor having a source connected to a power supply terminal, a drain connected to a first output node, a gate receiving the fourth signal, and a body receiving the eighth signal; And comprising
  The first and second limiter elements are diodes whose output voltage is set to a first predetermined voltage equal to or higher than the potential of the ground terminal and equal to or lower than the potential of the power supply terminal with respect to an input voltage;
  The semiconductor wherein the third and fourth limiter elements are diodes whose output voltage is set to a second predetermined potential which is equal to or higher than the potential of the ground terminal and equal to or lower than the potential of the power supply terminal with respect to the input voltage. Integrated circuit device.

A 2n input (where n is a signal) including at least one MOS transistor having a gate to which the first signal is input and a drain to which the second signal is input, and outputting a third signal and a fourth signal which is a complementary signal thereof. Natural number) pass transistor network,
  A first limiter element that receives the third signal and outputs a fifth signal;
  A first nMOS transistor having a source connected to the ground terminal, a gate connected to the first output node, a drain connected to the second output node, and the fifth signal input to the body of the semiconductor substrate; ,
  A second limiter element to which the fourth signal is input and outputs a sixth signal;
  A second nMOS having a source connected to the ground terminal, a gate connected to the second output node, a drain connected to the first output node, and the sixth signal input to the body of the semiconductor substrate; Transistors and
  A third limiter element that receives the third signal and outputs a seventh signal;
  A first pMOS transistor in which a source is connected to a power supply terminal, a drain is connected to a second output node, the third signal is input to a gate, and the seventh signal is input to a body of the semiconductor substrate When,
  A fourth limiter element that receives the fourth signal and outputs an eighth signal;
  A second pMOS transistor having a source connected to a power supply terminal, a drain connected to a first output node, a gate receiving the fourth signal, and a body receiving the eighth signal; And comprising
  The first and second limiter elements are nMOS transistors having an input voltage input to a source and an output voltage output from a drain, and have a first built-in gate between the source and the body of the semiconductor substrate. A voltage higher than the voltage obtained by adding the voltage to the threshold voltage is applied,
  The third and fourth limiter elements have an input voltage input to a source and an output voltage output from a drain. A pMOS transistor that outputs a voltage, wherein a voltage lower than a voltage obtained by adding a second built-in voltage between a source and the body of the semiconductor substrate to a threshold voltage is applied to a gate. Semiconductor integrated circuit device.