JP2001267910A - Multi-value logic semiconductor device - Google Patents
Multi-value logic semiconductor deviceInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はシリコン・オン・イ
ンシュレータ(SOI)基板を用いた半導体集積回路の
4値以上の多値論理回路の構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit using a silicon-on-insulator (SOI) substrate.
【0002】[0002]
【従来の技術】従来の半導体集積回路、殊にMOS集積
回路においては1、0の2値論理が主に用いられて来
た。また、多値論理回路においては、多値をI2LやE
CLによる電流量で実現した例がある。あるいは。特開
平06−276087号のように絶縁ゲート電界効果型
トランジスタ(以下、MOSFETと略す)を用いた、
従来のバルク構造のMOS集積回路で構成した例もあ
る。2. Description of the Related Art In conventional semiconductor integrated circuits, in particular, MOS integrated circuits, binary logics of 1 and 0 have been mainly used. In a multi-valued logic circuit, multi-valued data is expressed by I 2 L or E
There is an example realized by the current amount by CL. Or. As disclosed in JP-A-06-276087, an insulated gate field effect transistor (hereinafter abbreviated as MOSFET) is used.
There is also an example in which a conventional MOS integrated circuit having a bulk structure is used.
【0003】[0003]
【発明が解決しようとする課題】さて、前述した1、0
の2値論理では集積回路としての情報処理効率が悪く、
チップ面積が大きくなり、コストが高くなるという課題
があった。The above-mentioned 1, 0
In binary logic, the information processing efficiency as an integrated circuit is poor,
There has been a problem that the chip area increases and the cost increases.
【0004】また、多値論理回路であってもI2LやE
CLで構成すると多大な消費電流、電力を要し、ゲート
規模の増大に伴って膨大な発熱を生じ、高温による限界
に達するという課題があった。[0004] Even in a multi-valued logic circuit, I 2 L or E
A large current consumption and a large amount of power are required for the configuration using the CL, and an enormous amount of heat is generated with an increase in the scale of the gate.
【0005】また、図13に示す、特開平06−276
087号の場合にはMOSFET(Metal Oxide Semico
nductor Field Effect Transistor) の構成が開示され
ているが、基板は通常バルクを用いており、基板が共通
であるので、異電位の電源を用いると正電位側、もしく
は負電位側のどちらかにおいて、バックゲート効果でM
OSFET1301、もしくはMOSFET1302の
実効的なスレツショルドが高くなり、動作速度の向上と
いう点ではまだ課題を残していた。また、異電源系の出
力端子を接続する際に短絡しないようにダイオード手段
1305、1306等を用いるが、一般にプロセスにも
よるがP拡散とN拡散を接合させたダイオードは順方向
でも0.5V〜0.8V程度の比較的大きな電圧降下が
あり、期待した出力電位が必ずしも得られないという課
題があった。[0005] Further, as shown in FIG.
In the case of No. 087, the MOSFET (Metal Oxide Semico
nductor Field Effect Transistor) is disclosed, but the substrate is usually bulk, and the substrate is common, so using a different potential power supply, either on the positive potential side or on the negative potential side, M with back gate effect
The effective threshold of the OSFET 1301 or the MOSFET 1302 is increased, and there is still a problem in terms of improving the operation speed. Diode means 1305, 1306, etc. are used so as not to short-circuit when connecting output terminals of different power supply systems. Generally, depending on the process, a diode in which P diffusion and N diffusion are joined together has a voltage of 0.5 V in the forward direction. There is a problem that there is a relatively large voltage drop of about 0.8 V and an expected output potential cannot always be obtained.
【0006】そこで、本発明はこのような課題を解決す
るもので、その目的とするところは、集積回路の論理を
多値化することにより、信号配線の効率化、論理回路規
模の圧縮を図り、低コストで大規模ゲートに対応するこ
とを目的とする。Therefore, the present invention solves such a problem, and an object of the present invention is to increase the efficiency of signal wiring and reduce the scale of a logic circuit by making the logic of an integrated circuit multi-valued. It is intended to support large-scale gates at low cost.
【0007】また、MOS集積回路によつて前記多値論
理回路を実現することにより、低消費電流、電力で低発
熱の大規模ゲート回路の実現を容易にすることを目的と
する。It is another object of the present invention to realize a large-scale gate circuit with low current consumption, low power consumption and low heat generation by realizing the multi-valued logic circuit by a MOS integrated circuit.
【0008】また、前記特開平06−276087号を
改良し、SOI基板上で異電源系のMOSFETを構成
することにより、バックゲート効果やダイオードの順方
向電圧降下を軽減して特性の良い、かつ高速動作可能な
多値論理回路を提供することを目的とする。Further, by improving the above-mentioned Japanese Patent Application Laid-Open No. 06-276087 and forming a MOSFET of a different power supply system on the SOI substrate, the back gate effect and the forward voltage drop of the diode are reduced, and the characteristics are good. It is an object of the present invention to provide a multi-valued logic circuit that can operate at high speed.
【0009】[0009]
【課題を解決するための手段】本発明の多値論理半導体
装置は、a)SOI基板を用い、b)Mを2以上の正の
整数として2M個の異なる電位レベルの複数の電源と、
c)M種類の異なるスレツショルド電圧のP型MOSF
ET群と、d)M種類の異なるスレツショルド電圧のN
型MOSFET群とからなり、e)前記2M個の電源を
電位の高い方から数えてK番目(1≦K≦M)の電源
を、前記M種類の異なるスレツショルド電圧の絶対値の
高い方からK番目のP型MOSFETのソース電極と接
続し、前記2M個の電源を電位の低い方から数えてK番
目の電源を、前記M種類の異なるスレツショルド電圧の
絶対値の高い方からK番目のN型MOSFETのソース
電極と接続し、該P型及びN型MOSFETが互いに相
補型に構成され、ドレイン電極が出力端子として互いに
接続された論理素子と、f)ソース電極と、ドレイン電
極と、ゲートを制御するゲート電極と、チャネル直下に
形成されたボディに接続されたボディ電極を有する絶縁
ゲート電界効果型トランジスタであって、かつ前記ドレ
イン電極とゲート電極とボディ電極を互いに接続したこ
とからなるMOSダイオードとからなり、g)前記複数
個の論理素子において、K=K1番目の論理素子とK=
K2番目の論理素子の出力端子が前記MOSダイオード
を介在して接続された合成論理素子を有することを特徴
とする。According to the present invention, there is provided a multilevel logic semiconductor device comprising: a) a SOI substrate; b) a plurality of power supplies having 2M different potential levels, where M is a positive integer of 2 or more;
c) M types of P-type MOSFs having different threshold voltages
ET group and d) N different threshold voltages of M kinds
E) counting the 2M power supplies from the higher potential, and setting the K-th (1 ≦ K ≦ M) power supply from the higher absolute value of the M kinds of different threshold voltages to K The K-th power supply is connected to the source electrode of the P-th MOSFET and the K-th power supply is counted from the lower potential, and the K-th power supply is counted from the higher absolute value of the M different threshold voltages. A logic element connected to a source electrode of a MOSFET, wherein the P-type and N-type MOSFETs are configured to be complementary to each other, and a drain electrode is connected to each other as an output terminal; and f) a source electrode, a drain electrode, and a gate are controlled. An insulated gate field effect transistor having a gate electrode connected to the body and a body electrode connected to a body formed immediately below the channel, wherein the drain electrode and the gate electrode And it consists of a MOS diode consists of connecting the body electrode to each other, g) in the plurality of logic elements, K = K1 th logical element and K =
The output terminal of the K2th logic element has a combined logic element connected via the MOS diode.
【0010】また、前記シリコン・オン・インシュレー
タ基板上の絶縁ゲート電界効果型トランジスタが部分空
乏層型であることを特徴とする。The insulated gate field effect transistor on the silicon-on-insulator substrate is of a partially depleted layer type.
【作用】本発明の上記の構成によれば、多電源と、複数
の異なるスレッショルド電圧のP型MOSFETとN型
MOSFETを組み合わせるので、多値(4値以上)の
出力値の論理回路が得られる。According to the above-mentioned structure of the present invention, since a multi-power supply is combined with a plurality of P-type MOSFETs and N-type MOSFETs having different threshold voltages, a logic circuit having multi-valued (four or more) output values can be obtained. .
【0011】また、MOS集積回路で相補型の回路構成
が得られるので、低消費電力の多値論理回路となる。Further, since a complementary circuit configuration can be obtained with a MOS integrated circuit, a multi-valued logic circuit with low power consumption can be obtained.
【0012】また、SOI基板上に構成しているので、
異電源のMOSFETを組み合わせてもバックゲート効
果による特性悪化もなく、また出力電位が異なる出力端
子を接続する際に介在させるダイオード手段として、ボ
ディ電位をゲート電位と同一にしたMOSダイオードを
用いるので、順方向電圧降下が少なくなり、高速応答性
等の電気特性のよい多値論理回路が実現する。Further, since the device is formed on an SOI substrate,
Even if MOSFETs of different power supplies are combined, there is no deterioration in characteristics due to the back gate effect, and as a diode means interposed when connecting output terminals having different output potentials, a MOS diode whose body potential is equal to the gate potential is used. A forward voltage drop is reduced, and a multi-valued logic circuit with good electrical characteristics such as high-speed response is realized.
【0013】[0013]
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図1は本発明の第1の実施例を示す4値のイン
バータ回路に適用した場合の回路図と真理値表を示す図
である。図1(a)の回路はSOI基板上に構成されて
いる。図1(a)において正極の第1電源+VDD1と正極
の第2電源+VDD2と負極の第1電源-VSS1と負極の第2
電源-VSS2の4種類の電源がある。101はスレッショ
ルド電圧VTP1を持っているP型MOSFETである。
103はVTP1に較べて高いスレッショルド電圧VTP2を
持っているP型MOSFETである。102はスレッシ
ョルド電圧VTN1を持っているN型MOSFETであ
る。104はVTN1に較べて高いスレッショルド電圧VT
N2を持っているN型MOSFETである。105はP型
MOSFETのゲートとドレイン及びボディを接続した
ことからなるMOSダイオードである。106はN型M
OSFETのゲートとドレイン及びボディを接続したこ
とからなるMOSダイオードである。P型MOSFET
101のソース電極は+VDD1に接続され、ドレイン電極
はMOSダイオード105のソースである正極に接続さ
れ、MOSダイオード105のドレインである負極は出
力端子108に接続されている。N型MOSFET10
2のソース電極は-VSS1に接続され、ドレイン電極はM
OSダイオード106のソースである負極に接続され、
MOSダイオード106のドレインである正極は出力端
子108に接続されている。P型MOSFET103の
ソース電極は+VDD2に接続され、ドレイン電極は出力端
子108に接続されている。N型MOSFET104の
ソース電極は-VSS2に接続され、ドレイン電極は出力端
子108に接続されている。MOSFET101、10
2、103、104それぞれのゲート電極は互いに接続
され、かつ入力端子107に接続されている。さてP型
MOSFET101のスレッショルド電圧VTP1におい
ては +VDD2 > +VDD1 > 0 > -VSS1 > -VSS2 として VDD1 + VSS1 > VTP1 > 0 の関係があり、P型MOSFET101はゲート電位が
-VSS2、及び-VSS1で共にオン(ON)し、+VDD2、+
VDD1で共にオフ(OFF)する。P型MOSFET1
03のスレッショルド電圧VTP2はVTP1よりも高い値に
設定され VDD2 + VSS2 > VTP2 > VDD2 + VSS1 の関係がある。つまりP型MOSFET103はゲート
電位が-VSS2のときはオンするが-VSS1ではオンせず、
オフのままである。また当然のごとく+VDD2、+VDD1で
はオフしている。N型MOSFET102のスレッショ
ルド電圧VTN1においては VDD1 + VSS1 > VTN1 > 0 の関係があり、N型MOSFET102はゲート電位が
+VDD2、及び+VDD1で共にオンし、-VSS2、-VSS1で共
にオフする。N型MOSFET104のスレッショルド
電圧VTN2はVTN1よりも高い値に設定され、 VDD2 + VSS2 > VTN2 > VDD1 + VSS2 の関係がある。したがってN型MOSFET104はゲ
ート電位が+VDD2のときはオンするが+VDD1ではオンせ
ず、オフのままである。また当然のごとく-VSS2、-VS
S1ではオフしている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to examples. FIG. 1 is a diagram showing a circuit diagram and a truth table when applied to a quaternary inverter circuit according to a first embodiment of the present invention. The circuit in FIG. 1A is configured on an SOI substrate. In FIG. 1A, a positive first power supply + VDD1, a positive second power supply + VDD2, a negative first power supply -VSS1, and a negative second power supply.
There are four types of power supplies-power supply-VSS2. 101 is a P-type MOSFET having a threshold voltage VTP1.
103 is a P-type MOSFET having a threshold voltage VTP2 higher than VTP1. Reference numeral 102 denotes an N-type MOSFET having a threshold voltage VTN1. 104 is a threshold voltage VT higher than VT1
It is an N-type MOSFET having N2. Reference numeral 105 denotes a MOS diode formed by connecting the gate, the drain, and the body of the P-type MOSFET. 106 is N-type M
This is a MOS diode formed by connecting the gate, the drain, and the body of the OSFET. P-type MOSFET
The source electrode of 101 is connected to + VDD1, the drain electrode is connected to the positive electrode which is the source of the MOS diode 105, and the negative electrode which is the drain of the MOS diode 105 is connected to the output terminal 108. N-type MOSFET 10
2 has a source electrode connected to -VSS1 and a drain electrode connected to M
Connected to the negative electrode that is the source of the OS diode 106,
The positive electrode, which is the drain of the MOS diode 106, is connected to the output terminal 108. The source electrode of the P-type MOSFET 103 is connected to + VDD2, and the drain electrode is connected to the output terminal 108. The source electrode of the N-type MOSFET 104 is connected to -VSS2, and the drain electrode is connected to the output terminal 108. MOSFET 101, 10
The gate electrodes 2, 103 and 104 are connected to each other and to the input terminal 107. Now, in the threshold voltage VTP1 of the P-type MOSFET 101, there is a relation of VDD1 + VSS1>VTP1> 0 as + VDD2> + VDD1>0>-VSS1> -VSS2, and the gate potential of the P-type MOSFET 101 is
Both are turned on at -VSS2 and -VSS1, and + VDD2, + VDD2
Both are turned off (OFF) at VDD1. P-type MOSFET1
The threshold voltage VTP2 of 03 is set to a value higher than VTP1, and there is a relation of VDD2 + VSS2>VTP2> VDD2 + VSS1. That is, the P-type MOSFET 103 turns on when the gate potential is -VSS2, but does not turn on at -VSS1,
It remains off. As a matter of course, it is off at + VDD2 and + VDD1. At the threshold voltage VTN1 of the N-type MOSFET 102, there is a relation of VDD1 + VSS1>VTN1> 0, and the gate potential of the N-type MOSFET 102 is
Both are turned on at + VDD2 and + VDD1, and are turned off at -VSS2 and -VSS1. The threshold voltage VTN2 of the N-type MOSFET 104 is set to a value higher than VTN1, and there is a relationship of VDD2 + VSS2>VTN2> VDD1 + VSS2. Therefore, the N-type MOSFET 104 turns on when the gate potential is + VDD2, but does not turn on at + VDD1 and remains off. Also, naturally -VSS2, -VS
It is off in S1.
【0014】以上より、入力端子107に+VDD2の電位
が加わるとN型MOSFET102とN型MOSFET
104がオンし、N型MOSFET102から-VSS1
が、またN型MOSFET104から-VSS2がそれぞれ
出力端子108に供給されるが、MOSダイオード10
6があるので出力端子108は-VSS2の電位となる。ま
た入力端子107に+VDD1の電位が加わるとオンするの
はN型MOSFET102のみであるので出力端子10
8は-VSS1の電位となる。また、入力端子107に-VS
S1の電位が加わるとオンするのはP型MOSFET10
1のみであるので出力端子108は+VDD1の電位とな
る。また、入力端子107に-VSS2の電位が加わるとP
型MOSFET101とP型MOSFET103がオン
し、P型MOSFET101から+VDD1が、また、P型
MOSFET103から+VDD2がそれぞれ出力端子10
8に供給されるがダイオード105があるので出力端子
108は+VDD2の電位となる。以上を整理して真理値表
とした図が図1の(b)である。As described above, when the potential of + VDD2 is applied to the input terminal 107, the N-type MOSFET 102 and the N-type MOSFET
104 is turned on, and -VSS1
, And −VSS2 are supplied from the N-type MOSFET 104 to the output terminal 108, respectively.
6, the output terminal 108 has the potential of -VSS2. When the potential of + VDD1 is applied to the input terminal 107, only the N-type MOSFET 102 is turned on.
8 becomes the potential of -VSS1. Also, -VS is applied to the input terminal 107.
The P-type MOSFET 10 turns on when the potential of S1 is applied.
Since it is only 1, the output terminal 108 has the potential of + VDD1. When a potential of -VSS2 is applied to the input terminal 107, P
The MOSFET 101 and the P-type MOSFET 103 are turned on, and + VDD1 is output from the P-type MOSFET 101 and + VDD2 is output from the P-type MOSFET 103, respectively.
The output terminal 108 has a potential of + VDD2 because of the presence of the diode 105. FIG. 1B is a diagram in which the above is organized into a truth table.
【0015】また、一般には次のような制約はないが、
分かりやすくするために VDD1 = VSS1 = E1 VDD2 = VSS2 = E2 とすれば +VDD1 = +E1 -VSS1 = -E1 +VDD2 = +E2 -VSS2 = -E2 となるので、この条件の基に図1(b)を書き直すと図
1(c)になる。図1(c)の真理値表を見ると、図1
(a)の回路が4値のインバータ回路となっていること
が分かる。Although there are generally no restrictions as follows,
For simplicity, if VDD1 = VSS1 = E1 VDD2 = VSS2 = E2, then + VDD1 = + E1-VSS1 = -E1 + VDD2 = + E2-VSS2 = -E2, and FIG. FIG. 1C is obtained by rewriting b). Looking at the truth table of FIG.
It can be seen that the circuit of (a) is a quaternary inverter circuit.
【0016】以上の説明において、各MOSFETはS
OI基板上に構成されているので、ボディは各MOSF
ET毎に独立しており、従来のバルクCMOSのように
基板が共通となる必然性はなく、異なる電源のMOSF
ETがチップ上に混在していてもソース電位より基板電
位が高くなることはない。したがって、バックゲート効
果によるスレッショルド電圧の上昇が起こらず、良好な
動作が期待できる。In the above description, each MOSFET is S
The body is formed on each MOSF
It is independent for each ET, and it is not necessary to use a common substrate as in the conventional bulk CMOS.
Even if ET is mixed on the chip, the substrate potential does not become higher than the source potential. Therefore, the threshold voltage does not increase due to the back gate effect, and good operation can be expected.
【0017】また、以上の回路において、MOSダイオ
ード105、106を用いているが、前述の多値の機能
を良好な電気特性のもとにおいて行うにはダイオード手
段の順方向の電圧降下が少ないことが重要なポイントで
ある。したがって、次に本発明で用いるMOSダイオー
ドについて、図8、9、10、11を用いて詳しく説明
する。In the above circuit, the MOS diodes 105 and 106 are used. However, in order to perform the above-described multi-valued function under good electric characteristics, the forward voltage drop of the diode means must be small. Is an important point. Therefore, the MOS diode used in the present invention will be described in detail with reference to FIGS.
【0018】図8は本発明にもちいるMOSダイオード
回路の回路図である。図8において、801はソース電
極、802はドレイン電極、803はゲート電極、80
4はチャネル直下に位置するボディであり、かつ電位を
取り出す為のボディ電極である。ここで、ゲート電極8
03とボディ電極804は互いに接続され、かつドレイ
ン電極802に接続されている。また、図8のMOSダ
イオード回路を構成するMOSFETは埋め込み酸化膜
を有するSOI基板の上に形成されている。この様子を
図9で次に説明する。図9はSOI基板において、MO
SFETを構成した断面図である。図9において、90
5は二酸化珪素(SiO2)を主成分とする埋め込み酸化
膜層である。また、901はP型拡散からなり、ソース
電極、902はP型拡散からなり、ドレイン電極、90
3はゲート電極である。また、図9では部分空乏層型の
SOIであって、904はN型の薄い濃度の拡散層から
なるボディである。また、906は基板である。また、
907は二酸化珪素(SiO2)を主成分とする選択的酸
化膜層(LOCOS)であって絶縁層である。ボディ9
04はMOSFETのチャネル直下に位置し、通常バル
クのMOSFETでは基板のウエルに相当するものであ
る。しかし、SOI基板においては埋め込み酸化膜90
5の絶縁層が存在しているので、ボディ904はそのま
までは電位的に独立している。図10は図9のMOSF
ETを上から見た平面図であって、図9において示した
ボディ904の電位を取り出す場合の一例を示すもので
ある。図10において、1001はP型拡散からなり、
ソース電極、1002はP型拡散からなり、ドレイン電
極、1003はゲート電極である。図10においては図
9に示すボディ904はゲート1003の下に存在する
ので見えない。しかし、ゲート1003のチャネル直下
に存在し、コンタクト穴1007の直下まで来ている。
そしてコンタクト穴に濃いN型拡散をおこない、かつア
ルミ配線層で覆うことにより、図9、図10におけるボ
ディ904とゲート電極903および1003が電気的
に導通する。また、ドレイン電極902および1002
と、ゲート電極903および1003をコンタクトとア
ルミ配線の工程で接続することにより、図8に示すMO
Sダイオード回路が構成できる。なお、図9はMOSF
ETの中央の断面図を示しているので、MOSFETの
端に位置する図10のコンタクト穴1007における前
述の構成は示されていない。FIG. 8 is a circuit diagram of a MOS diode circuit used in the present invention. 8, 801 is a source electrode, 802 is a drain electrode, 803 is a gate electrode, 80
Reference numeral 4 denotes a body located immediately below the channel and a body electrode for extracting a potential. Here, the gate electrode 8
03 and the body electrode 804 are connected to each other and to the drain electrode 802. Further, the MOSFETs constituting the MOS diode circuit of FIG. 8 are formed on an SOI substrate having a buried oxide film. This will be described below with reference to FIG. FIG. 9 shows an MOI on an SOI substrate.
It is sectional drawing which comprised SFET. In FIG. 9, 90
5 is a buried oxide film layer mainly composed of silicon dioxide (S i O 2). Reference numeral 901 denotes a source electrode, and reference numeral 902 denotes a source electrode.
3 is a gate electrode. FIG. 9 shows a partially depleted layer type SOI. Reference numeral 904 denotes a body made of an N-type lightly doped diffusion layer. Reference numeral 906 denotes a substrate. Also,
907 is an insulating layer a selective oxide film layer mainly composed of silicon dioxide (S i O 2) (LOCOS ). Body 9
Reference numeral 04 is located immediately below the channel of the MOSFET, and usually corresponds to a well of a substrate in a bulk MOSFET. However, in the SOI substrate, the buried oxide film 90
Since there are five insulating layers, the body 904 is electrically independent as it is. FIG. 10 shows the MOSF of FIG.
FIG. 10 is a plan view of the ET as viewed from above, and shows an example of a case where the potential of the body 904 shown in FIG. 9 is extracted. In FIG. 10, 1001 is composed of P-type diffusion,
A source electrode 1002 is made of P-type diffusion, and a drain electrode 1003 is a gate electrode. In FIG. 10, the body 904 shown in FIG. 9 is not visible because it exists below the gate 1003. However, it exists immediately below the channel of the gate 1003 and reaches just below the contact hole 1007.
Then, the body 904 and the gate electrodes 903 and 1003 in FIGS. 9 and 10 are electrically connected by performing a deep N-type diffusion on the contact hole and covering the contact hole with an aluminum wiring layer. In addition, the drain electrodes 902 and 1002
And the gate electrodes 903 and 1003 are connected to the contacts in the step of aluminum wiring, so that the MO shown in FIG.
An S diode circuit can be configured. FIG. 9 shows the MOSF
Since the sectional view at the center of the ET is shown, the above-described configuration in the contact hole 1007 of FIG. 10 located at the end of the MOSFET is not shown.
【0019】さて、図8において、MOSFETはゲー
ト電極とドレイン電極が接続されているのでソース電極
801がゲート電極803より高い電位の場合は飽和領
域で動作し、MOSFETのコンダクタンス定数を
βP、スレッショルド電圧をVTH、ゲート・ソース間の
電圧をVGS(図8の回路ではドレイン・ソース間の電圧
V DS、および電源間電圧VDDに等しく、VGS=VDDとお
く)、ソース・ドレイン間に流れる電流をIDSとすれ
ば、 IDS=1/2・βP(VDD−VTH)2 となる。この式は順方向の電圧に対しては電源電圧VDD
に対し、スレッショルド電圧のVTH分だけ、電圧降下す
ることを示している。また、ゲート電極803がソース
電極801より高い電位となる逆方向に対しては電流は
流れない。In FIG. 8, the MOSFET is a gate.
Source electrode and drain electrode are connected, so the source electrode
If 801 is higher than the gate electrode 803, the saturation area
Operating in the range, and the conductance constant of the MOSFET
βPAnd the threshold voltage to VTH, Between gate and source
Voltage to VGS(In the circuit of FIG. 8, the voltage between drain and source
V DS, And voltage V between power suppliesDDEqual to, VGS= VDDToo
And the current flowing between the source and drainDSTomorrow
If IDS= 1/2 · βP(VDD-VTH)Two Becomes This equation is the power supply voltage V for the forward voltage.DD
With respect to the threshold voltage VTHVoltage drops by minutes
Which indicates that. In addition, the gate electrode 803 is a source
In the opposite direction where the potential is higher than the electrode 801, the current is
Not flowing.
【0020】さて、ボディがどの電位をとるかによって
MOSFETのスレッショルド電圧は影響を受ける。従
来より良く用いられる通常バルクのP型MOSFETの
一般的な使い方は基板(ボディに相当)を電源の+VDD
に接続する。これは通常バルクのMOSFETでは基板
が各MOSFET毎に独立しておらず、広く他のMOS
FETと共通であって電源電位に固定して使うのが素子
の安定性や集積効率の観点から自然であるからである。
また、MOSFETのスレッショルド電圧の定義も基板
(ボディに相当)が電源の+VDD、もしくはソース電極
に接続した状態でなされる。それに対し、ボディ(基
板)電位をソース電極以外の電位にした場合はボディが
どの電位をとるかによってMOSFETのスレッショル
ド電圧は影響を受ける。これはバックゲート効果とよば
れている。このバックゲート効果によるスレッショルド
電圧の変化分は以下のように近似的に表される。The threshold voltage of the MOSFET is influenced by the potential of the body. Common use of P-type MOSFET of normal bulk often used conventionally the substrate (corresponding to the body) to the power supply + V DD
Connect to This is because the substrate is usually not independent for each MOSFET in a bulk MOSFET, and widely used for other MOSFETs.
This is because it is natural to use the FET in common with the FET and fixed at the power supply potential from the viewpoint of the stability of the element and the integration efficiency.
Further, the threshold voltage of the MOSFET is defined in a state where the substrate (corresponding to the body) is connected to + V DD of the power supply or the source electrode. On the other hand, when the body (substrate) potential is set to a potential other than the source electrode, the threshold voltage of the MOSFET is affected by which potential the body takes. This is called the back gate effect. The variation of the threshold voltage due to the back gate effect is approximately expressed as follows.
【0021】△VTH={(2εsiεo・q・NSUB)1/2/C
o}・{(2Φf+V)1/2−(2Φf)1/ 2} ここで、εsi はシリコンの比誘電率、εoは真空の誘電
率、qは電子の電荷量、 NSUBはボディの不純物濃度、
Coは単位面積当たりのゲート容量、Vは電源電圧、Φf
はボディの不純物濃度によってインストリックなシリコ
ンとの間に生じるフェルミ電位である。ΔV TH = {(2ε si ε o · q · N SUB ) 1/2 / C
o} · {(2Φ f + V) 1/2 - in (2Φ f) 1/2} where, epsilon si is the dielectric constant of silicon, epsilon o is the vacuum dielectric constant, q is the electron charge quantity, N SUB Is the impurity concentration of the body,
Co is the gate capacitance per unit area, V is the power supply voltage, Φ f
Is the Fermi potential generated between the insulator silicon and the impurity according to the impurity concentration of the body.
【0022】以上の式から見られるように、バックゲー
ト効果によるスレッショルド電圧の変化分は電源電圧や
プロセスパラメータによって変わるので、一概には言え
ないが、それでも前述の従来のダイオード素子の順方向
電圧降下に匹敵する値が期待できることが多い。As can be seen from the above equation, the change in the threshold voltage due to the back gate effect varies depending on the power supply voltage and the process parameters. Can often be expected to be comparable to
【0023】さて、図8の回路のように、ボディをゲー
トに接続したとき、ゲートがMOSFETをオン(O
N)させる場合の電位である低電位(Low)の場合は
ボディも低電位となり、従来の通常の使い方のボディ電
位が高電位(High)の場合とは異なる。図8の回路
の場合にはバックゲート効果はよりオン(ON)し易く
なるような低いスレッショルド電圧に変化する。Now, when the body is connected to the gate as in the circuit of FIG. 8, the gate turns on the MOSFET (O
In the case of a low potential (Low), which is the potential in the case of N), the body also has a low potential, which is different from the case where the body potential in the conventional normal usage is a high potential (High). In the case of the circuit of FIG. 8, the back gate effect changes to a low threshold voltage that makes it easier to turn on.
【0024】また、ゲートがMOSFETをオフ(OF
F)させる場合の電位では図8の回路では高電位(Hi
gh)の場合はボディも高電位となり、通常の場合の電
位(High)と同じであるので、この場合にはバック
ゲート効果はなく、スレツショルドも変化せず、このよ
うな接続によってリーク電流が生じるようなことはな
い。したがって、図8の回路は逆方向のリーク電流は同
じレベルを保ちながら、順方向の電流は実質的にスレッ
ショルドが下がった分だけ流れやすくなり、かつ等価的
に順方向の電圧降下が少なくなる。この様子を示したの
が図12であって、従来のような回路の特性を1200
とすれば、図8の本発明に用いるMOSダイオード回路
では図12の1201に示す特性が得られる。以上よ
り、順方向の電圧降下の少ないMOSダイオード素子が
得られることが解る。The gate turns off the MOSFET (OF
F), a high potential (Hi) in the circuit of FIG.
gh), the body also has a high potential, which is the same as the normal potential (High). In this case, there is no back gate effect, the threshold does not change, and a leak current occurs due to such connection. There is no such thing. Therefore, in the circuit shown in FIG. 8, while the reverse leakage current is maintained at the same level, the forward current is more likely to flow as much as the threshold is lowered, and the forward voltage drop is equivalently reduced. FIG. 12 shows this state, in which the characteristics of a conventional circuit are compared to 1200.
Then, in the MOS diode circuit used in the present invention in FIG. 8, the characteristic shown by 1201 in FIG. 12 is obtained. From the above, it can be understood that a MOS diode element having a small forward voltage drop can be obtained.
【0025】図11はN型MOSFETの場合のMOS
ダイオード回路の回路図である。図8ではP型MOSF
ETの例であったのに対し、図11ではN型MOSFE
Tで構成した場合を示しており、P型、N型の差はある
が順方向の電圧降下が少ないという原理、及び効果は同
様である。このN型のMOSダイオードは実施例の図1
におけるMOSダイオード106に使用されている。FIG. 11 shows a MOS in the case of an N-type MOSFET.
It is a circuit diagram of a diode circuit. In FIG. 8, a P-type MOSF
In contrast to the ET example, FIG.
This figure shows a case where the transistor is composed of T, and the principle and the effect that the voltage drop in the forward direction is small although there is a difference between the P type and the N type are the same. This N-type MOS diode is shown in FIG.
Are used for the MOS diode 106 in FIG.
【0026】さて、図2は本発明の第2の実施例を示す
6値のインバータ回路に適用した場合の回路図と真理値
表を示す図である。図2(a)において正極の第1電源
+VDD1と正極の第2電源+VDD2と正極の第3電源+VDD3
と負極の第1電源-VSS1と負極の第2電源-VSS2と負極
の第3電源-VSS3の6種の電源がある。201はスレッ
ショルド電圧VTP1を持っているP型MOSFETであ
る。203はVTP1に較べて高いスレッショルド電圧VT
P2を持っているP型MOSFETである。205はVTP
1、VTP2に較べて更に高いスレッショルド電圧VTP3を
持っているP型MOSFETである。202はスレッシ
ョルド電圧VTN1を持っているN型MOSFETであ
る。204はVTN1に較べて高いスレッショルド電圧VT
N2を持っているN型MOSFETである。206はVTN
1、VTN2に較べて更に高いスレッショルド電圧VTN3を
持っているN型MOSFETである。207、209は
P型MOSFETによるMOSダイオードである。ま
た、208、210はN型MOSFETによるMOSダ
イオードである。FIG. 2 shows a circuit diagram and a truth table when applied to a six-valued inverter circuit according to a second embodiment of the present invention. In FIG. 2A, a positive first power source
+ VDD1, a positive second power supply + VDD2, and a positive third power supply + VDD3
There are six power supplies: a first power supply -VSS1 for the negative electrode, a second power supply -VSS2 for the negative electrode, and a third power supply -VSS3 for the negative electrode. 201 is a P-type MOSFET having a threshold voltage VTP1. 203 is a threshold voltage VT higher than VTP1
It is a P-type MOSFET having P2. 205 is VTP
1. A P-type MOSFET having a threshold voltage VTP3 higher than VTP2. Reference numeral 202 denotes an N-type MOSFET having a threshold voltage VTN1. 204 is a higher threshold voltage VT compared to VTN1
It is an N-type MOSFET having N2. 206 is VTN
1. An N-type MOSFET having a higher threshold voltage VTN3 than VTN2. MOS diodes 207 and 209 are P-type MOSFETs. Reference numerals 208 and 210 denote MOS diodes using N-type MOSFETs.
【0027】P型MOSFET201のソース電極は+
VDD1に接続され、ドレイン電極はMOSダイオード2
07の正極に接続され、MOSダイオード207の負極
は出力端子212に接続されている。N型MOSFET
202のソース電極は-VSS1に接続され、ドレイン電極
はMOSダイオード208の負極に接続され、MOSダ
イオード208の正極は出力端子212に接続されてい
る。P型MOSFET203のソース電極は+VDD2に接
続され、ドレイン電極はMOSダイオード209の正極
に接続され、MOSダイオード209の負極は出力端子
212に接続されている。N型MOSFET204のソ
ース電極は-VSS2に接続され、ドレイン電極はMOSダ
イオード210の負極に接続され、MOSダイオード2
10の正極は出力端子212に接続されている。P型M
OSFET205のソース電極は+VDD3に接続され、ド
レイン電極は出力端子212に接続されている。N型M
OSFET206のソース電極は-VSS3に接続され、ド
レイン電極は出力端子212に接続されている。MOS
FET201、202、203、204、205、20
6のゲート電極は互いに接続され、かつ入力端子211
に接続されている。The source electrode of the P-type MOSFET 201 is
VDD1 and the drain electrode is MOS diode 2
The negative terminal of the MOS diode 207 is connected to the output terminal 212. N-type MOSFET
The source electrode of 202 is connected to -VSS1, the drain electrode is connected to the negative electrode of MOS diode 208, and the positive electrode of MOS diode 208 is connected to output terminal 212. The source electrode of the P-type MOSFET 203 is connected to + VDD2, the drain electrode is connected to the positive electrode of the MOS diode 209, and the negative electrode of the MOS diode 209 is connected to the output terminal 212. The source electrode of the N-type MOSFET 204 is connected to -VSS2, the drain electrode is connected to the negative electrode of the MOS diode 210,
The positive electrode of 10 is connected to the output terminal 212. P type M
The source electrode of the OSFET 205 is connected to + VDD3, and the drain electrode is connected to the output terminal 212. N type M
The source electrode of the OSFET 206 is connected to -VSS3, and the drain electrode is connected to the output terminal 212. MOS
FETs 201, 202, 203, 204, 205, 20
6 are connected to each other and the input terminal 211
It is connected to the.
【0028】+VDD2、+VDD1、-VSS1、-VSS2とP型M
OSFET201のスレッショルド電圧VTP1、P型M
OSFET203のスレッショルド電圧VTP2、N型M
OSFET202のスレッショルド電圧VTN1、N型M
OSFET204のスレッショルド電圧VTN2の関係は
図1(a)の4値インバータ回路におけるMOSFET
101、103、102、104の関係と同じである。
さて新たに加わったP型MOSFET205のスレッシ
ョルド電圧VTP3においては +VDD3 > +VDD2 > +VDD1 > 0 > -VSS1 > -VS
S2 > -VSS3 として VDD3 + VSS3 > VTP3 > VDD3 + VSS2 の関係があり、P型MOSFET205はゲート電位が
-VSS3のときはオンするが、-VSS2、-VSS1ではオンせ
ず、オフのままである。また当然のごとく+VDD3、+VD
D2、+VDD1ではオフしている。N型MOSFET206
のスレッショルド電圧VTN3においては VDD3 + VSS3 > VTN3 > VDD2 + VSS3 の関係があり、N型MOSFET206はゲート電位が
+VDD3のときはオンするが、+VDD2、+VDD1ではオンせ
ず、オフのままである。また当然のごとく-VSS3、-VS
S2、-VSS1ではオフしている。以上の構成により、入力
端子の電位と出力端子の電位の関係は図1の4値インバ
ータ回路と同様の理由で図2(b)の真理値表の図の関
係となり、分かりやすくする為に VDD1 = VSS1 = E1 VDD2 = VSS2 = E2 VDD3 = VSS3 = E3 とすれば図2(b)は図2(c)のようになる。図2
(c)の真理値表を見ると図2(a)の回路が6値のイ
ンバータ回路となっていることが分かる。+ VDD2, + VDD1, -VSS1, -VSS2 and P-type M
OSFET 201 threshold voltage VTP1, P-type M
OSFET203 threshold voltage VTP2, N-type M
OSFET 202 threshold voltage VTN1, N-type M
The relationship between the threshold voltage VTN2 of the OSFET 204 is based on the MOSFET in the four-valued inverter circuit shown in FIG.
The relationship is the same as 101, 103, 102, 104.
Now, at the newly added threshold voltage VTP3 of the P-type MOSFET 205, + VDD3> + VDD2> + VDD1>0>-VSS1> -VS
There is a relationship of VDD3 + VSS3>VTP3> VDD3 + VSS2 as S2> -VSS3, and the gate potential of the P-type MOSFET 205 is
It turns on at -VSS3, but does not turn on at -VSS2 and -VSS1, and remains off. Also, of course, + VDD3, + VDD
It is off at D2 and + VDD1. N-type MOSFET 206
In the threshold voltage VTN3, there is a relation of VDD3 + VSS3>VTN> VDD2 + VSS3, and the N-type MOSFET 206 has a gate potential of
It turns on at + VDD3, but does not turn on at + VDD2 and + VDD1, and remains off. Also, naturally -VSS3, -VS
It is off in S2 and -VSS1. With the above configuration, the relationship between the potential of the input terminal and the potential of the output terminal becomes the relationship of the diagram of the truth table of FIG. 2B for the same reason as in the quaternary inverter circuit of FIG. = VSS1 = E1 VDD2 = VSS2 = E2 VDD3 = VSS3 = E3 FIG. 2 (b) is as shown in FIG. 2 (c). FIG.
Looking at the truth table of (c), it can be seen that the circuit of FIG. 2A is a six-valued inverter circuit.
【0029】図3は本発明の第3の実施例を示す4値の
ノア回路(非論理和回路、以下NOR回路と略す)に適
用した場合の回路である。図3(a)において電源とし
ては+VDD2、+VDD1、-VSS1、-VSS2がある。P型MO
SFET301、302のスレッショルド電圧はVTP1
である。N型MOSFET303、304のスレッショ
ルド電圧はVTN1である。P型MOSFET305、3
06のスレッショルド電圧はVTP2である。N型MOS
FET307、308のスレッショルド電圧はVTN2で
ある。さてP型MOSFET301のソース電極は+VD
D1に接続され、ドレイン電極はP型MOSFET302
のソース電極に接続され、P型MOSFET302のド
レイン電極はMOSダイオード309の正極に接続さ
れ、MOSダイオード309の負極は出力端子319に
接続されている。N型MOSFET303、304のソ
ース電極は共に-VSS1に接続され、それぞれのドレイン
電極は互いに接続され、かつMOSダイオード310の
負極に接続されている。MOSダイオード310の正極
は出力端子319に接続されている。またP型MOSF
ET301のゲート電極311とN型MOSFET30
3のゲート電極313は共に第1の入力端子Aに接続さ
れ、P型MOSFET302のゲート電極312とN型
MOSFET304のゲート電極314は共に第2の入
力端子Bに接続されている。FIG. 3 shows a circuit according to a third embodiment of the present invention when applied to a quaternary NOR circuit (non-OR circuit, hereinafter abbreviated as NOR circuit). In FIG. 3A, there are + VDD2, + VDD1, -VSS1, and -VSS2 as power sources. P-type MO
The threshold voltage of the SFETs 301 and 302 is VTP1
It is. The threshold voltages of the N-type MOSFETs 303 and 304 are VTN1. P-type MOSFET 305, 3
The threshold voltage of 06 is VTP2. N-type MOS
The threshold voltages of the FETs 307 and 308 are VTN2. Now, the source electrode of the P-type MOSFET 301 is + VD
D1 and the drain electrode is a P-type MOSFET 302
The drain electrode of the P-type MOSFET 302 is connected to the positive electrode of the MOS diode 309, and the negative electrode of the MOS diode 309 is connected to the output terminal 319. The source electrodes of the N-type MOSFETs 303 and 304 are both connected to -VSS1, their drain electrodes are connected to each other, and are connected to the negative electrode of the MOS diode 310. The positive electrode of the MOS diode 310 is connected to the output terminal 319. P-type MOSF
Gate electrode 311 of ET301 and N-type MOSFET 30
3 are both connected to the first input terminal A, and the gate electrode 312 of the P-type MOSFET 302 and the gate electrode 314 of the N-type MOSFET 304 are both connected to the second input terminal B.
【0030】以上のP型MOSFET301、302、
N型MOSFET303、304の構成において、入力
端子A、Bを持つP型MOSFET301、302は直
列に構成され、N型MOSFET303、304は並列
に構成されているので全体として相補型のNOR回路と
なっている。良く知られている記号であらわせば図3
(b)の構成をとっている。なおVTP1、VTN1について
は図1の4値インバータ回路の例で述べたように、 VDD1 + VSS1 > VTP1 > 0 VDD1 + VSS1 > VTN1 > 0 の関係があるので、入力端子A、Bには+VDD1、+VDD2
を高電位、-VSS1、-VSS2を低電位として、出力端子3
19には+VDD1もしくは-VSS1を出力するNOR回路と
なっている。さてP型MOSFET305のソース電極
は+VDD2に接続され、ドレイン電極はP型MOSFET
306のソース電極に接続され、P型MOSFET30
6のドレイン電極は出力端子319に接続されている。
N型MOSFET307と308のソース電極は共に-
VSS2に接続され、それぞれのドレイン電極は互いに接
続され、かつ出力端子319に接続されている。またP
型MOSFET305のゲート電極315とN型MOS
FET307のゲート電極317は共に第1の入力端子
Aに接続され、P型MOSFET306のゲート電極3
16とN型MOSFET308のゲート電極318は共
に第2の入力端子Bに接続されている。以上のP型MO
SFET305、306、N型MOSFET307、3
08の構成において入力端子A、Bを持つP型MOSF
ET305、306は直列に構成され、N型MOSFE
T307、308は並列に構成されているので全体とし
ては相補型のNOR回路、つまり図3(b)の機能を持
つ構成となっている。但し、VTP2、VTN2については図
1の4値インバータ回路の例で述べたように VDD2 + VSS2 > VTP2 > VDD2 + VSS1 VDD2 + VSS2 > VTN2 > VDD1 + VSS2 の関係があるので入力端子A、Bに高電位として+VDD
2、低電位として-VSS2が入力すれば出力端子319に+
VDD2もしくは-VSS2を出力するNOR回路となってい
る。但し、入力端子A、Bに+VDD1、-VSS1のみが入る
場合にはVTP2、VTN2が高すぎる為、MOSFETがオ
ンせず出力端子319に+VDD2、もしくは-VSS2が出力
しない。さて+VDD1、-VSS1を電源としてVTP1のスレ
ッショルド電圧を持つP型MOSFET301、302
とVTN1のスレッショルド電圧を持つN型MOSFET
303、304から構成されるNOR回路と+VDD2、-
VSS2を電源としてVTP2のスレッショルド電圧を持つP
型MOSFET305、306とVTN2のスレッショル
ド電圧を持つN型MOSFET307、308から構成
されるNOR回路の出力は共に出力端子319となって
共通となっている。したがって出力端子319には+VD
D2と+VDD1が同時に出力される場合があるが、MOSダ
イオード309によって+VDD2が出力端子319の出力
電位となる。また出力端子319には-VSS2と-VSS1が
同時に出力される場合があるが、MOSダイオード31
0によって-VSS2が出力端子319の出力電位となる。
さて以上の構成により図3(a)の回路の入力端子A、
B及び出力端子319の真理値表を図示したのが図4
(a)である。また一般には次の様な制約はないが分か
りやすくする為に +VDD1 = +E1 -VSS1 = -E1 +VDD2 = +E2 -VSS2 = -E2 として図4(a)を書き直したものが図4(b)であ
る。さて一般に2値以上の論理回路においては OR回路 は MAX(A,B) NOR回路は −MAX(A,B) となるので図4(b)を見ると入力端子A,Bと出力端
子OUTにおいて OUT = −MAX(A,B) の関係があるので確かに拡張された4値のNOR回路と
なっていることが分かる。The above P-type MOSFETs 301, 302,
In the configuration of the N-type MOSFETs 303 and 304, the P-type MOSFETs 301 and 302 having the input terminals A and B are configured in series, and the N-type MOSFETs 303 and 304 are configured in parallel. I have. Figure 3 shows a well-known symbol
The configuration of (b) is adopted. Note that VTP1 and VTN1 have the relationship of VDD1 + VSS1>VTP1> 0 VDD1 + VSS1>VTN1> 0 as described in the example of the quaternary inverter circuit in FIG. 1, so that the input terminals A and B have + VDD1. , + VDD2
Is high potential, -VSS1 and -VSS2 are low potential, and output terminal 3
A NOR circuit 19 outputs + VDD1 or -VSS1. Now, the source electrode of the P-type MOSFET 305 is connected to + VDD2, and the drain electrode is the P-type MOSFET.
306 connected to the source electrode of the P-type MOSFET 30
The drain electrode 6 is connected to the output terminal 319.
The source electrodes of the N-type MOSFETs 307 and 308 are both-
VSS2, the respective drain electrodes are connected to each other, and to the output terminal 319. Also P
Gate electrode 315 of N-type MOSFET 305 and N-type MOS
The gate electrode 317 of the FET 307 is connected to the first input terminal A, and the gate electrode 3
16 and the gate electrode 318 of the N-type MOSFET 308 are both connected to the second input terminal B. Above P-type MO
SFETs 305 and 306, N-type MOSFETs 307 and 3
08, a P-type MOSF having input terminals A and B
The ETs 305 and 306 are configured in series, and an N-type MOSFE
Since T307 and 308 are configured in parallel, they have a complementary NOR circuit as a whole, that is, a configuration having the function of FIG. 3B. However, VTP2 and VTN2 have the relationship of VDD2 + VSS2>VTP2> VDD2 + VSS1 VDD2 + VSS2>VTN2> VDD1 + VSS2 as described in the example of the four-valued inverter circuit in FIG. + VDD as high potential
2. If -VSS2 is input as a low potential, +
It is a NOR circuit that outputs VDD2 or -VSS2. However, when only + VDD1 and -VSS1 are input to the input terminals A and B, VTP2 and VTN2 are too high, so that the MOSFET is not turned on and + VDD2 or -VSS2 is not output to the output terminal 319. Now, P-type MOSFETs 301 and 302 having a threshold voltage of VTP1 using + VDD1 and -VSS1 as power supplies.
N-type MOSFET with threshold voltage of VTN1
NOR circuit composed of 303 and 304 and + VDD2,-
P with a threshold voltage of VTP2 using VSS2 as a power supply
The outputs of the NOR circuit composed of the MOSFETs 305 and 306 and the N-type MOSFETs 307 and 308 having the threshold voltage of VTN2 are both output terminals 319 and are common. Therefore, the output terminal 319 has + VD
Although D2 and + VDD1 may be output at the same time, + VDD2 becomes the output potential of the output terminal 319 by the MOS diode 309. In some cases, -VSS2 and -VSS1 are simultaneously output to the output terminal 319.
By 0, -VSS2 becomes the output potential of the output terminal 319.
Now, with the above configuration, the input terminal A of the circuit of FIG.
FIG. 4 shows a truth table of B and the output terminal 319.
(A). In general, there is no restriction as follows, but FIG. 4A is rewritten as + VDD1 = + E1 -VSS1 = -E1 + VDD2 = + E2 -VSS2 = -E2 for easy understanding. b). In general, in a logic circuit having two or more values, the OR circuit becomes MAX (A, B) and the NOR circuit becomes -MAX (A, B). Therefore, referring to FIG. Since OUT = -MAX (A, B), it is clear that the circuit is an extended four-valued NOR circuit.
【0031】図5は本発明の第4の実施例を示す4値の
NAND回路(非論理積)に適用した場合の回路図であ
る。図5(a)において電源としては+VDD2、+VDD1、
-VSS1、-VSS2がある。P型MOSFET501、50
2のスレッショルド電圧はVTP1であり、N型MOSF
ET503、504のスレッショルド電圧はVTN1であ
りP型MOSFET505、506のスレッショルド電
圧はVTP2であり、N型MOSFET507、508の
スレッショルド電圧はVTN2である。さて+VDD1と-VSS
1を電源として、スレッショルド電圧VTP1を持つP型M
OSFET501と502はそれぞれ入力端子A、Bを
持ち、かつ互いに並列に接続され、スレッショルド電圧
VTN1を持つN型MOSFET503、504はそれぞ
れ入力端子A、Bを持ち、かつ互いに直列に接続された
構成をとっているので+VDD1、+VDD2を高電位、-VSS
1、-VSS2を低電位として出力端子519に+VDD1もし
くは-VSS1を出力する図5(b)の記号で示す機能を持
つNAND回路となっている。また+VDD2と-VSS2を電
源としてスレッショルド電圧VTP2を持つP型MOSF
ET505と506はそれぞれ入力端子A、Bを持ち、
かつ互いに並列に接続され、スレッショルド電圧VTN2
を持つN型MOSFET507と508はそれぞれ入力
端子A、Bを持ち、かつ互いに直列に接続された構成を
とっているので高電位として+VDD2、低電位として-VS
S2を入力とする場合に出力端子519に+VDD2もしくは
-VSS2を出力するNAND回路となっている。+VDD1と
-VSS1を電源とするNAND回路はMOSダイオード5
09と510を通して出力端子519に接続され、また
+VDD2と-VSS2を電源とするNAND回路は共に出力端
子519に接続されている。以上の構成により図5
(a)の回路の入力端子A、B及び出力端子519の真
理値表を図示したのが図6(a)である。また分かりや
すくする為に +VDD1 = +E1 -VSS1 = -E1 +VDD2 = +E2 -VSS2 = -E2 として図6(a)を書き直したものが図6(b)であ
る。さて一般に2値以上の論理回路においては AND回路 は MIN(A,B) NAND回路は −MIN(A,B) となるので図6(b)を見ると入力端子A、Bと出力端
子OUTにおいて OUT = −MIN(A,B) の関係があるので確かに拡張された4値のNAND回路
となっていることが分かる。FIG. 5 is a circuit diagram showing a fourth embodiment of the present invention when applied to a quaternary NAND circuit (non-logical product). In FIG. 5A, the power supplies are + VDD2, + VDD1,
There are -VSS1 and -VSS2. P-type MOSFETs 501, 50
2, the threshold voltage is VTP1, and the N-type MOSF
The threshold voltage of the ETs 503 and 504 is VTN1, the threshold voltage of the P-type MOSFETs 505 and 506 is VTP2, and the threshold voltage of the N-type MOSFETs 507 and 508 is VTN2. Now + VDD1 and -VSS
P-type M with threshold voltage VTP1 using 1 as power supply
OSFETs 501 and 502 have input terminals A and B, respectively, and are connected in parallel. N-type MOSFETs 503, 504 having a threshold voltage VTN1 have input terminals A, B, respectively, and are connected in series with each other. + VDD1, + VDD2 to high potential, -VSS
1. This is a NAND circuit having the function shown by the symbol in FIG. 5B for outputting + VDD1 or -VSS1 to the output terminal 519 by setting -VSS2 to a low potential. Also, a P-type MOSFET having a threshold voltage VTP2 using + VDD2 and -VSS2 as power supplies.
The ETs 505 and 506 have input terminals A and B, respectively.
And are connected in parallel with each other and have a threshold voltage VTN2
N-type MOSFETs 507 and 508 having input terminals A and B, respectively, and having a configuration in which they are connected in series with each other, have a high potential of + VDD2 and a low potential of -VS.
When S2 is input, + VDD2 or
It is a NAND circuit that outputs -VSS2. + VDD1 and
-VSS1 is the power supply for the NAND circuit is MOS diode 5
09 and 510 to the output terminal 519, and
Both NAND circuits powered by + VDD2 and -VSS2 are connected to the output terminal 519. With the above configuration, FIG.
FIG. 6A shows a truth table of the input terminals A and B and the output terminal 519 of the circuit of FIG. FIG. 6B is a rewrite of FIG. 6A with + VDD1 = + E1-VSS1 = -E1 + VDD2 = + E2-VSS2 = -E2 for simplicity. In general, in a logic circuit having two or more values, the AND circuit is MIN (A, B) and the NAND circuit is -MIN (A, B). Therefore, referring to FIG. Since OUT = −MIN (A, B), it is clear that the circuit is an extended four-valued NAND circuit.
【0032】図7は本発明の第5の実施例を示す複合論
理回路に適用した場合の回路図である。図3では4値N
OR回路、図5では4値NAND回路の例を示したが一
般的な4値の複合論理回路ができることを図7(b)に
示すようなOR・NAND回路の例で以下に示す。FIG. 7 is a circuit diagram of a fifth embodiment of the present invention applied to a composite logic circuit. In FIG. 3, four values N
Although an example of an OR circuit and a four-valued NAND circuit is shown in FIG. 5, a general four-valued composite logic circuit is shown below with an example of an OR-NAND circuit as shown in FIG. 7B.
【0033】図7(a)において電源としては+VDD2、
+VDD1、-VSS1、-VSS2がある。P型MOSFET70
1、702、703のスレッショルド電圧はVTP1であ
り、N型MOSFET704、705、706のスレッ
ショルド電圧はVTN1であり、P型MOSFET70
7、708、709のスレッショルド電圧はVTP2であ
り、N型MOSFET710、711、712のスレッ
ショルド電圧はVTN2である。さてP型MOSFET7
01、702、703とN型MOSFET704、70
5、706とで+VDD1、-VSS1の電源間に相補型のOR
・NAND回路を構成し、P型MOSFET707、7
08、709とN型MOSFET710、711、71
2とで+VDD2、-VSS2の電源間に相補型のOR・NAN
D回路を構成し、前記2個のOR・NAND回路の出力
を共通接続して出力端子727とし、かつ+VDD2と+VD
D1の衝突を避ける為にMOSダイオード713を設け、
-VSS2と-VSS1の衝突を避ける為にMOSダイオード7
14を設けている。以上の構成により図1、図3、図5
で説明した同様の理由で図7(a)の回路は4値のOR
・NAND回路となっている。In FIG. 7A, the power supply is + VDD2,
+ VDD1, -VSS1, and -VSS2. P-type MOSFET 70
The threshold voltages of 1, 702 and 703 are VTP1, the threshold voltages of N-type MOSFETs 704, 705 and 706 are VTN1 and the P-type MOSFET 70
The threshold voltages of 7, 708 and 709 are VTP2, and the threshold voltages of N-type MOSFETs 710, 711 and 712 are VTN2. Well P-type MOSFET7
01, 702, 703 and N-type MOSFETs 704, 70
Complementary OR between + VDD1 and -VSS1 between 5 and 706
-Construct a NAND circuit and use P-type MOSFETs 707 and 7
08, 709 and N-type MOSFETs 710, 711, 71
Complementary OR / NAN between + VDD2 and -VSS2 power supplies
A circuit D is formed, the outputs of the two OR / NAND circuits are connected in common to form an output terminal 727, and + VDD2 and + VDD
A MOS diode 713 is provided to avoid the collision of D1,
MOS diode 7 to avoid collision between -VSS2 and -VSS1
14 are provided. With the above configuration, FIGS.
For the same reason as described above, the circuit of FIG.
-It is a NAND circuit.
【0034】また、以上の実施例では絶縁物として二酸
化珪素(SiO2)を主成分とする埋め込み酸化膜層を有
するシリコン・オン・インシュレータ(SOI)の基板
を用いる例をあげたが、MOSFETの下が絶縁層で、
かつボディが孤立する構造の半導体集積回路であれば本
発明と同様の手段がとれ、同様の効果がある。したがっ
て、絶縁層をサファイア(Al2O3)としたシリコン・
オン・サファイア(SOS)でもよいし、また、ダイヤ
モンド等、他の絶縁材料でもよい。Further, in the above embodiments it has been an example of using a substrate of silicon-on-insulator having a buried oxide film layer mainly composed of silicon dioxide (S i O 2) as the insulator (SOI), Below the MOSFET is the insulating layer,
In the case of a semiconductor integrated circuit having a structure in which the body is isolated, the same means as in the present invention can be used, and the same effect can be obtained. Therefore, silicon with an insulating layer of sapphire (Al 2 O 3 )
It may be on sapphire (SOS) or another insulating material such as diamond.
【0035】[0035]
【発明の効果】以上、述べたように本発明によれば消費
電流の少ないCMOS集積回路で4値以上の多値論理回
路を構成できる効果がある。As described above, according to the present invention, there is an effect that a multi-valued logic circuit having four or more values can be constituted by a CMOS integrated circuit with low current consumption.
【0036】また、集積回路の論理を多値化することに
より、信号配線の情報効率が飛躍的に向上し、信号配線
を含めた論理回路規模が圧縮され、低コストで大規模ゲ
ートの集積回路を実現できるという効果がある。Further, by making the logic of the integrated circuit multi-valued, the information efficiency of the signal wiring is remarkably improved, the scale of the logic circuit including the signal wiring is reduced, and a low-cost large-scale gate integrated circuit is realized. There is an effect that can be realized.
【0037】また、多値論理回路によって信号配線を含
めた論理回路規模が圧縮されることにより、低消費電
流、電力で低発熱の大規模ゲート回路が実現するという
効果がある。Further, since the scale of the logic circuit including the signal wiring is reduced by the multi-valued logic circuit, there is an effect that a large-scale gate circuit with low current consumption, low power consumption and low heat generation is realized.
【0038】また、SOI基板上で異電源系のMOSを
構成することにより、バックゲート効果やダイオードの
順方向電圧降下を軽減して特性のよい、かつ高速な多値
論理回路が提供できるという効果がある。Further, by forming the MOS of the different power supply system on the SOI substrate, the back gate effect and the forward voltage drop of the diode can be reduced to provide a high-speed and multi-valued logic circuit with good characteristics. There is.
【0039】さらに、部分空乏層型のSOIを用いるこ
とにより、FETの空乏層が絶縁層近くまで及ばない構
造をとり、従来の製造技術を大幅に変更しなくて済む。Further, by using a partially depleted layer type SOI, a structure in which the depletion layer of the FET does not reach the vicinity of the insulating layer is obtained, and it is not necessary to largely change the conventional manufacturing technology.
【図1】本発明の第1の実施例を示す回路図と真理値表
の図である。なお、図1(a)が4値インバータ回路の
回路図であり、図1(b)及び(c)が回路動作を示す
真理値表の図である。FIG. 1 is a circuit diagram and a truth table illustrating a first embodiment of the present invention. FIG. 1A is a circuit diagram of a quaternary inverter circuit, and FIGS. 1B and 1C are diagrams of a truth table showing circuit operations.
【図2】本発明の第2実施例を示す回路図と真理値表の
図である。なお、図2(a)が6値インバータ回路の回
路図であり、図1(b)及び(c)が回路動作を示す真
理値表の図である。FIG. 2 is a circuit diagram and a truth table illustrating a second embodiment of the present invention. FIG. 2A is a circuit diagram of a six-valued inverter circuit, and FIGS. 1B and 1C are diagrams of a truth table showing circuit operations.
【図3】本発明の第3の実施例を示す回路図と論理記号
の図である。なお、図3(a)が4値NOR回路の回路
図であり、図3(b)が回路動作を示す論理記号の図で
ある。FIG. 3 is a circuit diagram and a logic symbol diagram showing a third embodiment of the present invention. FIG. 3A is a circuit diagram of a quaternary NOR circuit, and FIG. 3B is a diagram of a logical symbol indicating a circuit operation.
【図4】本発明の図3(a)の回路の実動作を示す真理
値表の図である。なお、図4(a)は信号電位+VDD2、
+VDD1、-VSS1、-VSS2間の真理値表の図であり、図4
(b)はVDD1=VSS1=E1、VDD2=VSS2=E2の場合
の真理値表の図である。FIG. 4 is a diagram of a truth table showing actual operation of the circuit of FIG. 3A of the present invention. FIG. 4A shows the signal potential + VDD2,
FIG. 4 is a diagram of a truth table between + VDD1, -VSS1, and -VSS2.
(B) is a diagram of a truth table when VDD1 = VSS1 = E1 and VDD2 = VSS2 = E2.
【図5】本発明の第4の実施例を示す回路図と論理記号
の図である。なお、図5(a)が4値NAND回路の回
路図であり、図5(b)が回路動作を示す論理記号の図
である。FIG. 5 is a circuit diagram and a logical symbol diagram showing a fourth embodiment of the present invention. FIG. 5A is a circuit diagram of a four-level NAND circuit, and FIG. 5B is a diagram of a logical symbol indicating a circuit operation.
【図6】本発明の図5(a)の回路の実動作を示す真理
値表の図である。なお、図6(a)は信号電位+VDD2、
+VDD1、-VSS1、-VSS2間の真理値表の図であり、図6
(b)はVDD1=VSS1=E1、VDD2=VSS2=E2の場合
の真理値表の図である。FIG. 6 is a diagram of a truth table showing actual operation of the circuit of FIG. 5A according to the present invention. FIG. 6A shows the signal potential + VDD2,
FIG. 6 is a diagram of a truth table between + VDD1, -VSS1, and -VSS2.
(B) is a diagram of a truth table when VDD1 = VSS1 = E1 and VDD2 = VSS2 = E2.
【図7】本発明の第5の実施例を示す回路図と論理記号
の図である。なお、図7(a)が4値OR・NAND回
路の回路図であり、図7(b)が回路動作を示す論理記
号の図である。FIG. 7 is a circuit diagram and a diagram of a logical symbol showing a fifth embodiment of the present invention. FIG. 7A is a circuit diagram of a four-level OR / NAND circuit, and FIG. 7B is a diagram of a logical symbol indicating a circuit operation.
【図8】本発明において使用するP型MOSFETによ
るMOSダイオードの回路図である。FIG. 8 is a circuit diagram of a MOS diode using a P-type MOSFET used in the present invention.
【図9】本発明において使用するMOSダイオードのM
OSFETの断面図である。FIG. 9 shows M of a MOS diode used in the present invention.
FIG. 3 is a cross-sectional view of an OSFET.
【図10】本発明において使用するMOSダイオードの
MOSFETの平面図である。FIG. 10 is a plan view of a MOSFET of a MOS diode used in the present invention.
【図11】本発明において使用するN型MOSFETに
よるMOSダイオードの回路図である。FIG. 11 is a circuit diagram of a MOS diode using an N-type MOSFET used in the present invention.
【図12】本発明において使用するMOSダイオード、
および従来例のMOSダイオードの電流特性例を示す特
性図である。FIG. 12 shows a MOS diode used in the present invention,
FIG. 11 is a characteristic diagram showing an example of current characteristics of a conventional MOS diode.
【図13】従来の通常バルクによるCMOSの多値論理
回路の回路図である。FIG. 13 is a circuit diagram of a conventional normal bulk CMOS multi-valued logic circuit.
101、103、201、203、205、301、3
02、305、306、 501、502、505、506、701、702、7
03、707、708、 709、1301、1303 ・・・ P型MOSFE
T 102、104、202、204、206、303、3
04、307、308、503、504、507、50
8、704、705、706、710、711、71
2、1302、1304 ・・・ N型MOSFET 207、209、309、509 ・・・ P型MOS
ダイオード 208、210、310、510 ・・・ N型MOS
ダイオード 1305、1306 ・・・ ダイオード 107、211、311、312、313、314、3
15、316、317、318、511、512、51
3、514、515、516、517、518、71
5、716、717、718、719、720、72
1、722、723、724、725、726、130
7 ・・・ 入力端子 108、212、319、519、727、1308
・・・ 出力端子 801、901、1001、1101 ・・・ ソース 802、902、1002、1102 ・・・ ドレイ
ン 903、1003、1103 ・・・ ゲート電極 904、1104 ・・・ ボディ 905・・・ 埋め込み酸化膜層 906・・・ 基板 907・・・ 選択的酸化膜層 1007 ・・・ コンタクト穴 1201 ・・・ 本発明に用いるMOSダイオードの
電流特性 1200 ・・・ 従来のMOSダイオードの電流特性101, 103, 201, 203, 205, 301, 3
02, 305, 306, 501, 502, 505, 506, 701, 702, 7
03, 707, 708, 709, 1301, 1303 ... P-type MOSFE
T 102, 104, 202, 204, 206, 303, 3
04, 307, 308, 503, 504, 507, 50
8, 704, 705, 706, 710, 711, 71
2, 1302, 1304: N-type MOSFET 207, 209, 309, 509: P-type MOS
Diodes 208, 210, 310, 510 N-type MOS
Diodes 1305, 1306 ... Diodes 107, 211, 311, 312, 313, 314, 3
15, 316, 317, 318, 511, 512, 51
3, 514, 515, 516, 517, 518, 71
5, 716, 717, 718, 719, 720, 72
1,722,723,724,725,726,130
7 ... input terminal 108, 212, 319, 519, 727, 1308
... output terminals 801, 901, 1001, 1101 ... sources 802, 902, 1002, 1102 ... drains 903, 1003, 1103 ... gate electrodes 904, 1104 ... body 905 ... Film layer 906 Substrate 907 Selective oxide film layer 1007 Contact hole 1201 Current characteristics of MOS diode used in the present invention 1200 Current characteristics of conventional MOS diode
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/08 331 29/786 Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (Reference) H01L 27/08 331 29/786
Claims (2)
板を用いた半導体集積回路装置において、 b)Mを2以上の正の整数として2M個の異なる電位レ
ベルの複数の電源と、 c)M種類の異なるスレツショルド電圧のP型絶縁ゲー
ト電界効果型トランジスタ群と、 d)M種類の異なるスレツショルド電圧のN型絶縁ゲー
ト電界効果型トランジスタ群と、 e)前記2M個の電源を電位の高い方から数えてK番目
(1≦K≦M)の電源を、前記M種類の異なるスレツシ
ョルド電圧の絶対値の高い方からK番目のP型絶縁ゲー
ト電界効果型トランジスタのソース電極と接続し、前記
2M個の電源を電位の低い方から数えてK番目の電源
を、前記M種類の異なるスレツショルド電圧の絶対値の
高い方からK番目のN型絶縁ゲート電界効果型トランジ
スタのソース電極と接続し、該P型及びN型絶縁ゲート
電界効果型トランジスタが互いに相補型に構成され、ド
レイン電極が出力端子として互いに接続された論理素子
と、 f)ソース電極と、ドレイン電極と、ゲートを制御する
ゲート電極と、チャネル直下に形成されたボディに接続
されたボディ電極を有する絶縁ゲート電界効果型トラン
ジスタであって、かつ前記ドレイン電極とゲート電極と
ボディ電極を互いに接続したことからなるMOSダイオ
ードとからなり、 g)かつ、前記複数個の論理素子において、K=K1番
目の論理素子とK=K2番目の論理素子の出力端子が前
記MOSダイオードを介在して接続された合成論理素子
を有することを特徴とする多値論理半導体装置。1. A) a semiconductor integrated circuit device using a silicon-on-insulator substrate; b) a plurality of power supplies of 2M different potential levels, where M is a positive integer of 2 or more; A group of P-type insulated gate field effect transistors with different threshold voltages; d) a group of N-type insulated gate field effect transistors with M different threshold voltages; e) counting the 2M power supplies from the higher potential A K-th (1 ≦ K ≦ M) power supply is connected to the source electrodes of the K-th P-type insulated gate field-effect transistors from the highest absolute value of the M different threshold voltages, and the 2M power supplies are connected. Are counted from the lower potential, and the K-th power supply is connected to the K-th N-type insulated gate field-effect transistor from the higher absolute value of the M different threshold voltages. A P-type and N-type insulated-gate field-effect transistor connected to a source electrode of a transistor, wherein the P-type and N-type insulated-gate field-effect transistors are configured to be complementary to each other, and a drain electrode is connected to each other as an output terminal; And an insulated gate field effect transistor having a gate electrode controlling a gate and a body electrode connected to a body formed immediately below the channel, wherein the drain electrode, the gate electrode, and the body electrode are connected to each other. G) wherein, in the plurality of logic elements, the output terminals of the K = K1st logic element and the K = K2th logic element are connected via the MOS diode. A multi-valued logic semiconductor device having a logic element.
板上の絶縁ゲート電界効果型トランジスタが部分空乏層
型であることを特徴とする請求項1に記載の多値論理半
導体装置。2. The multilevel logic semiconductor device according to claim 1, wherein said insulated gate field effect transistor on said silicon-on-insulator substrate is of a partially depleted layer type.
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |