JPH0758781B2 - Field effect semiconductor device - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果型半導体装置に関し、特に多数並
列接続動作を改善した電界効果型半導体装置に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect semiconductor device, and more particularly to a field effect semiconductor device with improved parallel connection operation.
第３図は従来の電界効果型半導体装置としてのパワーMO
S電界効果トランジスタ（以下、電界効果トランジスタ
をFETと略記する）を示す断面図である。図において、
（1a）は第１導電形高濃度ドレイン領域（1b）の表面に
形成された第１導電形低濃度ドレイン領域、（1b）は第
１導電形高濃度ドレイン領域で、第１導電形低濃度ドレ
イン領域とともに半導体基板を構成しているものであ
る。（２）は第１導電形低濃度ドレイン領域（1a）の表
面、つまり半導体基板の表面に形成された複数の第２導
電形半導体領域、（３）は各第２導電形半導体領域
（２）内に中央部を開けて形成された第１導電形ソース
領域、（４）は各第２導電形半導体領域（２）間の第１
導電形低濃度ドレイン領域（1a）の表面、第１導電形ド
レイン低濃度領域（1a）と各第１導電形ソース領域
（３）間の各第２導電形半導体領域（２）の表面および
各第１導電形ソース領域（３）の表面の一部に形成され
たゲート絶縁膜、（５）はゲート絶縁膜（４）の表面に
形成されたゲート電極で、図示から明らかな如く、第２
導電形半導体領域（２）間の第１導電形低濃度ドレイン
領域（1a）の表面上及び第１導電形低濃度ドレイン領域
（1a）と第１導電形ソース領域との間の第２導電形半導
体領域（２）の表面上に設けられ、端部が第１導電形ソ
ース領域（３）の一部に重なるように設けられているも
のである。（６）は各第１導電形ソース領域（３）の表
面の一部およびソース領域（３）の中央部の第２導電形
半導体領域（２）の表面に形成されたソース電極で、図
示から明らかな如く、各第１導電形ソース領域（３）と
第２導電形半導体領域（２）と電気的に接続されている
とともに、ゲート電極（５）上に絶縁膜を介して延在し
て設けられているものである。（７）は第２導電形半導
体領域（２）の一部でなるゲート電極（５）直下に位置
するチャネル形成領域、（８）は第１導電形高濃度ドレ
イン領域（1b）の裏面、つまり半導体基板の裏面に形成
されたドレイン電極、（21）は各第２導電形半導体領域
（２）の凸部である。FIG. 3 shows a power MO as a conventional field effect semiconductor device.
FIG. 3 is a cross-sectional view showing an S field effect transistor (hereinafter, the field effect transistor is abbreviated as FET). In the figure,
(1a) is a first-conductivity-type low-concentration drain region formed on the surface of the first-conductivity-type high-concentration drain region (1b), and (1b) is a first-conductivity-type high-concentration drain region. The semiconductor substrate is configured with the drain region. (2) is a plurality of second conductivity type semiconductor regions formed on the surface of the first conductivity type low concentration drain region (1a), that is, the surface of the semiconductor substrate, and (3) is each second conductivity type semiconductor region (2). A first conductivity type source region formed by opening a central portion therein, (4) is a first region between each second conductivity type semiconductor regions (2).
The surface of the conductivity type low concentration drain region (1a), the surface of each second conductivity type semiconductor region (2) between the first conductivity type drain low concentration region (1a) and each first conductivity type source region (3), and each A gate insulating film formed on a part of the surface of the first conductivity type source region (3), and (5) is a gate electrode formed on the surface of the gate insulating film (4).
A second conductivity type on the surface of the first conductivity type low concentration drain region (1a) between the conductivity type semiconductor regions (2) and between the first conductivity type low concentration drain region (1a) and the first conductivity type source region. It is provided on the surface of the semiconductor region (2) and its end portion is provided so as to overlap a part of the first conductivity type source region (3). (6) is a source electrode formed on a part of the surface of each first conductivity type source region (3) and the surface of the second conductivity type semiconductor region (2) at the center of the source region (3). As is apparent, each source region (3) of the first conductivity type is electrically connected to the semiconductor region (2) of the second conductivity type and extends over the gate electrode (5) through an insulating film. It is provided. (7) is a channel formation region located directly below the gate electrode (5) which is a part of the second conductivity type semiconductor region (2), and (8) is the back surface of the first conductivity type high concentration drain region (1b), that is, A drain electrode (21) formed on the back surface of the semiconductor substrate is a convex portion of each second conductivity type semiconductor region (2).
パワーMOSFETは、このような基本ユニット、つまり、第
１導電形高濃度ドレイン領域（1b）、第１導電形低濃度
ドレイン領域（1a）、第２導電形半導体領域（２）のチ
ャネル領域（７）、第１導電形ソース領域（３）及びゲ
ート電極によって構成される縦方向に主電流の経路を有
するMOSトランジスタが多数並列接続された構造をして
いる。The power MOSFET has such a basic unit, that is, the first conductivity type high concentration drain region (1b), the first conductivity type low concentration drain region (1a), and the channel region (7) of the second conductivity type semiconductor region (2). ), A source region (3) of the first conductivity type and a gate electrode, and a large number of MOS transistors having a main current path in the vertical direction are connected in parallel.
第４図（ａ）および（ｂ）は、パワーMOSFETの平面図お
よび断面図であり、特にゲートボンディングパット部を
示す。図において、（51）はゲート配線電極でゲートボ
ンディングパット部となり、その下には第２導電形半導
体領域（10）が形成されている。また、（61）はソース
ボンディングパット部である。ゲート電極配線（51）
は、第４図（ａ）の平面図から明らかな如く、図示下中
央に位置する大きな面積を有した長方形状の部分（直下
の半導体基板の表面には第４図（ｂ）図示に示すように
第２導電形半導体領域（10）が形成されている）からな
るゲートボンディングパッド部と、このゲートボンディ
ングパッド部から一体的に形成された４本のゲート電極
配線部とによって構成されているものである。各ゲート
電極配線部は、第３図図示にて示した基本ユニットとな
るMOSトランジスタが複数にて構成するMOSユニットセル
の共通接続された複数のMOSトランジスタのゲート電極
（５）に電気的に接続されて、各MOSトランジスタのゲ
ート電極（５）にゲート電圧を与えるためのものであ
る。FIGS. 4A and 4B are a plan view and a sectional view of the power MOSFET, and particularly show the gate bonding pad portion. In the figure, (51) is a gate wiring electrode which serves as a gate bonding pad portion, and a second conductivity type semiconductor region (10) is formed thereunder. Further, (61) is a source bonding pad portion. Gate electrode wiring (51)
As is clear from the plan view of FIG. 4 (a), a rectangular portion having a large area located at the center in the lower part of the figure (the surface of the semiconductor substrate immediately below is shown in FIG. 4 (b)). A second bonding type semiconductor region (10) is formed on the gate bonding pad portion, and four gate electrode wiring portions integrally formed from the gate bonding pad portion. Is. Each gate electrode wiring part is electrically connected to the gate electrodes (5) of a plurality of commonly connected MOS unit cells, each of which is a basic unit shown in FIG. The gate voltage (5) is applied to the gate electrode (5) of each MOS transistor.
また、ソース電極（６）は、第４図（ａ）の平面図から
明らかな如く、図示上中央に位置する点線にて示した長
方形状の部分からなるソースボンディングパッド部（6
1）と、このソースボンディングパッド部と一体的に形
成されたソース電極配線部とによって構成されているも
のである。ソース電極配線部は各MOSユニットセルを構
成するすべてのMOSトランジスタの第２導電形ソース領
域（３）に電気的に接続されて、各MOSトランジスタの
第２導電形ソース領域（３）にソース電圧を与えるため
のものである。Further, as is apparent from the plan view of FIG. 4 (a), the source electrode (6) has a source bonding pad portion (6) formed of a rectangular portion shown by a dotted line in the center of the figure.
1) and the source electrode wiring portion integrally formed with the source bonding pad portion. The source electrode wiring part is electrically connected to the second conductivity type source regions (3) of all the MOS transistors constituting each MOS unit cell, and the source voltage is applied to the second conductivity type source regions (3) of each MOS transistor. Is for giving.
次に動作について説明する。ドレイン電極（８）とソー
ス電極（６）間にドレイン電圧を印加した状態でゲート
電極（５）とソース電極（６）間にゲート電圧を印加す
ると、チャネル形成領域（７）にチャネルが形成され、
ドレイン電極（８）とソース電極（６）間にドレイン電
流が流れる。このとき、ゲート電極（５）とソース電極
（６）間に印加するゲート電圧を制御することによっ
て、ドレイン電極（８）とソース電極（６）間を流れる
ドレイン電流を制御することができる。ソース電極
（６）による第２導電形半導体領域（２）とソース領域
（３）との短絡は、チャネル形成領域（７）の電位を固
定させるために不可欠である。Next, the operation will be described. When a gate voltage is applied between the gate electrode (5) and the source electrode (6) while a drain voltage is applied between the drain electrode (8) and the source electrode (6), a channel is formed in the channel formation region (7). ,
A drain current flows between the drain electrode (8) and the source electrode (6). At this time, the drain current flowing between the drain electrode (8) and the source electrode (6) can be controlled by controlling the gate voltage applied between the gate electrode (5) and the source electrode (6). The short circuit between the second conductivity type semiconductor region (2) and the source region (3) by the source electrode (6) is indispensable for fixing the potential of the channel forming region (7).
ところで、パワーMOSFETは、少数キャリアの注入、蓄積
が基本的に問題にならないために高速動作が可能である
が、その反面バイポーラトランジスタやサイリスタのよ
うな少数キャリアによる伝導度変調がないため、オン抵
抗がバイポーラ素子に比べて大きい。By the way, the power MOSFET can operate at high speed because the injection and accumulation of the minority carriers basically do not become a problem, but on the other hand, since there is no conductivity modulation by the minority carriers such as the bipolar transistor and the thyristor, the on-resistance is reduced. Is larger than a bipolar element.
〔発明が解決しようとする問題点〕 従来の電界効果型半導体装置は以上のように構成されて
いるので、電界効果型半導体装置としてのパワーMOSFET
の電流容量増大のためには、パワーMOSFETの活性部の周
辺長の増大と、高抵抗領域である第１導電形低濃度ドレ
イン領域（1a）の薄層化が必要である。パワーMOSFETの
活性部の周辺長の増大のための簡単な方法としてパワー
MOSFETを構成するMOSトランジスタを多数並列接続する
方法があるが、多数並列接続した場合には動作時に異常
発振するなどのおそれがあった。[Problems to be Solved by the Invention] Since the conventional field effect semiconductor device is configured as described above, a power MOSFET as a field effect semiconductor device is provided.
In order to increase the current capacity, it is necessary to increase the peripheral length of the active portion of the power MOSFET and thin the first conductivity type low concentration drain region (1a) which is a high resistance region. Power as a simple way to increase the perimeter of the active part of a power MOSFET
There is a method of connecting a large number of MOS transistors forming a MOSFET in parallel, but when a large number of MOS transistors are connected in parallel, there is a risk of abnormal oscillation during operation.
そこで、従来は多数並列接続時と異常発振を防止するた
めに、電界効果型半導体装置のゲート電極に直列に抵抗
を外付けしていたが、この抵抗の外付けには工数を要し
半導体装置が高価になるとともに、精度の高い制御がで
きないという問題点があった。Therefore, conventionally, a resistor is externally connected in series to the gate electrode of the field effect semiconductor device in order to prevent abnormal oscillation when connected in parallel with a large number of semiconductor devices. However, there is a problem in that the control becomes expensive and highly accurate control cannot be performed.
この発明は上記のような問題点を解消するためになされ
たもので、縦方向に主電流の経路を有する電界効果型半
導体装置において、多数並列接続時にゲート電極への抵
抗の外付けを必要とせず、しかも微細的に適した電界効
果型半導体装置を提供することを目的とする。The present invention has been made to solve the above problems, and in a field effect semiconductor device having a main current path in the vertical direction, it is necessary to externally attach a resistor to a gate electrode when a large number of parallel connections are made. It is an object of the present invention to provide a field-effect semiconductor device that is finely suited.
また、この発明の別の発明は、横方向に主電流の経路を
有する電界効果型半導体装置において、多数並列接続時
にゲート電極への抵抗の外付けを必要としない電界効果
型半導体装置を提供することを目的とする。In addition, another invention of the present invention provides a field effect semiconductor device having a main current path in the lateral direction, which does not require external resistors to be attached to gate electrodes in parallel connection. The purpose is to
この発明に係る電界効果型半導体装置は、並列接続され
た複数のMOSトランジスタを有し、縦方向に主電流の経
路を有する電界効果型半導体装置において、ゲート電極
配線を、ボンディングパッドされるボンディングパッド
部と、このボンディングパッド部と同じ層に形成され、
ボンディングパッド部の周囲を物理的に離隔して囲む接
続部及び複数のMOSトランジスタのゲート電極に接続さ
れる複数の配線部を有したゲート電極配線部とによって
構成し、ボンディングパッド部とゲート電極配線部の接
続部との間を電気的に接続し、MOSトランジスタのゲー
ト電極と同じ層にボンディングパッド部との電気的接続
部を囲んで形成される抵抗体を設けたものである。A field-effect semiconductor device according to the present invention is a field-effect semiconductor device having a plurality of MOS transistors connected in parallel and having a main current path in the vertical direction. Part and the same layer as this bonding pad part,
The bonding pad portion and the gate electrode wiring are composed of a connection portion that physically surrounds the periphery of the bonding pad portion and a gate electrode wiring portion having a plurality of wiring portions connected to the gate electrodes of a plurality of MOS transistors. And a resistor formed in the same layer as the gate electrode of the MOS transistor so as to surround the electrical connection portion with the bonding pad portion.
また、この発明の別の発明に係る電界効果型半導体装置
は、並列接続された複数のMOSトランジスタを有し、横
方向に主電流の経路を有する電界効果型半導体装置にお
いて、ゲート電極配線を、ボンディングパッドされるボ
ンディングパッド部と、ボンディングパッド部の周囲を
物理的に離隔して囲む接続部及び複数のMOSトランジス
タのゲート電極に接続される複数の配線部を有したゲー
ト電極配線部とによって構成し、ボンディングパッド部
とゲート電極配線部の接続部との間を電気的に接続し、
ボンディングパッド部との電気的接続部を囲んで形成さ
れる抵抗体を設けたものである。Further, a field effect semiconductor device according to another invention of the present invention has a plurality of MOS transistors connected in parallel, in the field effect semiconductor device having a path of the main current in the lateral direction, the gate electrode wiring, A bonding pad portion to be a bonding pad, and a gate electrode wiring portion having a plurality of wiring portions connected to the gate electrodes of a plurality of MOS transistors and a connecting portion that physically surrounds the periphery of the bonding pad portion Then, the bonding pad section and the connection section of the gate electrode wiring section are electrically connected,
A resistor is provided so as to surround the electrical connection portion with the bonding pad portion.
この発明における電界効果型半導体装置は、縦方向に主
電流の経路を有する電界効果型半導体装置において、ゲ
ート電極に直列に抵抗を備えることにより、電界効果に
て動作する領域は抵抗成分によってスイッチング速度が
緩和され、多数並列接続にて動作した場合の異常発振を
防ぐことができる。しかも、抵抗体は、ゲート電極配線
のボンディングパッド部との電気的接続部を取り囲むよ
うに形成しているため、微細化されても所望の抵抗値を
得られるものである。The field-effect semiconductor device according to the present invention is a field-effect semiconductor device having a main current path in the vertical direction, and by providing a resistor in series with the gate electrode, the region operated by the field effect has a switching speed due to the resistance component. Can be alleviated, and abnormal oscillation can be prevented when operating in parallel with a large number. Moreover, since the resistor is formed so as to surround the electrical connection portion of the gate electrode wiring with the bonding pad portion, a desired resistance value can be obtained even if it is miniaturized.
この発明の別の発明における電界効果型半導体装置は、
横方向に主電流の経路を有する電界効果型半導体装置に
おいて、ゲート電極に直列に抵抗を備えることにより、
電界効果にて動作する領域は抵抗成分によってスイッチ
ング速度が緩和され、多数並列接続にて動作した場合の
異常発振を防ぐことができる。しかも、抵抗体は、ゲー
ト電極配線のボンディングパッド部との電気的接続部を
取り囲むように形成しているため、微細化されても所望
の抵抗値を得られるものである。A field effect semiconductor device according to another invention of the present invention is
In a field effect semiconductor device having a main current path in the lateral direction, by providing a resistor in series with the gate electrode,
The switching speed of the region operated by the electric field effect is moderated by the resistance component, so that abnormal oscillation can be prevented when operating in parallel with a large number. Moreover, since the resistor is formed so as to surround the electrical connection portion of the gate electrode wiring with the bonding pad portion, a desired resistance value can be obtained even if it is miniaturized.
以下、この発明の一実施例を図について説明する。第１
図（ａ），（ｂ）において、（1a）、（1b）、（２）〜
（８）、（10）、（21）、（61）は第４図（ａ），
（ｂ）に示した従来の電界効果型半導体装置におけるも
のと同様のものである。（52）は第１図（ａ）図示から
明らかな如くゲート電極（５）の上層に長方形状に形成
され、ボンディングパッドされるゲート電極配線のボン
ディングパッド部で、その直下の半導体基板の表面には
第１図（ｂ）図示に示すように第２導電形半導体領域
（10）が形成されている。（51）はこのボンディングパ
ッド部と同じ層に形成され、ボンディングパッド部（5
1）の周囲を物理的に離隔して囲む接続部と、この接続
部から一体的に形成され、複数のMOSトランジスタのゲ
ート電極（５）に電気的に接続される複数の配線部とを
有したゲート電極配線のゲート電極配線部、（９）はボ
ンディングパッド部（52）とゲート電極配線部（51）の
接続部との間を電気的に接続するゲート直列抵抗を構成
するための抵抗構成体で、第１図図示からあきらかな如
く、MOSトランジスタのゲート電極（５）と同じ層に形
成され、ボンディングパッド部（52）とゲート電極配線
部（51）の接続部とにそれぞれ接続される電気的接続部
と、ボンディングパッド部（52）との電気的接続部を囲
んで形成される抵抗体とを有し、抵抗体の抵抗値を10〜
150Ωにされているものである。An embodiment of the present invention will be described below with reference to the drawings. First
(A), (b), (1a), (1b), (2) ~
(8), (10), (21) and (61) are shown in FIG.
This is the same as in the conventional field effect semiconductor device shown in (b). (52) is a bonding pad portion of the gate electrode wiring, which is formed in a rectangular shape on the upper layer of the gate electrode (5) as shown in FIG. 1 (a) and is a bonding pad, on the surface of the semiconductor substrate immediately below. The second conductivity type semiconductor region (10) is formed as shown in FIG. 1 (b). (51) is formed in the same layer as this bonding pad section, and the bonding pad section (5
1) has a connection part that physically surrounds the periphery and a plurality of wiring parts that are integrally formed from the connection part and that are electrically connected to the gate electrodes (5) of the plurality of MOS transistors. A gate electrode wiring portion of the gate electrode wiring, and (9) is a resistance configuration for forming a gate series resistance for electrically connecting the bonding pad portion (52) and the connection portion of the gate electrode wiring portion (51). As is apparent from FIG. 1 in the body, it is formed in the same layer as the gate electrode (5) of the MOS transistor and is connected to the bonding pad portion (52) and the connection portion of the gate electrode wiring portion (51), respectively. The resistor has an electrical connection portion and a resistor surrounding the electrical connection portion with the bonding pad portion (52), and has a resistance value of 10 to 10
It is set to 150Ω.
抵抗構成体（９）の抵抗体としてポリシリコン抵抗を用
い、抵抗値のコントロールはイオン注入技術を用いてコ
ントロールすることができる。例えば、抵抗構成体
（９）及びゲート電極（５）に対して抵抗構成体（９）
の抵抗体の抵抗値が得られるようにイオン注入を行い、
その後、写真製版技術を用いて抵抗構成体（９）の抵抗
体をマスクし、ゲート電極（５）及び抵抗構成体（９）
の電気的接続部に対してイオン注入を行いさらに抵抗値
を下げれば良いものである。A polysilicon resistor is used as the resistor of the resistor structure (9), and the resistance value can be controlled using an ion implantation technique. For example, for the resistance structure (9) and the gate electrode (5), the resistance structure (9)
Ion implantation is performed so that the resistance value of the resistor of
After that, the gate electrode (5) and the resistance component (9) are masked by using the photolithography technique to mask the resistor of the resistance component (9).
It suffices to further reduce the resistance value by performing ion implantation into the electrical connection portion of.
このように、電界効果型半導体装置を構成する複数のMO
Sトランジスタのゲート電極に直列な抵抗体を半導体装
置内に形成することにより、外付け抵抗と同様に電界効
果にて動作する領域がゲート直列抵抗成分によってスイ
ッチング速度が緩和され、多数並列接続されたMOSトラ
ンジスタが動作したときの異常発振を防ぐことができ
る。しかも、複数のMOSトランジスタのゲート電極に直
列に接続される抵抗体を構成する抵抗構成体（９）とし
て、ゲート電極配線を構成するボンディングパッド部
（52）とゲート電極配線部（51）の接続部とにそれぞれ
接続される電気的接続部と、ボンディングパッド部（5
2）との電気的接続部を囲んで形成される抵抗体とによ
って構成したものとしたので、MOSトランジスタの微細
化が進んでも抵抗体の微細化に対して余裕があり、抵抗
体が電界効果型半導体装置の微細化、つまり集積度の向
上に制限を与えないという利点も有しているものであ
る。In this way, a plurality of MOs forming the field effect semiconductor device are
By forming a resistor in series with the gate electrode of the S-transistor in the semiconductor device, the switching speed of the region that operates by the field effect is mitigated by the gate series resistance component like an external resistor, and multiple parallel connections were made. It is possible to prevent abnormal oscillation when the MOS transistor operates. In addition, as a resistance component (9) that constitutes a resistor that is connected in series to the gate electrodes of a plurality of MOS transistors, the bonding pad portion (52) that constitutes the gate electrode wiring and the gate electrode wiring portion (51) are connected. And the electrical pads that are connected to the bonding pad and the bonding pad (5
2) Since the resistor is formed by surrounding the electrical connection with the resistor, even if the MOS transistor is miniaturized, there is a margin for miniaturization of the resistor, and the resistor has a field effect. It also has an advantage of not limiting the miniaturization of the semiconductor device, that is, the improvement of the degree of integration.
第２図（ａ），（ｂ）はこの発明の他の実施例による電
界効果型半導体装置の平面図および断面図である。ゲー
ト電極（５）にポリシリコンを使用した場合で、抵抗構
成体（９）とこの抵抗構成体（９）に近接して配置され
たゲート電極（５）とを、第１図に示した実施例のよう
に物理的に離隔せず、一体的に同時に形成したものであ
る。このときの抵抗構成体（９）の抵抗体の抵抗値は、
写真製版技術を用いて制御することによって得られる。2 (a) and 2 (b) are a plan view and a sectional view of a field effect semiconductor device according to another embodiment of the present invention. In the case where polysilicon is used for the gate electrode (5), the resistance structure (9) and the gate electrode (5) arranged close to the resistance structure (9) are shown in FIG. As in the example, they are formed at the same time without being physically separated from each other. At this time, the resistance value of the resistor of the resistance component (9) is
It is obtained by controlling using photoengraving technology.
以上のように、この発明によれば並列接続された複数の
MOSトランジスタを有し、縦方向に主電流の経路を有す
る電界効果型半導体装置において、ゲート電極配線を、
ボンディングパッドされるボンディングパッド部と、ボ
ンディングパッド部の周囲を物理的に離隔して囲む接続
部及び複数のMOSトランジスタのゲート電極に接続され
る複数の配線部を有したゲート電極配線部とによって構
成し、ボンディングパッド部とゲート電極配線部の接続
部との間を電気的に接続し、MOSトランジスタのゲート
電極と同じ層にボンディングパッド部との電気的接続部
を囲んで形成される抵抗体を設けたものとしたので、異
常発振等を妨げ、安価にして精度の高いものが得られる
とともに、MOSトランジスタを微細化できるという効果
を有しているものである。As described above, according to the present invention, a plurality of parallel-connected
In a field effect semiconductor device having a MOS transistor and having a main current path in the vertical direction, the gate electrode wiring is
A bonding pad portion to be a bonding pad, and a gate electrode wiring portion having a plurality of wiring portions connected to the gate electrodes of a plurality of MOS transistors and a connecting portion that physically surrounds the periphery of the bonding pad portion Then, the bonding pad section and the connection section of the gate electrode wiring section are electrically connected to each other, and the resistor formed by surrounding the electric connection section with the bonding pad section in the same layer as the gate electrode of the MOS transistor is formed. Since it is provided, it has an effect of preventing abnormal oscillation and the like, which can be manufactured at low cost with high accuracy, and the MOS transistor can be miniaturized.
また、この発明の別の発明に係る電界効果型半導体装置
は、並列接続された複数のMOSトランジスタを有し、横
方向に主電流の経路を有する電界効果型半導体装置にお
いて、ゲート電極配線を、ボンディングパッドされるボ
ンディングパッド部と、ボンディングパッド部の周囲を
物理的に離隔して囲む接続部及び複数のMOSトランジス
タのゲート電極に接続される複数の配線部を有したゲー
ト電極配線部とによって構成し、ボンディングパッド部
とゲート電極配線部の接続部との間を電気的に接続し、
ボンディングパッド部との電気的接続部を囲んで形成さ
れる抵抗体を設けたものとしたので、異常発振等を妨
げ、安価にして精度の高いものが得られるとともに、MO
Sトランジスタを微細化できるという効果を有している
ものである。Further, a field effect semiconductor device according to another invention of the present invention has a plurality of MOS transistors connected in parallel, in the field effect semiconductor device having a path of the main current in the lateral direction, the gate electrode wiring, A bonding pad portion to be a bonding pad, and a gate electrode wiring portion having a plurality of wiring portions connected to the gate electrodes of a plurality of MOS transistors and a connecting portion that physically surrounds the periphery of the bonding pad portion Then, the bonding pad section and the connection section of the gate electrode wiring section are electrically connected,
Since the resistor formed around the electrical connection with the bonding pad is provided, it prevents abnormal oscillation etc., and can be manufactured at low cost and with high accuracy.
This has the effect that the S transistor can be miniaturized.
第１図（ａ），（ｂ）はこの発明の一実施例による電界
効果型半導体装置の平面図および断面図、第２図
（ａ），（ｂ）はこの発明の他の実施例による電界効果
型半導体装置の平面図および断面図、第３図は従来の電
界効果型半導体装置の一例を示す断面図、第４図
（ａ），（ｂ）は従来の電界効果型半導体装置の他の例
を示す平面図および断面図である。 （1a）は第１導電形低濃度ドレイン領域、（1b）は第１
導電形高濃度ドレイン領域、（２），（10）は第２導電
形半導体領域、（３）は第１導電形ソース領域、（４）
は絶縁膜、（５）はゲート電極、（６）はソース電極、
（７）はチャネル形成領域、（８）はドレイン電極、
（９）はゲート直列抵抗、（51）はゲート配線電極、
（52）はゲートボンディングパット。 なお、各図中同一符号は同一または相当部分を示す。1 (a) and 1 (b) are a plan view and a sectional view of a field effect semiconductor device according to an embodiment of the present invention, and FIGS. 2 (a) and 2 (b) are electric fields according to other embodiments of the present invention. FIG. 3 is a plan view and a sectional view of an effect type semiconductor device, FIG. 3 is a sectional view showing an example of a conventional field effect semiconductor device, and FIGS. 4 (a) and 4 (b) are other conventional field effect semiconductor devices. It is the top view and sectional drawing which show an example. (1a) is the first conductivity type low concentration drain region, (1b) is the first
Conductivity type high concentration drain region, (2) and (10) are second conductivity type semiconductor regions, (3) is first conductivity type source region, and (4)
Is an insulating film, (5) is a gate electrode, (6) is a source electrode,
(7) is a channel formation region, (8) is a drain electrode,
(9) is a gate series resistance, (51) is a gate wiring electrode,
(52) is a gate bonding pad. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (2)
板、この半導体基板の表面に形成された複数の第２導電
形の半導体領域、これら複数の半導体領域のそれぞれの
表面に形成された第１導電形の半導体領域からなる複数
のソース領域、これら複数のソース領域と前記半導体基
板との間に位置する前記半導体領域の表面上にゲート絶
縁膜を介して形成されたゲート電極、前記半導体基板の
裏面に形成されたドレイン電極、前記半導体基板の表面
上に形成され、前記複数のソース領域に電気的に接続さ
れるソース電極、ボンディングパッドされるボンディン
グパッド部と、このボンディングパッド部と同じ層に形
成され、前記ボンディングパッド部の周囲を物理的に離
隔して囲む接続部及び前記ゲート電極に接続される複数
の配線部を含むゲート電極配線部とを有したゲート電極
配線、このゲート電極配線のボンディングパッド部とゲ
ート電極配線部の接続部との間を電気的に接続し、前記
ゲート電極と同じ層にボンディングパッド部との電気的
接続部を囲んで形成された抵抗体を備えた電界効果型半
導体装置。1. A semiconductor substrate of a first conductivity type to be a drain region, a plurality of semiconductor regions of a second conductivity type formed on the surface of this semiconductor substrate, and a plurality of semiconductor regions formed on the respective surfaces of the plurality of semiconductor regions. A plurality of source regions formed of semiconductor regions of one conductivity type, a gate electrode formed on the surface of the semiconductor region located between the plurality of source regions and the semiconductor substrate via a gate insulating film, the semiconductor substrate A drain electrode formed on the back surface of the semiconductor substrate, a source electrode formed on the front surface of the semiconductor substrate and electrically connected to the plurality of source regions, a bonding pad portion for bonding pad, and the same layer as the bonding pad portion. And a wiring part connected to the gate electrode and a connection part that is formed on the bonding pad and physically surrounds the periphery of the bonding pad part. A gate electrode wiring having a gate electrode wiring portion, an electrical connection between a bonding pad portion of the gate electrode wiring and a connection portion of the gate electrode wiring portion, and a bonding pad portion on the same layer as the gate electrode. A field effect semiconductor device comprising a resistor formed so as to surround an electrical connection portion.
隔して形成された一対の第２導電形の半導体領域と、こ
れら一対の半導体領域の間の表面上にゲート絶縁膜を介
して形成されたゲート電極を有したMOSトランジスタを
複数並列接続されて有し、横方向に主電流の経路を有す
る電界効果型半導体装置において、ボンディングパッド
されるボンディングパッド部と、このボンディングパッ
ド部の周囲を物理的に離隔して囲む接続部及び前記複数
のMOSトランジスタのゲート電極に接続される複数の配
線部を含むゲート電極配線部とを有したゲート電極配線
と、このゲート電極配線のボンディングパッド部とゲー
ト電極配線部の接続部との間を電気的に接続し、前記ボ
ンディングパッド部との電気的接続部を囲んで形成され
る抵抗体とを備えたことを特徴とする電界効果型半導体
装置。2. A pair of second-conductivity-type semiconductor regions formed on the surface of a first-conductivity-type semiconductor substrate so as to be separated from each other, and a gate insulating film on the surface between the pair of semiconductor regions. In a field effect semiconductor device having a plurality of MOS transistors each having a formed gate electrode connected in parallel and having a main current path in a lateral direction, a bonding pad portion to be bonded and a periphery of the bonding pad portion. And a gate electrode wiring portion having a gate electrode wiring portion including a plurality of wiring portions connected to the gate electrodes of the plurality of MOS transistors, and a bonding pad portion of the gate electrode wiring. And a resistor which is electrically connected between the gate electrode wiring portion and the connection portion and surrounds the electrical connection portion with the bonding pad portion. Field effect semiconductor device according to claim.
Priority Applications (1)
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|---|---|---|---|
| JP60238656A JPH0758781B2 (en) | 1985-10-24 | 1985-10-24 | Field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238656A JPH0758781B2 (en) | 1985-10-24 | 1985-10-24 | Field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298670A JPS6298670A (en) | 1987-05-08 |
| JPH0758781B2 true JPH0758781B2 (en) | 1995-06-21 |
Family
ID=17033369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238656A Expired - Lifetime JPH0758781B2 (en) | 1985-10-24 | 1985-10-24 | Field effect semiconductor device |
Country Status (1)
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| JPS5029585B2 (en) * | 1972-07-24 | 1975-09-25 | ||
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1985
- 1985-10-24 JP JP60238656A patent/JPH0758781B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPS6298670A (en) | 1987-05-08 |
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