JPH0758618A - Semiconductor relay using depletion type mosfet - Google Patents
Semiconductor relay using depletion type mosfetInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、デプレション型ＭＯＳ
ＦＥＴを用いた半導体リレーに関するものである。BACKGROUND OF THE INVENTION The present invention relates to a depletion type MOS.
The present invention relates to a semiconductor relay using an FET.
【０００２】[0002]
【従来の技術】従来より、半導体リレーとしては、図４
に示すように、エンハンスメント型のＭＯＳＦＥＴを出
力回路に用いたものがある。この半導体リレーでは、発
光ダイオードである発光素子１と太陽電池である光起電
力素子２とを光結合し、光起電力素子２の出力端間に
は、ソース−ドレイン間に接続したバイアス抵抗Ｒ1 を
介してドレイン−ソース間を接続したノーマリオン型の
ＦＥＴ３を設けている。また、ＦＥＴ３のドレインに
は、一対のエンハンスメント型のパワーＭＯＳＦＥＴ４
ａ′，４ｂ′のゲートを共通接続し、各ＭＯＳＦＥＴ４
ａ′，４ｂ′のソースとＦＥＴ３のソースとの間には抵
抗Ｒａ，Ｒｂを接続している。両抵抗Ｒａ，Ｒｂの直列
回路の各端にはそれぞれトランジスタＱａ，Ｑｂのベー
スが接続され、各トランジスタＱａ，Ｑｂのエミッタは
互いに他のトランジスタＱａ，Ｑｂのベースに接続され
る。さらに、トランジスタＱａ，Ｑｂのコレクタは共通
接続されてＦＥＴ３のドレインに接続される。発光素子
１の各端には入力端子Ｔ11，Ｔ12がそれぞれ接続され、
両ＭＯＳＦＥＴ４ａ′，４ｂ′のドレインにはそれぞれ
出力端子Ｔ21，Ｔ22が接続される。2. Description of the Related Art Conventionally, as a semiconductor relay, FIG.
As shown in FIG. 1, there is an enhancement type MOSFET used in an output circuit. In this semiconductor relay, a light emitting element 1 which is a light emitting diode and a photovoltaic element 2 which is a solar cell are optically coupled, and a bias resistor R connected between a source and a drain is provided between output terminals of the photovoltaic element 2. A normally-on type FET 3 having a drain and a source connected via 1 is provided. In addition, a pair of enhancement type power MOSFETs 4 are connected to the drain of FET3.
The gates of a'and 4b 'are commonly connected to each MOSFET 4
Resistors Ra and Rb are connected between the sources of a'and 4b 'and the source of the FET3. The bases of the transistors Qa and Qb are connected to the respective ends of the series circuit of the resistors Ra and Rb, and the emitters of the transistors Qa and Qb are connected to the bases of the other transistors Qa and Qb. Further, the collectors of the transistors Qa and Qb are commonly connected and connected to the drain of the FET3. Input terminals T 11 and T 12 are connected to the respective ends of the light emitting element 1,
Output terminals T 21 and T 22 are connected to the drains of both MOSFETs 4a 'and 4b', respectively.
【０００３】いま、入力端子Ｔ11，Ｔ12への入力信号が
なく発光素子１が消灯しているとすれば、光起電力素子
２は起電力を発生せずバイアス抵抗Ｒ1 の両端間に電位
差が発生しないからＦＥＴ３はオンになっている。した
がって、ＭＯＳＦＥＴ４ａ′，４ｂ′のゲート−ソース
間にも電位差が発生しないのであり、ＭＯＳＦＥＴ４
ａ′，４ｂ′はオフになる。このとき、両出力端子
Ｔ21，Ｔ22の間は非導通である。Now, assuming that there is no input signal to the input terminals T 11 and T 12 and the light emitting element 1 is turned off, the photovoltaic element 2 does not generate an electromotive force and is applied across the bias resistor R 1. Since no potential difference is generated, FET3 is on. Therefore, no potential difference is generated between the gate and the source of the MOSFETs 4a 'and 4b'.
a ', 4b' are turned off. At this time, the output terminals T 21 and T 22 are not electrically connected.
【０００４】一方、入力端子Ｔ11，Ｔ12への入力信号に
よって発光素子１が点灯すれば、光起電力素子２の起電
力によって、ＦＥＴ３にバイアスがかかってＦＥＴ３が
オフになる。したがって、ＭＯＳＦＥＴ４ａ′，４ｂ′
に光起電力素子２の起電力によるバイアスがかかってＭ
ＯＳＦＥＴ４ａ′，４ｂ′がオンになる。このように、
発光素子１の点灯・消灯に応じて両出力端子Ｔ21，Ｔ22
の間を導通・非導通にすることができる。On the other hand, when the light emitting element 1 is turned on by the input signals to the input terminals T 11 and T 12 , the FET 3 is biased by the electromotive force of the photovoltaic element 2 and the FET 3 is turned off. Therefore, the MOSFETs 4a ', 4b'
Is biased by the electromotive force of the photovoltaic element 2 and M
The OSFETs 4a 'and 4b' are turned on. in this way,
Both output terminals T 21 and T 22 are turned on and off depending on whether the light emitting element 1 is turned on or off
It is possible to make conduction between them and non-conduction.
【０００５】ところで、両出力端子Ｔ21，Ｔ22の間が導
通状態のときに過大な電流が流れるとＭＯＳＦＥＴ４
ａ′，４ｂ′が破壊されることになる。そこで抵抗Ｒ
ａ，ＲｂおよびトランジスタＱａ，Ｑｂよりなる保護回
路を設けているのであって、過大な電流により抵抗Ｒ
ａ，Ｒｂの直列回路の両端間に生じる電位差によってい
ずれかのトランジスタＱａ，Ｑｂがオンになると、対応
するＭＯＳＦＥＴ４ａ′，４ｂ′のゲート−ソース間の
電圧が引き下げられ、結果的にＭＯＳＦＥＴ４ａ′，４
ｂ′のドレイン−ソース間に流れる電流が制限されるの
である。By the way, if an excessive current flows while the output terminals T 21 and T 22 are in a conductive state, the MOSFET 4
a ', 4b' will be destroyed. So the resistance R
Since a protection circuit including a, Rb and transistors Qa, Qb is provided, the resistance R
When any of the transistors Qa and Qb is turned on due to the potential difference across the series circuit of a and Rb, the gate-source voltage of the corresponding MOSFETs 4a ′ and 4b ′ is lowered, and as a result, the MOSFETs 4a ′ and 4b.
The current flowing between the drain and source of b'is limited.
【０００６】[0006]
【発明が解決しようとする課題】上記構成は、過大な電
流が流れたときにトランジスタＱａ，Ｑｂにバイアスを
与えてオンにすることによって、ＭＯＳＦＥＴ４ａ′，
４ｂ′のゲート−ソース間の電圧を引き下げた場合にＭ
ＯＳＦＥＴ４ａ′，４ｂ′のドレイン−ソース間の電流
が制限されるものであるから、ゲート−ソース間の電圧
の低下によりドレイン−ソース間電流が減少するＭＯＳ
ＦＥＴ４ａ′，４ｂ′がエンハンスメント型である場合
に適用できるものである。しかしながら、ゲート−ソー
ス間に電位差がないときにオンになるデプレション型の
ＭＯＳＦＥＴをＭＯＳＦＥＴ４ａ′，４ｂ′に代えて用
いるときには上記構成を適用することができず、ノーマ
リオフ型の半導体リレーを構成する場合には、出力端子
Ｔ21，Ｔ22の間に過大な電流が流れるのを制限するため
の有効な構成が存在しないのが現状である。In the above structure, when an excessive current flows, the transistors Qa and Qb are biased to be turned on, so that the MOSFETs 4a 'and 4b' are turned on.
When the gate-source voltage of 4b 'is lowered, M
Since the drain-source currents of the OSFETs 4a ', 4b' are limited, the drain-source current is reduced by the reduction of the gate-source voltage.
This is applicable when the FETs 4a 'and 4b' are enhancement type. However, when a depletion type MOSFET that turns on when there is no potential difference between the gate and the source is used instead of the MOSFETs 4a 'and 4b', the above configuration cannot be applied, and a normally-off type semiconductor relay is configured. In the present situation, there is no effective configuration for limiting the flow of an excessive current between the output terminals T 21 and T 22 .
【０００７】本発明は上記課題を解決することを目的と
するものであり、出力回路に用いたデプレション型のＭ
ＯＳＦＥＴに過大な電流が流れるのを防止したデプレシ
ョン型ＭＯＳＦＥＴを用いた半導体リレーを提供しよう
とするものである。An object of the present invention is to solve the above-mentioned problems, and it is a depletion type M used in an output circuit.
It is intended to provide a semiconductor relay using a depletion type MOSFET in which an excessive current is prevented from flowing in the OSFET.
【０００８】[0008]
【課題を解決するための手段】本発明では、上記目的を
達成するために、互いに光結合された発光素子および光
起電力素子と、ゲート−ソース間に接続されたバイアス
抵抗を介して光起電力素子の両端間にドレイン−ソース
間が接続され発光素子の点灯時にオフになるノーマリオ
ン型のＦＥＴと、ＦＥＴのソースにゲートが共通接続さ
れた一対のデプレション型のＭＯＳＦＥＴと、発光素子
の両端にそれぞれ接続された入力端子と、両ＭＯＳＦＥ
Ｔのドレインにそれぞれ接続された出力端子と、各ＭＯ
ＳＦＥＴのソースとＦＥＴのドレインとの間にそれぞれ
挿入された一対の保護用の抵抗とを備えて成ることを特
徴とする。In the present invention, in order to achieve the above object, a light emitting element and a photovoltaic element optically coupled to each other, and a photovoltaic element via a bias resistor connected between a gate and a source. A normally-on type FET having a drain-source connected between both ends of a power element and turned off when the light emitting element is turned on, a pair of depletion type MOSFETs having a gate commonly connected to the source of the FET, and a light emitting element Input terminals connected to both ends and both MOSFE
Each output terminal connected to the drain of T and each MO
It is characterized by comprising a pair of protective resistors respectively inserted between the source of the SFET and the drain of the FET.
【０００９】[0009]
【作用】上記構成によれば、発光素子が消灯していてＦ
ＥＴがオンであるときにはＭＯＳＦＥＴのゲート−ソー
ス間に電圧が印加されずＭＯＳＦＥＴがオンになり、ま
た、発光素子が点灯してＦＥＴがオフになればＭＯＳＦ
ＥＴのゲート−ソース間に光起電力素子の起電力が印加
されてＭＯＳＦＥＴがオフになる。一方、ＭＯＳＦＥＴ
がオンであるときに出力端子間に過大な電流が流れる
と、電流が流入する側（正極側）のＭＯＳＦＥＴのソー
スに接続された抵抗→ＦＥＴのドレイン−ソース間とい
う経路で電流が流れてＭＯＳＦＥＴのゲートに逆バイア
ス電圧が印加されることになり、ＭＯＳＦＥＴをオフ方
向に制御することになる。すなわち、出力端子間に流れ
る電流が制限されて過大な電流に対する保護がなされる
のである。電流の向きが逆であるときも同様に動作す
る。According to the above structure, the light emitting element is turned off and
When ET is on, no voltage is applied between the gate and source of the MOSFET, the MOSFET is turned on, and when the light emitting element is turned on and the FET is turned off, the MOSF is turned on.
The electromotive force of the photovoltaic element is applied between the gate and source of ET to turn off the MOSFET. On the other hand, MOSFET
If an excessive current flows between the output terminals when the switch is on, the current flows in the route of the resistor connected to the source of the MOSFET on the side where the current flows (positive side) → the drain-source of the FET, and the MOSFET A reverse bias voltage is applied to the gate of the MOSFET, which controls the MOSFET in the off direction. That is, the current flowing between the output terminals is limited to protect against an excessive current. The same operation is performed when the directions of the currents are opposite.
【００１０】[0010]
【実施例】（実施例１）本実施例は、図１に示すよう
に、一対の入力端子Ｔ11，Ｔ12間に接続された発光ダイ
オードよりなる発光素子１と、発光素子１に光結合され
た太陽電池よりなる光起電力素子２とを備え、光起電力
素子２の両端間にはゲート−ソース間にバイアス抵抗Ｒ
1 を接続したノーマリオフ型のＦＥＴ３のドレイン−ソ
ース間とバイアス抵抗Ｒ1 との直列回路が接続される。
また、ＦＥＴ３のソースには２個のデプレション型のＭ
ＯＳＦＥＴ４ａ，４ｂのゲートが共通接続される。各Ｍ
ＯＳＦＥＴ４ａ，４ｂのドレインは２個の出力端子
Ｔ21，Ｔ22にそれぞれ接続され、各ＭＯＳＦＥＴ４ａ，
４ｂのソースはそれぞれ抵抗Ｒａ，Ｒｂを介してＦＥＴ
３のドレインに接続される。Example 1 In this example, as shown in FIG. 1, a light emitting element 1 composed of a light emitting diode connected between a pair of input terminals T 11 and T 12 , and an optical coupling to the light emitting element 1. And a bias element R between the gate and the source between both ends of the photovoltaic element 2.
A series circuit of the drain-source of the normally-off type FET 3 to which 1 is connected and the bias resistor R 1 is connected.
The FET3 source has two depletion type M
The gates of the OSFETs 4a and 4b are commonly connected. Each M
The drains of the OSFETs 4a and 4b are connected to the two output terminals T 21 and T 22 , respectively, and the MOSFETs 4a and 4b
The source of 4b is a FET through resistors Ra and Rb, respectively.
3 drain.
【００１１】したがって、発光素子１が消灯していると
きには、光起電力素子２に起電力が発生せずＦＥＴ３の
ゲート−ソース間に電圧が印加されないからＦＥＴ３は
オンであり、ＭＯＳＦＥＴ４ａ，４ｂのゲート−ソース
間にも電圧が印加されず、ＭＯＳＦＥＴ４ａ，４ｂはオ
ンになって、出力端子Ｔ21，Ｔ22の間は導通する。一
方、入力端子Ｔ11，Ｔ12に信号を入力して発光素子１を
点灯させたときには、光起電力素子２に起電力が発生し
てバイアス抵抗Ｒ1 の両端間に電圧降下が生じるからＦ
ＥＴ３のゲート−ソース間に逆バイアス電圧が印加され
てＦＥＴ３はオフになる。ＦＥＴ３がオフになれば、光
起電力素子２の出力によってＭＯＳＦＥＴ４ａ，４ｂの
ゲート−ソース間に逆バイアス電圧が印加されるから、
ＭＯＳＦＥＴ４ａ、４ｂもオフになって出力端子Ｔ21，
Ｔ22の間は非導通になる。Therefore, when the light emitting element 1 is off, no electromotive force is generated in the photovoltaic element 2 and no voltage is applied between the gate and source of the FET 3, so that the FET 3 is on and the gates of the MOSFETs 4a and 4b are on. - no voltage is applied to between the source, MOSFET 4a, 4b is turned on, between the output terminals T 21, T 22 is conductive. On the other hand, when a signal is input to the input terminals T 11 and T 12 to turn on the light emitting element 1, an electromotive force is generated in the photovoltaic element 2 to cause a voltage drop across the bias resistor R 1.
A reverse bias voltage is applied between the gate and source of ET3 to turn off FET3. When the FET 3 is turned off, a reverse bias voltage is applied between the gate and source of the MOSFETs 4a and 4b by the output of the photovoltaic element 2,
The MOSFETs 4a and 4b are also turned off and the output terminal T 21 ,
It becomes non-conductive during T 22 .
【００１２】ところで、発光素子１が消灯して出力端子
Ｔ21，Ｔ22の間が導通しているときに、出力端子Ｔ21か
ら出力端子Ｔ22に向かって過大な電流が流れたとする
と、抵抗Ｒａ→ＦＥＴ３のドレイン−ソースの経路を通
してＭＯＳＦＥＴ４ａのゲートに向かって電流が流れ、
ＭＯＳＦＥＴ４ａのゲートに逆バイアス電圧が印加され
ることになる。その結果、ＭＯＳＦＥＴ４ａはオフ方向
に制御されてドレイン−ソース間に流れる電流を制限
し、過大な電流に対する保護を行なうのである。電流の
向きが逆である場合には、抵抗ＲｂおよびＦＥＴ３を通
してＭＯＳＦＥＴ４ｂのゲートに向かって電流が流れ同
様に動作する。By the way, if an excessive current flows from the output terminal T 21 to the output terminal T 22 when the light emitting element 1 is turned off and the output terminals T 21 and T 22 are electrically connected to each other, a resistance is generated. A current flows toward the gate of MOSFET 4a through the drain-source path of Ra → FET3,
A reverse bias voltage is applied to the gate of the MOSFET 4a. As a result, the MOSFET 4a is controlled in the OFF direction to limit the current flowing between the drain and the source and protect against an excessive current. When the direction of the current is opposite, the current flows through the resistor Rb and the FET 3 toward the gate of the MOSFET 4b, and operates similarly.
【００１３】上述したように、出力端子Ｔ21，Ｔ22の間
で過大な電流が流れるとＭＯＳＦＥＴ４ａ，４ｂをオフ
方向に制御して出力端子Ｔ21，Ｔ22の間を流れる電流を
制限するので、ノイズやサージに対する耐圧が向上する
のである。 （実施例２）本実施例は、図２に示すように、実施例１
の構成に対して、各ＭＯＳＦＥＴ４ａ，４ｂのソースと
対応する抵抗Ｒａ，Ｒｂとの接続点にアノードを接続し
たダイオードＤａ，Ｄｂと、両ダイオードＤａ，Ｄｂの
カソードとＭＯＳＦＥＴ４ａ，４ｂのゲートとの間に挿
入した抵抗Ｒ2 とを追加したものである。As described above, when an excessive current flows between the output terminals T 21 and T 22 , the MOSFETs 4a and 4b are controlled in the OFF direction to limit the current flowing between the output terminals T 21 and T 22 . The withstand voltage against noise and surge is improved. (Embodiment 2) In this embodiment, as shown in FIG.
With respect to the above configuration, between the diodes Da and Db whose anodes are connected to the connection points between the sources of the MOSFETs 4a and 4b and the corresponding resistors Ra and Rb, and between the cathodes of the diodes Da and Db and the gates of the MOSFETs 4a and 4b. The resistor R 2 inserted in the above is added.
【００１４】この構成では、いずれかの抵抗Ｒａ，Ｒｂ
の両端電圧がダイオードＤａ，Ｄｂを導通させるのに必
要な０．５Ｖ程度になるまでＭＯＳＦＥＴ４ａ，４ｂに
よる電流の制限がなされないから、出力端子Ｔ21，Ｔ22
の間で過大な電流が流れないときには出力端子Ｔ21，Ｔ
22の間の抵抗値に変化が生じないのであって、オン抵抗
を略一定に保つことができるのである。他の構成、動作
については実施例１と同様であるから説明を省略する。In this configuration, either resistor Ra or Rb is used.
The voltage across the diode Da of, MOSFET 4a until about 0.5V needed to conduct Db, because there is not made the current restriction due to 4b, the output terminal T 21, T 22
When an excessive current does not flow between the output terminals T 21 , T
There is no change in the resistance value between 22 and the on-resistance can be kept substantially constant. The other configurations and operations are the same as those in the first embodiment, and the description thereof will be omitted.
【００１５】（実施例３）本実施例では、図３に示すよ
うに、実施例１の構成に対して、ＦＥＴ３のドレインと
抵抗Ｒａ，Ｒｂの接続点との間にＦＥＴ３側にアノード
を接続して挿入されるダイオードＤ1 と、ＦＥＴ３のド
レインにアノードを接続し各ＭＯＳＦＥＴ４ａ，４ｂの
ソースにそれぞれカソードを接続した別の２個のダイオ
ードＤａ′，Ｄｂ′とを追加したものである。(Embodiment 3) In this embodiment, as shown in FIG. 3, an anode is connected to the FET 3 side between the drain of the FET 3 and the connection point of the resistors Ra and Rb with respect to the structure of the embodiment 1. And a diode D 1 that is inserted as a result and another two diodes Da ′ and Db ′ whose anodes are connected to the drain of the FET 3 and cathodes to the sources of the MOSFETs 4a and 4b, respectively.
【００１６】この構成では、ＭＯＳＦＥＴ４ａ，４ｂの
オン時に抵抗Ｒａ，Ｒｂに流れる電流をｉとすると、
（Ｒａ＋Ｒｂ）・ｉ−（ダイオードＤｂ′の電圧降下）
の逆バイアス電圧がＭＯＳＦＥＴ４ａのゲートに印加さ
れることになる。実施例１の構成ではＭＯＳＦＥＴ４ａ
のゲートに印加される電圧はＲａ・ｉであって、ダイオ
ードＤｂ′による電圧降下は０．５Ｖ程度であって小さ
いから、Ｒａ・ｉ＞（ダイオードＤｂ′の電圧降下）と
いう条件が成立する場合には、実施例１の構成よりも抵
抗Ｒａの抵抗値を小さくすることが可能になる。同様に
抵抗Ｒｂの抵抗値も小さくすることができる。その結
果、ＭＯＳＦＥＴ４ａ，４ｂのゲートに実施例１と同じ
逆バイアス電圧を印加するのであれば、ＭＯＳＦＥＴ４
ａ，４ｂのオン時の出力端子Ｔ21，Ｔ22の間の抵抗値を
実施例１よりも小さくすることができる。また、実施例
１と同じ値の抵抗Ｒａ，Ｒｂを用いれば、大きな逆バイ
アス電圧を印加することができる。In this configuration, when the current flowing through the resistors Ra and Rb when the MOSFETs 4a and 4b are turned on is i,
(Ra + Rb) .i- (voltage drop of diode Db ')
Will be applied to the gate of the MOSFET 4a. In the configuration of the first embodiment, the MOSFET 4a
Since the voltage applied to the gate of the diode is Ra · i and the voltage drop across the diode Db ′ is about 0.5 V, which is small, the condition Ra · i> (voltage drop across the diode Db ′) is satisfied. In addition, the resistance value of the resistor Ra can be made smaller than that of the configuration of the first embodiment. Similarly, the resistance value of the resistor Rb can be reduced. As a result, if the same reverse bias voltage as in the first embodiment is applied to the gates of the MOSFETs 4a and 4b, the MOSFET 4
The resistance value between the output terminals T 21 and T 22 when a and 4b are on can be made smaller than that in the first embodiment. Further, if the resistors Ra and Rb having the same values as those in the first embodiment are used, a large reverse bias voltage can be applied.
【００１７】[0017]
【発明の効果】本発明は上述のように、ＭＯＳＦＥＴが
オンであるときに出力端子間に過大な電流が流れると、
電流が流入する側（正極側）のＭＯＳＦＥＴのソースに
接続された抵抗→ＦＥＴのドレイン−ソース間という経
路で電流が流れてＭＯＳＦＥＴのゲートに逆バイアス電
圧が印加されることになり、ＭＯＳＦＥＴをオフ方向に
制御することができ、出力端子間に流れる電流が制限さ
れて過大な電流に対する保護がなされるという利点を有
する。As described above, according to the present invention, when an excessive current flows between the output terminals when the MOSFET is on,
The resistance is connected to the source of the MOSFET on the side where the current flows in (the positive side) → the current flows through the path between the drain and the source of the FET, and the reverse bias voltage is applied to the gate of the MOSFET, turning off the MOSFET. It has the advantage that it can be controlled in the direction and that the current flowing between the output terminals is limited to protect against excessive current.
【図１】実施例１を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment.
【図２】実施例２を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment.
【図３】実施例３を示す回路図である。FIG. 3 is a circuit diagram showing a third embodiment.
【図４】従来例を示す回路図である。FIG. 4 is a circuit diagram showing a conventional example.
１ 発光素子 ２ 光起電力素子 ３ ＦＥＴ ４ａ ＭＯＳＦＥＴ ４ｂ ＭＯＳＦＥＴ Ｒ1 バイアス抵抗 Ｒａ 抵抗 Ｒｂ 抵抗 Ｔ11 入力端子 Ｔ12 入力端子 Ｔ21 出力端子 Ｔ22 出力端子1 light emitting element 2 photovoltaic element 3 FET 4a MOSFET 4b MOSFET R 1 bias resistance Ra resistance Rb resistance T 11 input terminal T 12 input terminal T 21 output terminal T 22 output terminal
Claims (1)
電力素子と、ゲート−ソース間に接続されたバイアス抵
抗を介して光起電力素子の両端間にドレイン−ソース間
が接続され発光素子の点灯時にオフになるノーマリオン
型のＦＥＴと、ＦＥＴのソースにゲートが共通接続され
た一対のデプレション型のＭＯＳＦＥＴと、発光素子の
両端にそれぞれ接続された入力端子と、両ＭＯＳＦＥＴ
のドレインにそれぞれ接続された出力端子と、各ＭＯＳ
ＦＥＴのソースとＦＥＴのドレインとの間にそれぞれ挿
入された一対の保護用の抵抗とを備えて成ることを特徴
とするデプレション型ＭＯＳＦＥＴを用いた半導体リレ
ー。1. A light emitting device and a photovoltaic device optically coupled to each other, and a drain and a source are connected between both ends of the photovoltaic device through a bias resistor connected between a gate and a source. A normally-on type FET that turns off when turned on, a pair of depletion type MOSFETs whose gates are commonly connected to the sources of the FETs, input terminals connected to both ends of the light emitting element, and both MOSFETs
Each output terminal connected to the drain of the
A semiconductor relay using a depletion type MOSFET, comprising a pair of protective resistors respectively inserted between the source of the FET and the drain of the FET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201426A JPH0758618A (en) | 1993-08-13 | 1993-08-13 | Semiconductor relay using depletion type mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201426A JPH0758618A (en) | 1993-08-13 | 1993-08-13 | Semiconductor relay using depletion type mosfet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758618A true JPH0758618A (en) | 1995-03-03 |
Family
ID=16440891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201426A Withdrawn JPH0758618A (en) | 1993-08-13 | 1993-08-13 | Semiconductor relay using depletion type mosfet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758618A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103516343A (en) * | 2012-06-21 | 2014-01-15 | 贵州航天电器股份有限公司 | Solid state relay |
-
1993
- 1993-08-13 JP JP5201426A patent/JPH0758618A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103516343A (en) * | 2012-06-21 | 2014-01-15 | 贵州航天电器股份有限公司 | Solid state relay |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |