JPS6355970A - Input protecting circuit - Google Patents
Input protecting circuitInfo
- Publication number
- JPS6355970A JPS6355970A JP19956686A JP19956686A JPS6355970A JP S6355970 A JPS6355970 A JP S6355970A JP 19956686 A JP19956686 A JP 19956686A JP 19956686 A JP19956686 A JP 19956686A JP S6355970 A JPS6355970 A JP S6355970A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- voltage
- circuit
- transistor
- protected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000006378 damage Effects 0.000 description 5
- 101150034533 ATIC gene Proteins 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
Description
【発明の詳細な説明】
〔概 要〕
入力保護回路であって、被保護回路部の入力側にトラン
ジスタを設け、該被保護回路部の通常動作時にはオフと
なるようにしておき、被保護回路部が破壊し易い方向と
なる逆方向のＥＳＤが加わっても、このトランジスタの
放電経路によって被保護回路部を保護することができる
。[Detailed Description of the Invention] [Summary] This is an input protection circuit, which includes a transistor provided on the input side of a protected circuit section and is turned off during normal operation of the protected circuit section. Even if ESD is applied in the opposite direction in which the portion is likely to be destroyed, the protected circuit portion can be protected by the discharge path of this transistor.
本発明は、入力保護回路に関し、例えば内部でＦＥＴを
形成するＬＳＩにおけるＥＳＤ（Ｅ １ｅｃｔｒｏｓｔ
ａｔｉｃ Ｄ ｉｓｃｈａｒｇｅ）に対する保護を図
った入力保護回路に関するものである。The present invention relates to an input protection circuit, and relates to an input protection circuit, for example, ESD (E 1electrost
The present invention relates to an input protection circuit designed to protect against atic discharge.
（従来の技術）
従来から、このようなＥＳＤに因る耐圧破壊を防止する
ため各種の対策が講じられていた。その−例として、第
４図に示すような入力保護回路があった。ここで、ＬＳ
Ｉで形成される被保護回路２１１は、ＥＣＬレベルの回
路である。この被保護回路２１１の入力側のバッファ回
路を形成する２つのＤ−ＭＥＳ ＦＥＴ２３１および
Ｄ−ＭＥＳ ＦＥＴ２３３は、デプリーション型の金
属半導体電界効果トランジスタである。Ｄ−ＭＥＳＦＥ
Ｔ２３１のドレインＤを接地し、Ｄ−ＭＥＳＦＥＴ２３
３のソースＳに負電圧（−■）が供給されるようになっ
ている。この被保護回路２１１におけるＥＳＤに因る破
壊を防止するために、保護回路部２４０が設けられてい
る。入力信号が印加される入力供給端子２３７は抵抗器
２３９を介して、被保護回路２１１内のＤ−ＭＥＳ
ＦＥＴ２３１のゲートＧに接続されている。また、抵抗
器２３９とＤ−ＭＥＳ ＦＥＴ２３１のゲートＧとの
共通接続点２４１からアノード・カソードの極性で接地
されたダイオード２４３、当該共通接続点２４１から電
圧供給端子２３５ヘカソード・アノードの極性で接続さ
れたダイオード２４５が含まれる。(Prior Art) Conventionally, various measures have been taken to prevent voltage breakdown caused by ESD. An example of this is an input protection circuit as shown in FIG. Here, L.S.
The protected circuit 211 formed by I is an ECL level circuit. The two D-MES FETs 231 and 233 forming the buffer circuit on the input side of the protected circuit 211 are depletion type metal semiconductor field effect transistors. D-MESFE
Ground the drain D of T231 and connect D-MESFET23
A negative voltage (-■) is supplied to the source S of No. 3. In order to prevent damage to the protected circuit 211 due to ESD, a protection circuit section 240 is provided. An input supply terminal 237 to which an input signal is applied is connected to the D-MES in the protected circuit 211 via a resistor 239.
It is connected to the gate G of FET231. Further, a diode 243 is connected from a common connection point 241 between the resistor 239 and the gate G of the D-MES FET 231 with an anode/cathode polarity, and a diode 243 is connected from the common connection point 241 to a voltage supply terminal 235 with a cathode/anode polarity. A diode 245 is included.
保護回路部２４０を被保護回路２１１に対して形成し、
人体を介し、その他の何等かの原因で、入力供給端子２
３７に加わったＥＳＤ電圧が、接地に対して正の電圧、
電圧供給端子２３５に対しては負の電圧であったものと
する。すると、保護回路部２４０のダイオード２４３お
よびダイオード２４５が共に導通して電流が流れる。従
って、ダイオード２４３およびダイオード２４５を介し
てＥＳＤ電圧に因る電圧は放電されるので、被保護回路
２１１のＤ−ＭＥＳ ＦＥＴ２３１およびＤ−ＭＥＳ
ＦＥＴ２３３は保護され、破壊することはない。ま
た、電圧供給端子２３５に対しての正のＥＳＤ電圧が加
わった場合には、Ｄ−ＭＥＳ ＦＥＴ２３１のゲート
Ｇ−ソースＳ→Ｄ−ＭＥＳ ＦＥＴ２３３のドレイン
Ｄ−ソースＳの経路で電流が流れる。この経路は、比較
的大きな電流に耐えられるので、ＥＳＤ電圧に因って破
壊される可能性は少ない。forming a protection circuit section 240 for the protected circuit 211;
input supply terminal 2 due to the human body or some other cause.
If the ESD voltage applied to 37 is a positive voltage with respect to ground,
It is assumed that a negative voltage is applied to the voltage supply terminal 235. Then, both the diode 243 and the diode 245 of the protection circuit section 240 become conductive, and a current flows. Therefore, the voltage due to the ESD voltage is discharged through the diode 243 and the diode 245, so that the D-MES FET 231 and the D-MES of the protected circuit 211 are discharged.
FET 233 is protected and cannot be destroyed. Further, when a positive ESD voltage is applied to the voltage supply terminal 235, a current flows in a path from the gate G-source S of the D-MES FET 231 to the drain D-source S of the D-MES FET 233. This path is less likely to be destroyed by ESD voltages since it can withstand relatively large currents.
このように、２つのダイオード２４３およびダイオード
２４５を有する保護回路部２４０を被保護回路２１１の
入力側に設けて、該被保護回路２１１を保護している。In this way, the protection circuit unit 240 having the two diodes 243 and the diode 245 is provided on the input side of the protected circuit 211 to protect the protected circuit 211.
しかしながら、上述した従来例にあっては、接地に対し
負のＥＳＤ電圧が入力供給端子２３７に加わった場合、
被保護回路２１１のＤ−ＭＥＳＦＥＴ２３１はオンとな
らない。その場合、ダイオード２４３の逆電流、Ｄ−Ｍ
ＥＳ ＦＥＴ２３１のドレインＤ−ゲートＧの逆電流
が流れる。通常Ｄ−ＭＥＳ ＦＥＴ２３１のドレイン
Ｄ−ゲートＧの逆耐圧は小さいので、破壊してしまう危
険性が高い。例えば、１００ボルト以下のＥＳＤ電圧で
も破壊されてしまうものが、Ｄ−ＭＥＳ ＦＥＴによ
ったＬＳＩで多かった。また、チャネル構造が異なり供
給電圧極性が逆となるＦＥＴの被保護回路２１１にあっ
ても、同様に逆方向にＥＳＤ電圧が加わることに因る破
壊という事態が生じる。このように、被保護回路２１１
の入力側バッファを形成するＦＥＴの逆耐圧が低い方向
にＥＳＤ電圧が加わったときに、当該ＦＢＴを破壊から
防止できないという問題点があった。However, in the conventional example described above, when a negative ESD voltage with respect to ground is applied to the input supply terminal 237,
D-MESFET 231 of protected circuit 211 is not turned on. In that case, the reverse current of diode 243, D-M
A reverse current flows between the drain D and the gate G of the ES FET 231. Normally, the reverse breakdown voltage of the drain D and gate G of the D-MES FET 231 is small, so there is a high risk of destruction. For example, many LSIs using D-MES FETs were destroyed even with an ESD voltage of 100 volts or less. Further, even in the protected circuit 211 of an FET having a different channel structure and opposite supply voltage polarity, a similar situation of destruction due to application of the ESD voltage in the opposite direction occurs. In this way, the protected circuit 211
There is a problem in that when an ESD voltage is applied in a direction in which the reverse breakdown voltage of the FET forming the input buffer of the FET is low, the FBT cannot be prevented from being destroyed.
本発明は、このような点に鑑みて創作されたものであり
、ＥＳＤに起因するＦＢＴの破壊のない入力保護回路を
提供することを目的とする。The present invention was created in view of these points, and an object of the present invention is to provide an input protection circuit that does not cause FBT destruction due to ESD.
第１図は、本発明の原理ブロック図である。 FIG. 1 is a block diagram of the principle of the present invention.
図において、被保護回路部１１１は、ＦＥＴを有し、第
１電圧（Ｖ１）および第２電圧（Ｖ２）を供給駆動源と
して、入力信号に応じた回路動作を為す。In the figure, a protected circuit section 111 has a FET, and uses a first voltage (V1) and a second voltage (V2) as driving sources to perform circuit operations according to input signals.
トランジスタ１１９は、入力制御側の第１電極１１３お
よび該第１電極１１３での制御信号に応じて電流出力状
態となる第２電極１１５．第３電掻１１７ををし、該第
２電極１１５は前記第１電圧の供給端に、第３を極１１
７は前記入力信号の供給端にそれぞれ接続されている。The transistor 119 has a first electrode 113 on the input control side and a second electrode 115 . A third electrode 117 is connected to the first voltage supply end, and a third electrode 115 is connected to the first voltage supply end.
7 are respectively connected to the input signal supply ends.
電流制限手段１２１は、トランジスタ１１９の第１電極
１１３と前記第２電圧の供給端との間に介在されている
。The current limiting means 121 is interposed between the first electrode 113 of the transistor 119 and the second voltage supply end.
前記第１電圧および第２１圧関係は、前記入力信号のレ
ベルに対して、被保護回路部１１１の通常動作時にはト
ランジスタ１１９がオフとなるように設定されている。The relationship between the first voltage and the twenty-first voltage is set so that the transistor 119 is turned off during normal operation of the protected circuit section 111 with respect to the level of the input signal.
従って、全体として、トランジスタ１１９の作用により
、被保護回路部１１１がＥＳＤ電圧に対して保護される
ように構成されている。Therefore, as a whole, the protected circuit section 111 is configured to be protected against ESD voltage by the action of the transistor 119.
通常動作時にはトランジスタ１１９はオフとなり、入力
信号に応じて被保護回路部１１１は動作する。During normal operation, the transistor 119 is turned off, and the protected circuit section 111 operates according to the input signal.
第１電圧ｖ１および第２電圧Ｖ２が供給されない非通常
動作時にあって、被保護回路部１１１が基本的に弱い方
向でのＥＳＤ電圧が加わると、トランジスタ１１９がオ
ンとなる。During a non-normal operation in which the first voltage v1 and the second voltage V2 are not supplied, when an ESD voltage is applied in a direction where the protected circuit section 111 is basically weak, the transistor 119 is turned on.
本発明にあっては、ＥＳＤに対する放電回路をトランジ
スタ１１９によって形成することにより被保護回路部１
１１に対する保護が図られる。In the present invention, by forming a discharge circuit against ESD using the transistor 119, the protected circuit section 1
11 protection is provided.
以下、図面に基づいて本発明の実施例を詳細に説明する
。Embodiments of the present invention will be described in detail below based on the drawings.
第２図は、本発明の一実施例における入力保護回路の構
成を示す。FIG. 2 shows the configuration of an input protection circuit in one embodiment of the present invention.
■、・−族例と第１図との対応 係
ここで、本発明の実施例と第１図との対応関係を示して
おく。(2) Correspondence between the example of the family of the present invention and FIG. 1 Here, the correspondence between the embodiment of the present invention and FIG. 1 will be shown.
被保護回路部１１１は、被保護回路２１１に相当する。The protected circuit section 111 corresponds to the protected circuit 211.
第１電極１１３は、Ｄ−ＭＥＳ ＦＥＴ２１９のゲー
トＧに相当する。The first electrode 113 corresponds to the gate G of the D-MES FET 219.
第２を極１１５は、Ｄ−ＭＥＳ ＦＥＴ２１９のドレ
インＤに相当する。The second pole 115 corresponds to the drain D of the D-MES FET 219.
第３電極１１７は、Ｄ−ＭＥＳ ＦＥＴ２１９のソー
スＳに相当する。The third electrode 117 corresponds to the source S of the D-MES FET 219.
トランジスタ１１９は、Ｄ−ＭＥＳ ＦＥＴ２１９に相
当する。Transistor 119 corresponds to D-MES FET 219.
電流制限手段１２１は、抵抗器２２１に相当する。Current limiting means 121 corresponds to resistor 221.
↓−」」ｌしく社）ｌ戊
第２図において、第４図と同一符号は対応する素子を示
すものであって、それらの詳細は省略する。In FIG. 2, the same reference numerals as in FIG. 4 indicate corresponding elements, and their details will be omitted.
ここで、新たな保護回路部２５０では、そのＤ−ＭＥＳ
ＦＥＴ２１９のドレインＤを接地し、ソースＳを共
通接続点２４１に接続し、ゲートＧは抵抗器２２１を介
して電圧供給端子２３５に接続している。このＤ−ＭＥ
Ｓ ＦＥＴ２１９は、ドレイン・ソース電流ＩＤ３を
大きく流せるものが選択されている。Here, in the new protection circuit section 250, the D-MES
The drain D of the FET 219 is grounded, the source S is connected to a common connection point 241, and the gate G is connected to a voltage supply terminal 235 via a resistor 221. This D-ME
The SFET 219 is selected to allow a large drain-source current ID3 to flow therethrough.
なお、これらの回路はいずれもＬＳＩによって一体的に
構成されているものである。Note that all of these circuits are integrally constructed using LSI.
且−ｍ痕御級生
上述したような構成において、以下場合を分けて説明す
る。In the above-mentioned configuration, cases will be explained separately below.
（ｉ）電圧供給端子２３５と入力供給端子２３７との間
にＥＳＤ電圧が加わった場合には、第３図に関して述べ
たものと同じである。つまり、保護回路部２５０内のダ
イオード２４５が、アノード・カソード回路で導通して
、ＥＳＤ電圧は放電する。従って、被保護回路２１１が
破壊することはない。(i) If an ESD voltage is applied between voltage supply terminal 235 and input supply terminal 237, it is the same as described with respect to FIG. That is, the diode 245 in the protection circuit section 250 becomes conductive in the anode/cathode circuit, and the ESD voltage is discharged. Therefore, the protected circuit 211 will not be destroyed.
（ｉｉ ）入力供給端子２３７と接地との間に、正のＥ
ＳＤ電圧が加わった場合は、そのＥＳＤ電圧は抵抗器２
３９を介してＤ−ＭＥＳ ＦＥＴ２１９のソースＳに
印加される。Ｄ−ＭＥＳ ＦＥＴ２１９の各電圧での
電位関係をみると、ソースＳの電位〉ゲートＧの電位〉
ドレインＤの電位となる。従って、Ｄ−ＭＥＳ ＦＥ
Ｔ２１９はオンとなって、ＥＳＤ電圧に因る電流は、入
力供給端子２３７→抵抗器２３９→Ｄ−ＭＥＳ ＦＥ
Ｔ２１９のソースＳ−Ｄ−ＭＥＳ ＦＥＴ２１９のド
レインＤ＝接地と流れて、被保護回路２１１内のＤ−Ｍ
ＥＳ ＦＥＴ２３１を保護する。(ii) Positive E between input supply terminal 237 and ground
When an SD voltage is applied, the ESD voltage is applied to resistor 2.
39 to the source S of the D-MES FET 219. Looking at the potential relationship at each voltage of D-MES FET 219, source S potential > gate G potential >
This becomes the potential of the drain D. Therefore, D-MES FE
T219 is turned on, and the current due to the ESD voltage is transferred from the input supply terminal 237 to the resistor 239 to the D-MES FE.
Source of T219 S-D-MES Drain of FET 219 D=flows to ground and D-M in protected circuit 211
Protects ES FET231.
（ｉｉｉ ）入力供給端子２３７と接地との間に負のＥ
Ｓｐが加わった場合にも、そのＥＳＤ電圧は共通接続点
２４１に生じる。Ｄ−ＭＥＳ ＦＥＴ２１９の各電極
での電位関係は、ドレインＤの電位〉ゲートＧの電位〉
ソースＳの電位となる。従って、接地→Ｄ−ＭＥＳ
ＦＥＴ２１９のドレインＤ−４Ｄ−ＭＥＳ ＦＥＴ２
１９のソースＳ−抵抗器２３９−人力供給端子２３７の
経路で、ＥＳＤ電流が流れるので、被保護回路２１１を
保護することができる。(iii) Negative E between input supply terminal 237 and ground
Even when Sp is applied, the ESD voltage is generated at the common connection point 241. The potential relationship at each electrode of the D-MES FET 219 is: drain D potential>gate G potential>
This becomes the potential of the source S. Therefore, ground → D-MES
Drain of FET219 D-4D-MES FET2
Since the ESD current flows through the path from the source S to the resistor 239 and the human power supply terminal 237, the circuit to be protected 211 can be protected.
（ｉｖ）通常の使用状態、つまり電圧供給端子２３５に
駆動電圧−■が供給された場合には、抵抗器２２１を介
して一■がＤ−ＭＥＳ ＦＥＴ２１９のゲートＧに供
給される。Ｄ−ＭＥＳ ＦＥＴ２１９の各電極での電
位関係は、ソースＳの電位〉ゲートＧの電位となる。従
って、Ｄ−ＭＥＳＦＥＴ２１９はオフ状態を維持するの
で、入力供給端子２３７から印加される入力信号に対す
る被保護回路２１１の応答動作には何ら影響を与えない
。(iv) In the normal usage state, that is, when the driving voltage -■ is supplied to the voltage supply terminal 235, the drive voltage -■ is supplied to the gate G of the D-MES FET 219 via the resistor 221. The potential relationship at each electrode of the D-MES FET 219 is: source S potential>gate G potential. Therefore, since the D-MESFET 219 maintains an off state, it does not affect the response operation of the protected circuit 211 to the input signal applied from the input supply terminal 237.
第３図は本発明の入力保護回路によって保護される他の
回路を示している。つまり、同図（Ａ）のように被保護
回路２１１Ａ内の入力側で、入力信号が印加されるＤ−
ＭＥＳ ＦＥＴの上下にある他のＤ−ＭＥＳ ＦＥ
Ｔと直列接続された場合であっても、保護回路部２５０
によってＥＳＤ電圧に対して保護される。また、同図（
Ｂ）のように、被保護回路２１１Ｂ内でエンハンスメン
ト型のＭＥＳ ＦＥＴ （Ｅ−ＭＥＳ ＦＥＴ）の
バッファであっても、同様にＥＳＤ電圧から保護される
ことに変わりはない。FIG. 3 shows another circuit protected by the input protection circuit of the present invention. In other words, as shown in (A) in the same figure, the input signal is applied to the D-
Other D-MES FEs above and below the MES FET
Even when connected in series with T, the protection circuit section 250
protected against ESD voltages. Also, the same figure (
As shown in B), even the buffer of the enhancement type MES FET (E-MES FET) in the protected circuit 211B is still protected from the ESD voltage.
■、 施例のまとめ
このように、Ｄ−ＭＥＳ ＦＥＴ２１９を含む保護回
路部２５０を設けることによって、被保護回路２１１が
本来的に弱い負方向の放電経路を作っている。そのため
、負のＥＳＤ電圧が加わっても、被保護回路２１１は破
壊することはない。また、通常の動作時には、Ｄ−ＭＥ
Ｓ ＦＥＴ２１９はオフとなるので、被保護回路２１
１の動作には影響を与えない。(2) Summary of the Example As described above, by providing the protection circuit section 250 including the D-MES FET 219, the protected circuit 211 creates a negative discharge path that is inherently weak. Therefore, even if a negative ESD voltage is applied, the protected circuit 211 will not be destroyed. Also, during normal operation, the D-ME
Since the S FET 219 is turned off, the protected circuit 21
It does not affect the operation of 1.
■、の゛ノド
なお、上述した本発明の実施例にあっては、保護回路部
２５０をＤ−ＭＥＳ ＦＥＴ２１９により形成したが
、ＭＯＳ ＦＥＴ、バイポーラトランジスタであって
もよい。抵抗器２２１はＤ−ＭＥＳ ＦＢＴ等のダイ
ナミック抵抗に置換してもよい。抵抗器２３９は必ずし
も必要ではない。Note that in the embodiment of the present invention described above, the protection circuit section 250 is formed of the D-MES FET 219, but it may be formed of a MOS FET or a bipolar transistor. The resistor 221 may be replaced with a dynamic resistor such as a D-MES FBT. Resistor 239 is not absolutely necessary.
また、各ＦＥＴがＰチャンネル構造のものであれば、バ
イアス関係は逆になる。そのため、それを考慮して保護
回路部２５０のＤ−ＭＥＳ ＦＥＴ２１９およびダイ
オード２４５を設ける位置を適宜変更する必要がある。Furthermore, if each FET has a P-channel structure, the bias relationship will be reversed. Therefore, it is necessary to take this into consideration and appropriately change the positions where the D-MES FET 219 and the diode 245 of the protection circuit section 250 are provided.
要は、被保護回路２１１内で本来的に弱い逆方向のＥＳ
Ｄ電圧に対し、Ｄ−ＭＥＳ ＦＥＴ２１９で放電経路
が形成されるようにすればよい。In short, the inherently weak reverse ES within the protected circuit 211
A discharge path may be formed by the D-MES FET 219 for the D voltage.
更に、「■、実施例と第１図との対応関係」において、
第１図と本発明との対応関係を説明しておいたが、これ
に限られることなく、各種の変形様態があることは当業
者であれば容易に推考できるであろう。Furthermore, in "■, Correspondence between Examples and FIG. 1",
Although the correspondence between FIG. 1 and the present invention has been described, those skilled in the art can easily assume that the present invention is not limited to this and that there are various modifications.
上述したように、本発明によればＦＢＴを入力側に有す
る被保護回路部に対して、それが耐圧的に弱い方向のＥ
ＳＤ電圧の導通経路をトランジスタによって形成するこ
とによりＥＳＤ電圧に起因する被検ｊ！回路部の破壊を
防止できるので、実用的には極めて有用である。As described above, according to the present invention, for the protected circuit section having the FBT on the input side, the E
By forming a conduction path for the SD voltage using a transistor, test j! caused by the ESD voltage can be detected. This is extremely useful in practical terms because it can prevent damage to the circuit section.
第１図は本発明の入力保護回路の原理ブロック図、第２
図は本発明の一実施例による入力保護回路の構成を示す
回路図、
第３図は本発明の入力保護回路によって保護される他の
回路例を示す回路図、
第４図は従来の入力保護回路を示す回路図である。
図において、
１１１は被保護回路部、
１１９はトランジスタ、
１２１は電流制限手段、
２１１は被保護回路、
２１９はＤ−ＭＥＳ ＦＥＴ。
２２１は抵抗器、
２３１．２３３はＤ−ＭＥＳ ＦＥＴ。
２３７は入力供給端子、
２４０は保護回路部、
２４５はダイオード、
２５０は保護回路部である。
■１
本イ乙ｓｐｎ羞目里フ゛口１．７り図
第（図
史 別包（坤 力Ｌ ８月 口
第２図
（Ａ）
辛酉＠蓼１回足？トの Ｂ・］１俵５体イグリ偽ジδθ
月図蓮米合ｊの虚哨図Figure 1 is a principle block diagram of the input protection circuit of the present invention, Figure 2 is a block diagram of the principle of the input protection circuit of the present invention.
Figure 3 is a circuit diagram showing the configuration of an input protection circuit according to an embodiment of the present invention, Figure 3 is a circuit diagram showing another example of a circuit protected by the input protection circuit of the present invention, and Figure 4 is a conventional input protection circuit. FIG. 2 is a circuit diagram showing a circuit. In the figure, 111 is a protected circuit section, 119 is a transistor, 121 is a current limiting means, 211 is a protected circuit, and 219 is a D-MES FET. 221 is a resistor, 231.233 is a D-MES FET. 237 is an input supply terminal, 240 is a protection circuit section, 245 is a diode, and 250 is a protection circuit section. ■1 Main Spn Shimuri Fukuchi 1.7 Rizu Diagram (Illustrated history Beppu (Kon Riki L August Mouth Diagram 2 (A) Shintori @ 蓼 1st trip? Tono B.) 1 bale 5-body Igri pseudoji δθ
Moon map lotus rice goj phantom map
Claims (5)
（Ｖ２）を供給駆動源として、入力信号に応じた回路動
作を為す被保護回路部（１１１）と、入力制御側の第１
電極（１１３）および該第１電極（１１３）での制御信
号に応じて電流出力状態となる第２電極（１１５）、第
３電極（１１７）を有し、該第２電極（１１５）は前記
第１電圧の供給端に、第３電極（１１７）は前記入力信
号の供給端にそれぞれ接続されたトランジスタ（１１９
）と、 トランジスタ（１１９）の第１電極（１１３）と前記第
２電圧の供給端との間に介在させた電流制限手段（１２
１）と、 を具え、被保護回路部（１１１）の通常動作時には、ト
ランジスタ（１１９）がオフとなるように、前記入力信
号のレベルに対して前記第１電圧および第２電圧が設定
されているように構成したことを特徴とする入力保護回
路。(1) A protected circuit section (111) having a FET and using a first voltage (V1) and a second voltage (V2) as driving sources to perform circuit operation according to an input signal, and a protected circuit section (111) on the input control side. 1
It has an electrode (113) and a second electrode (115) and a third electrode (117) that become in a current output state according to a control signal at the first electrode (113), and the second electrode (115) A third electrode (117) is connected to the first voltage supply end, and a transistor (119) connected to the input signal supply end.
), and current limiting means (12) interposed between the first electrode (113) of the transistor (119) and the second voltage supply end.
1), and the first voltage and the second voltage are set with respect to the level of the input signal so that the transistor (119) is turned off during normal operation of the protected circuit section (111). An input protection circuit characterized in that the input protection circuit is configured such that
ＳＦＥＴであり、第１電極（１１３）はゲート電極、第
２電極（１１５）はドレイン電極、および第３電極（１
１７）はソース電極であるように構成したことを特徴と
する特許請求の範囲第１項記載の入力保護回路。(2) The transistor (119) is a depletion type ME
SFET, the first electrode (113) is the gate electrode, the second electrode (115) is the drain electrode, and the third electrode (113) is the gate electrode.
17) The input protection circuit according to claim 1, wherein the input protection circuit is configured to be a source electrode.
第１電極（１１３）はゲート電極、第２電極（１１５）
はドレイン電極、および第３電極（１１７）はソース電
極であるように構成したことを特徴とする特許請求の範
囲第１項記載の入力保護回路。(3) The transistor (119) is a MOSFET,
The first electrode (113) is a gate electrode, the second electrode (115)
2. The input protection circuit according to claim 1, wherein: is a drain electrode, and the third electrode (117) is a source electrode.
タであり、第１電極（１１３）はベース電極、第２電極
（１１５）はコレクタ電極、および第３電極（１１７）
はエミッタ電極であるように構成したことを特徴とする
特許請求の範囲第１項記載の入力保護回路。(4) The transistor (119) is a bipolar transistor, the first electrode (113) is the base electrode, the second electrode (115) is the collector electrode, and the third electrode (117)
2. The input protection circuit according to claim 1, wherein: is an emitter electrode.
であることを特徴とする特許請求の範囲第１項記載の入
力保護回路。(5) The input protection circuit according to claim 1, wherein the current limiting means (121) is equivalently a resistive element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19956686A JPS6355970A (en) | 1986-08-26 | 1986-08-26 | Input protecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19956686A JPS6355970A (en) | 1986-08-26 | 1986-08-26 | Input protecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6355970A true JPS6355970A (en) | 1988-03-10 |
Family
ID=16409958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19956686A Pending JPS6355970A (en) | 1986-08-26 | 1986-08-26 | Input protecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6355970A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0457886A1 (en) * | 1989-12-07 | 1991-11-27 | Harris Semiconductor Patents | Power mosfet transistor circuit. |
-
1986
- 1986-08-26 JP JP19956686A patent/JPS6355970A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0457886A1 (en) * | 1989-12-07 | 1991-11-27 | Harris Semiconductor Patents | Power mosfet transistor circuit. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0168552B1 (en) | Mos transistor ciruit with breakdown protection | |
| JP2733796B2 (en) | Switch circuit | |
| US4994886A (en) | Composite MOS transistor and application to a free-wheel diode | |
| US4039869A (en) | Protection circuit | |
| JPH02266712A (en) | Semiconductor device | |
| JPS62227215A (en) | Controller of power mos-fet | |
| JPH01227520A (en) | Power semiconductor device | |
| JPH10233632A (en) | High voltage side mosfet gate protection shunt circuit | |
| US6778366B2 (en) | Current limiting protection circuit | |
| US5886543A (en) | Power semiconductor switch having a load open-circuit detection circuit | |
| EP0383554A2 (en) | BiMOS tri-state output buffer | |
| JP2589938B2 (en) | ESD protection circuit for semiconductor integrated circuit device | |
| US5504361A (en) | Polarity-reversal protection for integrated electronic circuits in CMOS technology | |
| US6069493A (en) | Input circuit and method for protecting the input circuit | |
| JPS6355970A (en) | Input protecting circuit | |
| EP0569221A2 (en) | Integrated ultra low leakage high voltage protection circuit | |
| JP3539194B2 (en) | Power MOSFET circuit | |
| JPH0918004A (en) | Semiconductor integrated circuit | |
| JPH07271459A (en) | Dc power source feeding circuit | |
| JP3554353B2 (en) | Protection device for field effect transistor | |
| JPS58122695A (en) | Input overvoltage protection circuit | |
| JP3455001B2 (en) | Semiconductor device | |
| JP2001069674A (en) | Negative-polarity input-voltage preventive circuit | |
| JPH02268516A (en) | Semiconductor device | |
| EP0666596B1 (en) | Protection apparatus for series pass MOSFETs |