JPH0758593B2 - Sense up circuit - Google Patents

Sense up circuit

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JPH0758593B2
JPH0758593B2 JP63168206A JP16820688A JPH0758593B2 JP H0758593 B2 JPH0758593 B2 JP H0758593B2 JP 63168206 A JP63168206 A JP 63168206A JP 16820688 A JP16820688 A JP 16820688A JP H0758593 B2 JPH0758593 B2 JP H0758593B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリー回路に使用されるセンスアン
プ回路に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier circuit used in a semiconductor memory circuit.

従来の技術 従来のセンスアンプ回路とその動作を第5図〜第8図を
用いて説明する。
2. Description of the Related Art A conventional sense amplifier circuit and its operation will be described with reference to FIGS.

まず第5図は、従来のP型センスアンプの回路図である
1はP型のフリップフロップ回路、2はビット線対、3
はP型フリップフロップ回路1の共通ソースノードを、
外部電源Vcc5より降圧された内部電源▲V CC▼6に接
続するためのスイッチ素子である。
First, FIG. 5 is a circuit diagram of a conventional P-type sense amplifier. 1 is a P-type flip-flop circuit, 2 is a bit line pair, 3
Is the common source node of the P-type flip-flop circuit 1,
It is a switch element for connecting to the internal power source ▲ V CC ▼ 6 which is stepped down from the external power source Vcc5.

次に、第6図を用いて動作を説明する。Next, the operation will be described with reference to FIG.

まずメモリーセルを読み出すことで、ビット線対2に電
位差ΔVが生じる。次にその電位差ΔVを増幅するため
に、スイッチ素子3をONにし、フリップフロップ回路1
を、活性化する。
First, by reading the memory cell, a potential difference ΔV is generated in the bit line pair 2. Next, in order to amplify the potential difference ΔV, the switch element 3 is turned on and the flip-flop circuit 1
Is activated.

さらに、第7図は、従来のN型センスアンプの回路図で
あり、10はN型のフリップフロップ回路、2はビット線
対、30はN型フリップフロップ回路30の共通ソースノー
ドを、外部電源Vss50に接続するためのスイッチ素子で
ある。又、フリップフロップ回路10、スイッチ素子30を
構成しているN型MOS型トランジスタの基板電位は、基
板バイアス発生回路40から出力される電位V′BBに固定
されている。
Further, FIG. 7 is a circuit diagram of a conventional N-type sense amplifier, in which 10 is an N-type flip-flop circuit, 2 is a bit line pair, 30 is a common source node of the N-type flip-flop circuit 30, and is an external power source. It is a switch element for connecting to Vss50. Further, the substrate potential of the N-type MOS transistor forming the flip-flop circuit 10 and the switch element 30 is fixed to the potential V ′ BB output from the substrate bias generation circuit 40.

次に、第8図を用いて動作を説明する。Next, the operation will be described with reference to FIG.

まずメモリセルを読み出すことで、ビット線対2に、電
位差ΔVが生じる。次に、その電位差ΔVを増幅するた
めに、スイッチ素子30をONにし、フリップフロップ回路
10を活性化する。
First, by reading the memory cell, a potential difference ΔV is generated in the bit line pair 2. Next, in order to amplify the potential difference ΔV, the switch element 30 is turned on and the flip-flop circuit is turned on.
Activate 10.

発明が解決しようとする課題 しかしながら、メモリーセル内の酸化膜の信頼性のため
に、メモリーセル部の電源電圧を降圧させると、当然、
フリップフロップ回路1の動作電圧は、その分、下がる
ことになる。一方、フリップフロップ回路を構成してい
るトランジスタのしきい値Vthは、そのままであるた
め、(1)式から理解できるようにトランジスタの電流
駆動能力は減少することになる。
DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention However, if the power supply voltage of the memory cell portion is lowered due to the reliability of the oxide film in the memory cell, naturally,
The operating voltage of the flip-flop circuit 1 will drop accordingly. On the other hand, since the threshold value V th of the transistor forming the flip-flop circuit remains unchanged, the current driving capability of the transistor decreases as understood from the equation (1).

(1)式において、Ibitは充,放電電流、Wはトランジ
スタのゲート幅、Lはトランジスタのゲート長、μは移
動度、Coxはトランジスタのゲート酸化膜容量、Vbit
ビット線の電位、Vsは共通ソースノードの電位である。
In equation (1), I bit is the charge / discharge current, W is the gate width of the transistor, L is the gate length of the transistor, μ is the mobility, C ox is the gate oxide film capacitance of the transistor, and V bit is the potential of the bit line. , V s is the potential of the common source node.

トランジスタの電流駆動能力が減少するということは、
ビット線の充,放電電流駆動能力が低下するということ
であり、増幅の要する時間が長くなりメモリーの読み出
し速度が低下することになる。
The decrease in the current drive capacity of the transistor means that
This means that the charging / discharging current drive capability of the bit line is reduced, which means that the time required for amplification becomes longer and the reading speed of the memory is reduced.

以上の問題は、今後、半導体メモリーが微細化,高密度
化されるにつれて、信頼性の問題から電源電圧が下がる
傾向にある中で、極めて重要な問題点である。
The above problem is a very important problem in the future, as the semiconductor memory becomes finer and higher in density, the power supply voltage tends to decrease due to reliability problems.

本発明は、以上の問題点に鑑み、高速な読み出し可能の
センスアンプ回路を実現しようとするものである。
In view of the above problems, the present invention is intended to realize a high-speed readable sense amplifier circuit.

課題を解決するための手段 本発明は、複数のトランジスタから構成されるフリップ
フロップ型又は、カレントミラー型のセンスアンプ回路
の共通ノードを第1のスイッチ素子を介して第1の電源
電圧の供給線と接続し、さらに前記共通ノードを第2の
スイッチ素子を介して前記第1の電源電圧より高い電圧
をもつ第2の電源電圧の供給線と接続し、第1のスイッ
チ素子、第2のスイッチ素子を用いて、一時的に、前期
共通ノードに接続されている電源電圧の供給線を、第1
の電源電圧から第2の電源電圧に切り替えて増幅するセ
ンスアンプ回路を提供するものである。
Means for Solving the Problems According to the present invention, a common node of a flip-flop type or current mirror type sense amplifier circuit composed of a plurality of transistors is connected to a first power supply voltage supply line via a first switch element. Further, the common node is connected to a supply line of a second power supply voltage having a voltage higher than the first power supply voltage via a second switch element, and a first switch element and a second switch Using the element, temporarily connect the supply line of the power supply voltage connected to the common node to the first node.
The present invention provides a sense amplifier circuit that switches from the power supply voltage to the second power supply voltage and amplifies it.

作用 本発明は、複数のトランジスタから構成されるフリップ
フロップ型又は、カレントミラー型のセンスアンプ回路
の共通ノードを、第1のスイッチ素子を介して第1の電
源電圧の供給線と接続することでセンスアンプ回路を活
性化、ビット線対の微小な電位差ΔVの増幅を開始し、
さらに、その後に第2のスイッチ素子を介して、第1の
電源電圧より、センスアンプ回路を構成するトランジス
タの動作電圧が高くなるように第2の電源電圧の供給線
と共通ノードを接続することで、トランジスタの電流駆
動能力を高めることができ、増幅時間が短かくて済む高
速センスアンプ回路が実現できる。
Function The present invention connects the common node of the flip-flop type or current mirror type sense amplifier circuit composed of a plurality of transistors to the supply line of the first power supply voltage via the first switch element. Activates the sense amplifier circuit, starts amplification of the minute potential difference ΔV of the bit line pair,
Further, after that, via the second switch element, the supply line of the second power supply voltage and the common node are connected so that the operating voltage of the transistor included in the sense amplifier circuit becomes higher than the first power supply voltage. Thus, the current drive capability of the transistor can be increased, and a high-speed sense amplifier circuit that requires a short amplification time can be realized.

実施例 第1図に本発明のセンスアンプ回路の回路例を示す。Embodiment FIG. 1 shows a circuit example of a sense amplifier circuit of the present invention.

なお、第1図に示す本発明の第1の実施例の回路は、基
本的には第2図に示した従来の回路と同じ構成であるの
で、同一構成部分には同一番号を付して詳細な説明は省
略する。
Since the circuit of the first embodiment of the present invention shown in FIG. 1 has basically the same configuration as the conventional circuit shown in FIG. 2, the same components are designated by the same reference numerals. Detailed description is omitted.

まず、第1図に示すセンスアンプ回路の構成を説明する
と、 2ケのP型MOS型トランジスタから構成されるフリップ
フロップ回路1の共通ソースノードを、P型MOS型トラ
ンジスタからなる第1のスイッチ素子6を介して、内部
電源電圧▲V CC▼6の供給線に接続する。ここで、▲
CC▼は外部電源電圧5を、ダウンコンバータ4によ
り降圧した電源電圧である。
First, the configuration of the sense amplifier circuit shown in FIG. 1 will be described. The common source node of the flip-flop circuit 1 composed of two P-type MOS type transistors is replaced by a first switch element composed of a P-type MOS type transistor. 6 to the supply line of the internal power supply voltage ▲ V CC ▼ 6. Where ▲
V CC ▼ is a power supply voltage obtained by stepping down the external power supply voltage 5 by the down converter 4.

さらに、共通ソースノードをP型MOS型トランジスタか
らなる第2のスイッチ素子3を介して外部電源電圧5の
供給線に接続する。
Further, the common source node is connected to the supply line of the external power supply voltage 5 via the second switch element 3 composed of a P-type MOS transistor.

このセンスアンプ回路の動作を第2図に用いて説明す
る。
The operation of this sense amplifier circuit will be described with reference to FIG.

ワード線を立ち上げることで、メモリーセルが読み出さ
れ、ビット線対2に電位差ΔVが生じる。その後センス
アンプ制御信号10をローにすることで第1のスイッチ素
子6をオンにして、共通ソースノードを▲V CC▼6の
供給線に接続する。するとセンスアンプ回路1が活性化
され増幅を開始する。しかし、従来例で説明したよう
に、電源電圧が降圧されているため、P型フリップフロ
ップ回路1を構成するトランジスタの動作電圧が低く、
電流駆動能力が低下している。そのため、増幅に必要な
時間が長くなるという問題点があったが、第1の実施例
では増幅を加速するために、 センスアンプ制御信号10をハイ、制御信号20をローにす
ることで、P型フリップフロップ回路1の共通ソースノ
ードに接続されている内部電源電圧▲V CC▼6の供給
線を、外部電源電圧Vcc5の供給線とつなぎかえ、P型フ
リップフロップ回路1を構成するトランジスタの動作電
圧を高くし、電流駆動能力を高める。増幅が加速された
その後ビット線対2が内部電源電圧▲V CC▼6の電圧
レベルまで増幅されるタイミングで、センスアンプ制御
信号1をロー、制御信号2のハイにすることで、ビット
線対2が、内部電源電圧▲V CC▼6の電圧レベルより
高く増幅されることを防ぐ。又、各トランジスタの基板
電位は、高い電圧のVcc5に固定しているので、基板に対
して各トランジスタのソース、ドレイン領域が順方向の
バイアス関係になることはないのでリークの問題もな
い。
By raising the word line, the memory cell is read, and the potential difference ΔV is generated in the bit line pair 2. After that, the sense amplifier control signal 10 is set to low to turn on the first switch element 6 to connect the common source node to the supply line of ∇V CC ∇6. Then, the sense amplifier circuit 1 is activated to start amplification. However, as described in the conventional example, since the power supply voltage is lowered, the operating voltage of the transistor forming the P-type flip-flop circuit 1 is low,
The current drive capacity is low. Therefore, there is a problem that the time required for the amplification becomes long, but in the first embodiment, in order to accelerate the amplification, by setting the sense amplifier control signal 10 high and the control signal 20 low, the P Of the transistors forming the P-type flip-flop circuit 1 by replacing the supply line of the internal power supply voltage ▲ V CC ▼ 6 connected to the common source node of the P-type flip-flop circuit 1 with the supply line of the external power supply voltage Vcc5. Increase operating voltage and current drive capability. At the timing when the amplification is accelerated and then the bit line pair 2 is amplified to the voltage level of the internal power supply voltage ▲ V CC ▼ 6, the sense amplifier control signal 1 is set to low and the control signal 2 is set to high. pair 2, prevented from being amplified higher than the internal power supply voltage ▲ V 'CC ▼ 6 voltage level. Further, since the substrate potential of each transistor is fixed to Vcc5 which is a high voltage, the source and drain regions of each transistor do not have a forward bias relationship with the substrate, so there is no problem of leakage.

以上の様に、第1の実施例では、高速な増幅が可能なP
型センスアンプ回路が実現できる。
As described above, in the first embodiment, P which enables high-speed amplification
Type sense amplifier circuit can be realized.

次に、第3図に本発明の第2の実施例の回路例を示す。Next, FIG. 3 shows a circuit example of the second embodiment of the present invention.

第3図に示すセンスアンプ回路の構成を説明すると、 2ケのN型MOS型トランジスタから構成されるフリップ
フロップ回路1の共通ソースノードを、N型MOSトラン
ジスタからなる第1のスイッチ素子70を介して、外部電
源Vss50の供給線に接続する。さらに、共通ソースノー
ドをN型MOS型トランジスタからなる第2のスイッチ素
子30を介して、基板バイアス発生回路40から発生された
基板電位VBBの供給線に接続する。
Explaining the configuration of the sense amplifier circuit shown in FIG. 3, the common source node of the flip-flop circuit 1 composed of two N-type MOS transistors is connected via the first switch element 70 composed of an N-type MOS transistor. And connect to the supply line of the external power supply Vss50. Further, the common source node is connected to the supply line of the substrate potential V BB generated from the substrate bias generating circuit 40 via the second switch element 30 composed of an N-type MOS transistor.

このセンスアンプ回路の動作を第4図を用いて説明す
る。
The operation of this sense amplifier circuit will be described with reference to FIG.

ワード線を立ち上げることでメモリーセルが読み出さ
れ、ビット線対2に電位差ΔVが生じる。その後、セン
スアンプ制後信号100をハイにすることで第1のスイッ
チ素子70をオンにして共通ソースノードをVss50の供給
線を接続する。するとセンスアンプ回路10が活性化され
増幅を開始する。しかし従来例で説明したように、電源
電圧が降圧されているため、センスアンプ回路10を構成
するトランジスタの動作電圧が低く、電流駆動能力が低
下している。そのため、増幅に必要な時間が長くなると
いう問題点があったが、第2の実施例では増幅を加速す
るために、センスアンプ制御信号100をロー、制御信号2
00をハイにすることで、センスアンプ回路10の共通ソー
スノードに接続されている。Vss50の供給線を、基板電
位VBB60の供給線とつなぎかえ、N型フリップフロップ
回路10を構成するトランジスタの動作電圧を高くし、電
流駆動能力を高める。増幅が加速されたその後、ビット
線対2がVss50の電圧レベルまで増幅されるタイミング
で、センスアンプ制御信号100をハイ、制御信号200をロ
ーにすることで、ビット線対2がVss50の電圧レベルよ
り低くなることを防ぐ。又、各トランジスタの基板電位
は、低い電圧のVBB60に固定されているので、基板に対
して、各トランジスタのソース、ドレイン領域が順方向
のバイアス関係になれことはないのでリークの問題もな
い。
The memory cell is read by raising the word line, and a potential difference ΔV is generated in the bit line pair 2. After that, the signal 100 after the sense amplifier control is made high to turn on the first switch element 70 to connect the common source node to the supply line of Vss50. Then, the sense amplifier circuit 10 is activated and starts amplification. However, as described in the conventional example, since the power supply voltage is stepped down, the operating voltage of the transistor forming the sense amplifier circuit 10 is low, and the current driving capability is low. Therefore, there is a problem that the time required for amplification becomes long, but in the second embodiment, in order to accelerate the amplification, the sense amplifier control signal 100 is set low and the control signal 2 is set.
By setting 00 to high, it is connected to the common source node of the sense amplifier circuit 10. The supply line of Vss50 is connected to the supply line of the substrate potential V BB 60 to increase the operating voltage of the transistor forming the N-type flip-flop circuit 10 and enhance the current driving capability. After the amplification is accelerated, the bit line pair 2 is set to the voltage level of Vss50 by setting the sense amplifier control signal 100 to high and the control signal 200 to low at the timing when the bit line pair 2 is amplified to the voltage level of Vss50. Prevent it from getting lower. Also, since the substrate potential of each transistor is fixed at a low voltage V BB 60, the source and drain regions of each transistor cannot be biased in the forward direction with respect to the substrate, so there is also the problem of leakage. Absent.

以上の様に、第2の実施例では、高速な増幅が可能なN
型センスアンプ回路が実現できる。
As described above, in the second embodiment, N that enables high-speed amplification is used.
Type sense amplifier circuit can be realized.

又、容易に考えることができるように、本発明の第1の
実施例と第2の実施例を、組み合わせたCMOSセンスアン
プ回路も当然容易に実現できる。
Further, as can be easily considered, a CMOS sense amplifier circuit in which the first embodiment and the second embodiment of the present invention are combined can be easily realized.

発明の効果 本発明によれば、メモリーセルの酸化膜の信頼性の面か
ら、低電圧されていく内部電源電圧のために、センスア
ンプ回路の動作電圧が低下し、増幅時間が、長くなると
いう問題点を、センスアンプ回路の増幅期間中にセンス
アンプ回路を構成しているトランジスタの動作電圧が、
より高くなるように、一時的に共通ソースノードに接線
されている電源の供給線を高い電圧の電源の供給線につ
なぎかえることで解決でき、その実用的効果は大きい。
According to the present invention, in view of reliability of the oxide film of the memory cell, the operating voltage of the sense amplifier circuit is lowered and the amplification time is lengthened due to the internal power supply voltage being lowered. The problem is that the operating voltage of the transistor that constitutes the sense amplifier circuit during the amplification period of the sense amplifier circuit is
This can be solved by replacing the supply line of the power supply which is temporarily tangential to the common source node with the supply line of the high voltage power supply so as to be higher, and its practical effect is great.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の第1の実施例の回路図、第2図は第1
の実施例の回路の動作説明図、第3図は本発明の第2の
実施例の回路図、第4図は第2の実施例の回路の動作説
明図、第5図,第7図は従来の回路図、第6図,第8図
は従来の回路の動作説明図である。 1……P型フリップフロップ回路、2……ビット線対、
3,6,30,70……スイッチ素子、5,60……第2の電源電
圧、6,50……第1の電源電圧。
FIG. 1 is a circuit diagram of the first embodiment of the present invention, and FIG.
FIG. 3 is a circuit diagram of a second embodiment of the present invention, FIG. 4 is a circuit operation diagram of a second embodiment of the present invention, and FIGS. Conventional circuit diagrams, FIGS. 6 and 8 are operation explanatory diagrams of a conventional circuit. 1 ... P-type flip-flop circuit, 2 ... bit line pair,
3,6,30,70 …… Switch element, 5,60 …… Second power supply voltage, 6,50 …… First power supply voltage.

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】複数のトランジスタから構成されるフリッ
プフロップ型又はカレントミラー型のセンスアンプ回路
の共通ノードを第1のスイッチ素子を介して、第1の電
源電圧の供給線と接続し、さらに前記共通ノードを第2
のスイッチ素子を介して前記第1の電源電圧より高い電
圧をもつ第2の電源電圧の供給線と接続し、前記第1の
スイッチ素子、第2のスイッチ素子を用いて一時的に前
記共通ノードに接続される電源電圧の供給線を、前記第
1の電源電圧から第2の電源電圧に切り替えて増幅する
ことを特徴とするセンスアンプ回路。
1. A common node of a flip-flop type or current mirror type sense amplifier circuit composed of a plurality of transistors is connected to a supply line of a first power supply voltage via a first switch element, and further, Second common node
Connected to a supply line of a second power supply voltage having a voltage higher than the first power supply voltage via the switch element of, and the common node is temporarily used by using the first switch element and the second switch element. A sense amplifier circuit, characterized in that the supply line of the power supply voltage connected to is switched from the first power supply voltage to the second power supply voltage for amplification.
【請求項2】第1の電源電圧をダウンコンバーターで発
生し、第2の電源電圧を外部電源電圧とすることを特徴
とする特許請求の範囲第1項記載のセンスアンプ回路。
2. The sense amplifier circuit according to claim 1, wherein the first power supply voltage is generated by a down converter and the second power supply voltage is an external power supply voltage.
【請求項3】複数のトランジスタから構成されるフリッ
プフロップ型又はカレントミラー型センスアンプ回路の
共通ノードを第1のスイッチ素子を介して第1の電源電
圧の供給線と接続し、さらに前記共通ノードを、第2の
スイッチ素子を介して、前記第1の電源電圧より低い電
圧をもつ第2の電源電圧の供給線と接続し、前記第1の
スイッチ素子、第2のスイッチ素子を用いて一時的に前
記共通ノードに接続される電源電圧の供給線を、前記第
1の電源電圧から第2の電源電圧に切り替えて増幅する
ことを特徴とするセンスアンプ回路。
3. A common node of a flip-flop type or current mirror type sense amplifier circuit composed of a plurality of transistors is connected to a supply line of a first power supply voltage via a first switch element, and the common node is further provided. Is connected to a supply line of a second power supply voltage having a voltage lower than the first power supply voltage via a second switch element, and the first switch element and the second switch element are used to temporarily A sense amplifier circuit characterized in that a supply line of a power supply voltage that is connected to the common node is switched from the first power supply voltage to a second power supply voltage for amplification.
【請求項4】第1の電源電圧を外部電流電圧とし、第2
の電源電圧を基板バイアス発生回路で発生することを特
徴とする特許請求の範囲第3項記載のセンスアンプ回
路。
4. The first power supply voltage is an external current voltage, and the second power supply voltage is
4. The sense amplifier circuit according to claim 3, wherein the power supply voltage is generated by a substrate bias generation circuit.
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