JPH0758304A - Manufacture of semiconductor wafer and analysis thereof by sims - Google Patents

Manufacture of semiconductor wafer and analysis thereof by sims

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JPH0758304A
JPH0758304A JP21798593A JP21798593A JPH0758304A JP H0758304 A JPH0758304 A JP H0758304A JP 21798593 A JP21798593 A JP 21798593A JP 21798593 A JP21798593 A JP 21798593A JP H0758304 A JPH0758304 A JP H0758304A
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Kiichiro Asako
Hisashi Saito
Takuo Takenaka
Nobuhiro Tsuda
久之 斉藤
信博 津田
喜一郎 浅子
卓夫 竹中
Original Assignee
Shin Etsu Handotai Co Ltd
信越半導体株式会社
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Abstract

PURPOSE:To accurately measure impurity on the surface of sample wafer by SIMS by solving problems accompanied in the manufacturing steps of a sample for analysis. CONSTITUTION:A cap wafer 11 having an SOI structure is placed in close contact on the surface 2 of a semiconductor substrate (sample wafer) 1 to form a coupled wafer 21 through the heat treatment for two hours at 350 deg.C under the N2 atmosphere. Thereafter, in regard to the cap wafer, the basic Si layer 12 is etched with a mixed solution of fluoric acid, nitric acid and pure water and the SiO layer 13 is then etched by fluoric acid to manufacture a semiconductor wafer 31 having the structure that a thin film Si layer 14 is provided on the surface 2 of the semiconductor substrate 1. This semiconductor wafer 31 is then subjected to analysis by SIMS. Since the semiconductor substrate is quickly capped, contamination of the semiconductor substrate surface can be prevented. Moreover, since coupling can be done with a low temperature heat treatment, impurity at the semiconductor substrate surface is never diffused into the inside and vaporization of substances which may be vaporized at a comparatively lower temperature during manufacture of sample can also be prevented.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体ウエーハ表面の不純物(汚染物質)を二次イオン質量分析法(以下、S The present invention relates to a secondary ion mass spectrometry impurities (contaminants) of the semiconductor wafer surface (or less, S
IMS法という)により分析する方法に関し、詳しくは、SIMS分析にかける半導体ウエーハの製造方法に関するものである。 A method of analyzing the called IMS method), more particularly to a method of manufacturing a semiconductor wafer subjected to SIMS analysis.

【0002】 [0002]

【従来の技術】従来、シリコン単結晶ウエーハ等の半導体ウエーハ表面の不純物を分析する方法として、SIM Conventionally, as a method of analyzing the impurities of the semiconductor wafer surface, such as a silicon single crystal wafer, SIM
S法が広く用いられている。 S method is widely used. この分析法は、一次イオンビームにより試料表面をスパッタし、そのスパッタ面から放出される二次イオンを質量分析するものであり、半導体ウエーハ表面の元素の種類・濃度を分析することができるうえ、スパッタリング現象により、半導体ウエーハの深さ方向の不純物元素プロファイル測定も可能であるという長所を有している。 The assay, a sample surface was sputtered by a primary ion beam is intended to its mass secondary ions emitted from the sputtering surface analysis, after which it is possible to analyze the type and concentration of the elements of the semiconductor wafer surface, the sputtering phenomenon has the advantage that the impurity element profile measurement depth direction of the semiconductor wafer are possible.

【0003】ところが、このSIMS法では試料最表面での二次イオン化率が不安定であり、試料から放出される二次イオンが安定するまでに、ある程度の時間を要するので、二次イオンが安定してきた頃には既に分析したい表面はスパッタにより削り取られ、表面よりも内側に掘り込まれた状態になってしまうため、試料最表面の不純物を再現性良く分析するのは困難であった。 [0003] However, in this SIMS method is unstable secondary ionization rate of the sample top surface and to the secondary ions emitted from the sample is stabilized, it takes some time, the secondary ions are stable the surface to be already analyzed by the time which has been scraped off by sputtering, since it becomes a state dug inward from the surface, it is difficult to reproducibly analyze impurities of the sample top surface.

【0004】このような問題を解決するための方法として、例えば、図6に示すように、試料ウエーハ61の表面すなわち被測定面62〔図6(a)〕にCVD法(Ch As a method for solving such a problem, for example, as shown in FIG. 6, surface or surface to be measured 62 of the sample wafer 61 CVD method [FIGS. 6 (a)] (Ch
emi-cal Vapor Deposition)で所定膜厚のポリシリコン層63を堆積する時、例えば650℃・2時間の条件で堆積して試料を作製し〔図6(b)〕、このポリシリコン層63で予備的なスパッタ時間をかせぐことにより、 When a polysilicon layer 63 having a predetermined film thickness by emi-cal Vapor Deposition), for example, is deposited under the conditions of 650 ° C. · 2 hours a sample was prepared [FIG 6 (b)], in the polysilicon layer 63 by earning preliminary sputtering time,
試料ウエーハ61の最表面から安定した二次イオンが放出されるようにしたもの(以下、PC−SIMS法という)が知られている。 That stable secondary ions from the outermost surface of the sample wafer 61 is to be released (hereinafter, referred to as PC-SIMS method).

【0005】別の方法として、特願平2−253937 [0005] Alternatively, Japanese Patent Application No. 2-253937
号明細書(発明の名称:半導体ウエーハの清浄化方法及び半導体ウエーハ表面の分析方法)には、図7(a)〜 Pat: to (entitled analytical methods cleaning method and a semiconductor wafer surface of a semiconductor wafer), as shown in FIG. 7 (a) ~
(d)に示すように、鏡面研磨された表面(被測定面) (D), the mirror-polished surface (surface to be measured)
72を有する試料ウエーハ71のほかに、前記表面72 In addition to the sample wafer 71 having a 72, the surface 72
被覆用のシリコンウエーハとして鏡面研磨面82を有するキャップウエーハ81を用意し〔図7(a)〕、鏡面研磨面82を試料ウエーハ71の表面72に重ね合わせて密着させ、これらを熱処理により接合して接合ウエーハ91とし〔図7(b)〕、この接合ウエーハ91の上半部について研削〔図7(c)〕、次いで研磨(ポリッシュ)を行ってキャップウエーハ81を薄膜化し〔図7 As silicon wafers for coating prepared cap wafer 81 having a mirror polished surface 82 [FIGS. 7 (a)], the mirror polished surface 82 is brought into close contact superimposed on the surface 72 of the specimen wafer 71, bonding them by heat treatment and bonding the wafer 91 Te [7 (b)], grinding the halves over this bonding wafer 91 [7 (c)], then the cap wafer 81 is thinned by performing polished (polishing) [7
(d)〕、この薄膜Si層83の表面から一次イオンビームを照射するもの(以下、直接貼合わせ法という)が提案されている。 (D)], this irradiates the primary ion beam from a surface of the thin film Si layer 83 (hereinafter, directly referred laminating method) has been proposed.

【0006】この方法も前記PC−SIMS法と同様に、試料ウエーハ71の最表面から二次イオンが安定して放出されるまでの時間を、薄膜Si層83によりかせぐものであって、一次イオンビームによる試料表面のスパッタが開始される時点では既に二次イオンの放出が安定した状態になっているようにしたものである。 [0006] Analogously to this method is also the PC-SIMS method, secondary ions from the outermost surface is the time until the stable release of a sample wafer 71, there is earn by thin Si layer 83, a primary ion when the sputtering of the sample surface by the beam is initiated are those already released secondary ions as has become stable.

【0007】 [0007]

【発明が解決しようとする課題】しかしながら、上記P The object of the invention is to be Solved However, the above P
C−SIMS法では、試料をCVD炉に仕込むまでに時間がかかるため、また、CVD膜の成長中に、試料表面に汚染が生じる可能性が高い。 The C-SIMS method, since it takes time to teach the sample to CVD furnace, also during the growth of the CVD film is likely to contamination occurring in the sample surface. ポリシリコン層の堆積を2層に行うことでCVD炉からの汚染は測定できるものの、試料を炉に仕込む前の試料本来の不純物を測定するのは難しいという問題があった。 Although the deposition of the polysilicon layer is contamination from CVD furnace by performing the two layers can be measured, to measure the sample original impurities before charged sample in the furnace is difficult. また、ポリシリコンが試料ウエーハの表面を被覆するまでの間に比較的低温で気化する性質のある物質は気化しやすいため、試料本来の気化しやすい成分を正確に分析するのは困難であった。 Further, polysilicon is for relatively low temperature such a nature that vapors are easily vaporized until covering the surface of the sample wafer, it is difficult to accurately analyze a sample original vaporized easily ingredient .

【0008】一方、直接貼合わせ法では、前記研削時または研磨時の接合面での剥離を防止するため十分な接合強度にする必要があり、そのためには前記熱処理を高温・長時間の条件(例えば1100℃以上、約2時間)で行わなければならない。 On the other hand, the direct lamination method, must be sufficient bonding strength to prevent peeling at the bonding surface of the grinding or during the time of polishing, the heat treatment of high temperature for a long time conditions for the ( For example 1100 ° C. or higher, must be carried out in about 2 hours). ところが、このような苛酷な条件の熱処理では試料表面の不純物が試料内部に拡散してしまい、本来の濃度を正確に測定できなくなる問題があり、特に水素や銅など拡散速度の速い元素では重大な問題があった。 However, such heat treatment of severe conditions would diffused inside the sample impurities of the sample surface, there is a problem that can not be accurately measured the original concentration, serious, especially in fast elemental diffusion speed such as hydrogen and copper there was a problem.

【0009】本発明は、半導体基板(試料ウエーハ)とSOI構造を有するキャップウエーハを低温の熱処理で接合し、薬液によるエッチングでキャップウエーハの基体Si層およびSiO 2層を除去し、試料表面上にキャップウエーハのSOI構造部Si層のみを残した形態のウエーハを試料とすることにより、SIMS法に供するウエーハ試料の作製工程に伴う上記従来の問題点を解決することを目的とするものである。 [0009] The present invention includes a semiconductor substrate (sample wafer) a cap wafer having a SOI structure by bonding at a low temperature of the heat treatment, the substrate Si layer of the cap wafer by etching with a chemical solution and to remove the SiO 2 layer, on the sample surface by the wafer in a form leaving only SOI structure Si layer of the cap wafer and the sample, it is an object to solve the above problems associated with the manufacturing process of the wafer sample subjected to the SIMS method.

【0010】また本発明は、半導体基板(試料ウエーハ)とキャップウエーハとしてのエピタキシャル成長ウエーハとを低温の熱処理で接合し、薬液によるエッチングでキャップウエーハのエピタキシャル成長層を残して該キャップウエーハを除去し、試料表面を前記エピタキシャル成長層により被覆した形態のウエーハを試料とすることにより、上記従来の問題点を解決したものである。 [0010] The present invention includes a semiconductor substrate (sample wafer) and the epitaxial growth wafer as a cap wafer bonded at a low temperature of the heat treatment, the cap wafer is removed leaving the epitaxial growth layer of the cap wafer by etching with a chemical solution, the sample by the wafer form whose surface is coated by the epitaxial growth layer and the sample is obtained by solving the above problems.

【0011】 [0011]

【課題を解決するための手段】請求項1に記載の半導体ウエーハの製造方法は、半導体基板の表面に、2層以上の特性の異なる層よりなるキャップウエーハを重ね合わせて密着させ、熱処理により接合した後、適宜の薬液によるキャップウエーハ部のエッチングを行って接合面上に薄膜を残し、半導体基板上に半導体薄膜を有する半導体ウエーハを得ることを特徴とする。 Means for Solving the Problems] The method of manufacturing a semiconductor wafer according to claim 1, the surface of the semiconductor substrate, thereby brought into close contact with superimposing cap wafer made of different layers of two layers or more characteristics, bonding by heat treatment after leaving a thin film on the bonding surface by etching the cap wafer part by a suitable chemical solution, characterized in that to obtain a semiconductor wafer having a semiconductor thin film on a semiconductor substrate.

【0012】請求項2に記載の半導体ウエーハの製造方法は、半導体基板の表面に、キャップウエーハとしてS A method of manufacturing a semiconductor wafer according to claim 2, the surface of the semiconductor substrate, S as a cap wafer
OI構造を有するウエーハを重ね合わせて密着させ、熱処理により接合し、この接合ウエーハにおけるキャップウエーハの基体Si層を適宜の薬液でエッチング除去し、次いでSiO 2層をSiO 2層除去用エッチャントによりエッチング除去して接合面上にSOI構造部Si Brought into close contact by overlapping wafer having a OI structure, joined by heat treatment, is removed by etching the substrate Si layer of the cap wafer by a suitable chemical in the bonding wafer, then etched away by the SiO 2 layer removing etchant SiO 2 layer SOI structure Si on joint surface and
薄膜を残し、半導体基板上にSi薄膜を有する半導体ウエーハを得ることを特徴とする。 Leaving a thin film, characterized in that to obtain a semiconductor wafer having a Si thin film on a semiconductor substrate.

【0013】請求項3に記載の半導体ウエーハの製造方法は、ボロンを低濃度にドープしたSiエピタキシャル基板上に高濃度ボロンドープSi層をエピタキシャル成長させたキャップウエーハを半導体基板表面に、前記高濃度ボロンドープSi層を介して重ね合わせて密着させ、熱処理により接合し、この接合ウエーハにおける前記キャップウエーハの低濃度ボロンドープSiエピタキシャル基板部をKOH液でエッチング除去して半導体基板上に高濃度ボロンドープSi層を残し、半導体基板上にSi薄膜層を有する半導体ウエーハを得ることを特徴とする。 [0013] The method of manufacturing a semiconductor wafer according to claim 3, the high-concentration boron doped Si layer cap wafer obtained by epitaxially growing a boron to lightly doped Si epitaxial substrate on the semiconductor substrate surface, the high concentration boron-doped Si brought into close contact with and superimposed over the layers, and bonding by heat treatment, leaving a high concentration boron doped Si layer on a semiconductor substrate a low concentration boron doped Si epitaxial substrate portion of the cap wafer in the bonded wafer was removed by etching with KOH solution, characterized in that to obtain a semiconductor wafer having a Si thin film layer on a semiconductor substrate.

【0014】請求項4に記載の半導体ウエーハの製造方法は、請求項3において、Siエピタキシャル基板のボロン濃度が10 19 atoms/cm 3未満であり、高濃度ボロンドープSi層のボロン濃度が10 19 atoms/cm 3以上であることを特徴とする。 [0014] The method of manufacturing a semiconductor wafer according to claim 4, in claim 3, boron concentration of Si epitaxial substrate is less than 10 19 atoms / cm 3, boron concentration 10 19 atoms of the high-concentration boron-doped Si layer / wherein the cm 3 or more.

【0015】請求項5に記載の半導体ウエーハの製造方法は、請求項1,2または3において、前記接合ウエーハの接合面外周部を耐薬液性のシール剤でシールした後、キャップウエーハ部のエッチングを行うことを特徴とする。 [0015] The method of manufacturing a semiconductor wafer according to claim 5, in claim 1, 2 or 3, after sealing the joint surface peripheral portion of the bonded wafer in chemical resistance of the sealing agent, the etching of the cap wafer portion and performing.

【0016】請求項6に記載のSIMSによる分析方法は、請求項1,2,3において製造された半導体ウエーハの薄膜層表面から一次イオンビームを照射して質量分析を行うことを特徴とする。 [0016] Analysis method by SIMS of claim 6, characterized in that by irradiating a primary ion beam from a thin film layer surface of the semiconductor wafer manufactured in claims 1, 2, 3 performing mass spectrometry.

【0017】以下、請求項1,請求項2,請求項6に記載の発明を、図1(a)〜(d)を参照しながら更に詳細に説明する。 [0017] Hereinafter, according to claim 1, claim 2, the invention described in claim 6, further described in detail with reference to FIG. 1 (a) ~ (d). 図1はSIMS分析にかける試料の作製手順を示しており、まず半導体基板(試料ウエーハ)1 Figure 1 shows a manufacturing procedure of a sample subjected to SIMS analysis, first, a semiconductor substrate (sample wafer) 1
と、SOI構造を有するキャップウエーハ11とを用意する〔図1(a)〕。 If, are prepared and a cap wafer 11 having an SOI structure [FIGS. 1 (a)]. この場合、半導体基板1の表面すなわち被測定面2は鏡面研磨面にしておく。 In this case, surface or surface to be measured 2 of the semiconductor substrate 1 is kept in the mirror-polished surface. キャップウエーハ11は、基体Si層12上に膜厚1μmのSiO Cap wafer 11, SiO having a thickness of 1μm on the substrate Si layer 12
2層13と、このSiO 2層上に膜厚の薄いSi層14 And two layers 13, the thickness of the thin Si layer on the SiO 2 layer on the 14
を重層した形態を有し、この薄膜Si層14の表面が鏡面研磨されたものとする。 Has a layered morphology of the surface of the thin Si layer 14 is assumed to have been mirror-polished. このようなキャップウエーハ11の作製方法としては、上記特願平2−253937 As a manufacturing method of such a cap wafer 11, the Japanese Patent Application No. 2-253937
号明細書の実施例2に記載されている方法と類似のもの、すなわち片面に熱酸化膜を形成したシリコンウエーハと、熱酸化膜を有しないシリコンウエーハとを貼合わせ、この貼合わせウエーハを熱処理して接合強度を高めた後、熱酸化膜を挟むSi層の一方を研削および研磨により薄膜化する方法が採用できる。 No. those analogous to the method described in Example 2 of the specification, namely laminated and silicon wafer to form a thermal oxide film on one side, and a silicon wafer having no thermal oxide film, heat treatment the lamination wafer after increasing the bonding strength by a method of thinning by grinding and polishing one of the Si layers sandwiching the thermal oxide film can be employed.

【0018】そして、これら半導体基板1の表面2と、 [0018] Then, the surface 2 of these semiconductor substrate 1,
キャップウエーハ11の薄膜Si層14を外気からの汚染を防止するべく速やかに重ね合わせ密着させた後、窒素雰囲気内で例えば350℃・2時間、熱処理を行って試料ウエーハ1とキャップウエーハ11を接合し、キャップウエーハ11により半導体基板1の表面2を被覆した構造の接合ウエーハ21とする〔図1(b)〕。 After contact was quickly overlaid to the thin Si layer 14 of the cap wafer 11 to prevent contamination from outside air, nitrogen atmosphere in, for example, 350 ° C. · 2 hours, joining the sample wafer 1 and cap wafer 11 subjected to heat treatment and, the surface 2 of the semiconductor substrate 1 and the bonding wafer 21 coated structure by cap wafer 11 [FIG. 1 (b)].

【0019】所望により接合ウエーハ21の接合面外周部に適宜のシール剤(シリコンシーラントワックス等) The appropriate sealant to the joint surface peripheral portion of the desired bonding wafer 21 (silicon sealant such as wax)
を塗布して接合面をシールした後(図示せず)、薬液、 After sealing the joint surface coated with a (not shown), chemical,
例えばフッ酸と硝酸と酢酸の混合液(3:5:3)により接合ウエーハ21についてキャップウエーハ11の基体Si層12を全層エッチング除去する〔図1 For example, a mixed solution of hydrofluoric acid and nitric acid, and acetic acid (3: 5: 3) bonded wafer 21 to all layers etched away substrate Si layer 12 of the cap wafer 11 on the [1
(c)〕。 (C)]. この場合、SiO 2層13のエッチレイトが小さいので、Si層12のエッチング除去が終了すると自動的にエッチストップがかかる。 In this case, since the etch rate of the SiO 2 layer 13 is small, automatic etch stop consuming the etching removal of the Si layer 12 is completed. 次いでSiO 2層1 Then the SiO 2 layer 1
3を稀フッ酸等によりエッチングする〔図1(d)〕。 3 is etched by rare hydrofluoric acid or the like to [Fig 1 (d)].

【0020】これにより、半導体基板(試料ウエーハ) [0020] Thus, the semiconductor substrate (sample wafer)
1の表面2上に薄膜Si層14が形成された構造の半導体ウエーハ31が得られる。 The semiconductor wafer 31 having the structure thin film Si layer 14 is formed is obtained on the first surface 2. このようにして作製された半導体ウエーハ31を試料として、常法によりSIMS The semiconductor wafer 31 that has been fabricated in this manner as a sample, a conventional method by SIMS
分析を行う。 The analysis is carried out.

【0021】つぎに、請求項1,請求項3,請求項4, Next, according to claim 1, claim 3, claim 4,
請求項6に記載の発明について具体的に説明すると、まず半導体基板(試料ウエーハ)と、ボロンを低濃度にドープしたSiエピタキシャル基板上に高濃度ボロンドープSi層をエピタキシャル成長させたキャップウエーハとを用意する。 Specifically described invention according to claim 6, firstly the semiconductor substrate (sample wafer) is prepared and a cap wafer having a high concentration boron doped Si layer is epitaxially grown boron on an Si epitaxial substrate doped to a low concentration . この場合、半導体基板の表面は鏡面研磨面にしておく。 In this case, the surface of the semiconductor substrate is left in the mirror-polished surface. 一方、キャップウエーハは、ボロンを濃度10 19 atoms/cm 3未満程度にドープしたSiエピタキシャル基板上に濃度10 19 atoms/cm 3以上程度のボロンを含有するシリコン層を膜厚1.0μmでエピタキシャル成長させたものとし、このエピタキシャル層の表面が鏡面研磨されたものとする。 On the other hand, the cap wafer, boron is epitaxially grown silicon layer containing boron degree concentration 10 19 atoms / cm 3 or more concentrations 10 19 atoms / cm 3 less than about a doped Si epitaxial substrate in a thickness of 1.0μm shall have the surface of the epitaxial layer is assumed to have been mirror-polished.

【0022】そして、これら半導体基板の表面と、キャップウエーハのエピタキシャル層を外気からの汚染を防止するべく速やかに重ね合わせ密着させた後、窒素雰囲気内で例えば350℃・2時間、熱処理を行って半導体基板とキャップウエーハを接合し、キャップウエーハにより半導体基板の表面を被覆した構造の接合ウエーハとする。 [0022] Then, the surface of the semiconductor substrate, after contact was quickly overlaid in order to prevent contamination from outside air epitaxial layer of the cap wafer, a nitrogen atmosphere in, for example, 350 ° C. · 2 hours, subjected to heat treatment bonding the semiconductor substrate and the cap wafer, the bonding wafer structure obtained by coating the surface of the semiconductor substrate by a cap wafer.

【0023】所望によりこの接合ウエーハの接合面外周部に適宜のシール剤を塗布して接合面をシールした後、 [0023] After sealing the joint surface by applying an appropriate sealant optionally the joint surface peripheral portion of the bonded wafer,
濃度10%以上のKOH水溶液により接合ウエーハにおけるキャップウエーハの低濃度ボロンドープSiエピタキシャル基板部を全層エッチング除去する。 The low concentration boron doped Si epitaxial substrate of the cap wafer in the bonded wafer by the concentration of more than 10% KOH solution to remove all the layers etched. この場合、 in this case,
KOH水溶液は高濃度ボロンドープSiエピタキシャル層のエッチレイトが小さいので、低濃度ボロンドープS Since KOH aqueous solution is etch rate of the high-concentration boron-doped Si epitaxial layer is small, low concentration boron-doped S
iエピタキシャル基板のエッチング除去が終了すると自動的にエッチストップがかかる。 Automatically etch stop consuming the etching removal of the i epitaxial substrate is completed.

【0024】これにより、半導体基板(試料ウエーハ) [0024] Thus, the semiconductor substrate (sample wafer)
の表面上に薄膜の高濃度ボロンドープSiエピタキシャル層が形成された構造の半導体ウエーハが得られる。 The semiconductor wafer structure high concentration boron-doped Si epitaxial layer of thin film is formed on the surface is obtained. このようにして作製された半導体ウエーハを試料として、 Thus the semiconductor wafer which is manufactured as a sample,
常法によりSIMS分析を行う。 By a conventional method performing the SIMS analysis.

【0025】 [0025]

【作用】請求項1に記載の半導体ウエーハの製造方法では、従来の直接貼合わせ法と違って、半導体基板表面を被覆するキャップウエーハを研削・研磨により除去するものではなく、薬液でエッチングするので、接合ウエーハの接合強度はそれほど大きくなくても良く、従って、 [Action] In the method for manufacturing a semiconductor wafer according to claim 1, unlike conventional direct lamination method, not to remove the cap wafer for covering the semiconductor substrate surface by grinding and polishing, since the etching by chemical , bonding strength of the bonding wafer may be not so large, therefore,
接合ウエーハの作製工程において高温の熱処理は不要であり、低温処理で接合可能である。 In the manufacturing process of the bonded wafer high-temperature heat treatment is not required, it is bondable at a low temperature process. このため、接合ウエーハの作製工程で半導体基板表面の不純物が内部に拡散するのを防止することができる。 Therefore, the impurity of the semiconductor substrate surface by the manufacturing process of the bonded wafer can be prevented from diffusing into the interior. しかも、キャップウエーハは2層以上の特性(エッチレート)の異なる層よりなるので、エッチレートの大きい層のエッチング除去終了とともにエッチストップがかかり、エッチレートの小さい層のエッチングは実質上進まなくなるので、エッチング時間の管理が簡単となり、あらかじめキャップウエーハの半導体基板と接合する層の膜厚を設定しておくことで、半導体ウエーハにおける半導体基板上の薄膜の膜厚を所望の値にすることができる。 Moreover, since the cap wafer made of different layers of two layers or more characteristics (etch rate), takes an etch stop with an etching removal end of the layer with the greater etching rate, the etching of a small layer of etch rate not proceed substantially, management of the etching time is simplified, by setting the thickness of the layer to be bonded to the semiconductor substrate in advance a cap wafer, can be the thickness of the thin film on the semiconductor substrate in a semiconductor wafer to a desired value.

【0026】請求項2に記載の半導体ウエーハの製造方法では、従来の直接貼合わせ法と違って、半導体基板表面を被覆するSOI構造を有するキャップウエーハを研削・研磨により除去するものではなく、薬液でエッチングするので、接合ウエーハの作製工程において高温の熱処理は不要であり、低温処理で接合可能である。 [0026] In the method for manufacturing a semiconductor wafer according to claim 2, unlike conventional direct lamination method, not to be removed by grinding and polishing the cap wafer having an SOI structure which covers the semiconductor substrate surface, chemical in so etched, high temperature heat treatment in the manufacturing process of the bonded wafers is not required, it is bondable at a low temperature process. このため、接合ウエーハの作製工程で半導体基板表面の不純物が内部に拡散するのを防止することができる。 Therefore, the impurity of the semiconductor substrate surface by the manufacturing process of the bonded wafer can be prevented from diffusing into the interior. しかも、 In addition,
キャップウエーハにおける基体Si層のエッチング除去終了と同時に自動的にエッチストップがかかり、SiO Etching away the end of the base Si layer automatically takes etch stop simultaneously in the cap wafer, SiO
2層のエッチングは行われないのでエッチング時間の管理が簡単となり、あらかじめキャップウエーハのSOI Since the etching of the two layers does not take place it becomes easy to manage the etching time, the pre-cap wafer SOI
構造部のSi層(図1の符号14で示す部分に相当する)の膜厚を設定しておくことで、半導体ウエーハにおける薄膜Si層の膜厚を所望の値にすることができる。 By setting the thickness of the Si layer of the structure (corresponding to the portion indicated by reference numeral 14 in FIG. 1), it can be the thickness of the thin film Si layer of the semiconductor wafer to a desired value.
また、従来のPC−SIMS法と異なり、貼合わせにより迅速に半導体基板をキャップすることが可能である。 Further, unlike the conventional PC-SIMS method, it is possible to cap the fast semiconductor substrate by aligning lamination.
さらに、半導体基板の表面をキャップした状態で熱処理するので、比較的低い温度で気化しやすい物質の気化を防止することができる。 Further, since the heat treatment in a state of capping the surface of the semiconductor substrate, it is possible to prevent the vaporization of the vaporized material susceptible at relatively low temperatures.

【0027】請求項3に記載の半導体ウエーハの製造方法における作用は請求項1の発明と同様であり、半導体基板表面を被覆するキャップウエーハを薬液でエッチングするので、接合ウエーハの作製工程において高温の熱処理は不要であり、低温処理で接合可能である。 [0027] The effect in the method of manufacturing a semiconductor wafer according to claim 3 is the same as the invention of claim 1, since the etching of the cap wafer for covering the semiconductor substrate surface in a chemical solution, a high temperature in the manufacturing process of the bonded wafer heat treatment is not necessary, it is possible bonding at a low temperature process. このため、接合ウエーハの作製工程で半導体基板表面の不純物が内部に拡散するのを防止することができる。 Therefore, the impurity of the semiconductor substrate surface by the manufacturing process of the bonded wafer can be prevented from diffusing into the interior. また、キャップウエーハ部のエッチングでは自動的にエッチストップがかかり、高濃度ボロンドープSiエピタキシャル層のエッチングは行われないのでエッチング時間の管理が簡単となり、あらかじめキャップウエーハの高濃度ボロンドープSiエピタキシャル層の膜厚を設定しておくことで、半導体ウエーハにおける半導体基板上のSi薄膜層の膜厚を所望の値にすることができる。 Also, automatically takes etch stop is etched cap wafer portion, the high-concentration boron doped Since Si etching of the epitaxial layer is not performed becomes easier to manage the etching time, the thickness of the high-concentration boron-doped Si epitaxial layer in advance a cap wafer by setting the can to a film thickness of the Si thin film layer on a semiconductor substrate in a semiconductor wafer to a desired value.

【0028】請求項4に記載の半導体ウエーハの製造方法においては、Siエピタキシャル基板のボロン濃度が10 19 atoms/cm 3未満であり、高濃度ボロンドープSi [0028] In the method for manufacturing a semiconductor wafer according to claim 4, the boron concentration of the Si epitaxial substrate is less than 10 19 atoms / cm 3, the high concentration boron-doped Si
層のボロン濃度が10 19 atoms/cm 3以上であり、高濃度ボロンドープSiエピタキシャル層と低濃度ボロンドープSiエピタキシャル基板との間にボロンの濃度差が明確についているために、エッチレイトが二つの層間で明確に異なることになり、低濃度ボロンドープSiエピタキシャル基板のエッチング終了後のエッチストップが確実に実現できる。 Boron concentration layer is not less 10 19 atoms / cm 3 or more, in order to density differences boron clearly attached between the high-concentration boron doped Si epitaxial layer and a low-concentration boron-doped Si epitaxial substrate, etch rate in two layers become clearly different, low concentration boron doped Si epitaxial etch stop after completion of the etching of the substrate can be reliably achieved.

【0029】請求項5に記載の半導体ウエーハの製造方法においては、接合ウエーハの接合外周面(側面)をエッチング用薬液に対し耐久性のあるシール剤でシールしてエッチングするので、たとえ接合面の接合強度が幾分低い場合であっても、前記薬液が接合面に侵入することがなくなるので、半導体基板とキャップウエーハの剥離がなくなる。 [0029] In the method for manufacturing a semiconductor wafer according to claim 5, bonding the outer circumferential surface of the bonding wafer (the side) relative to the etching liquid medicine since the etching is sealed with a sealing agent which is durable, even bonding surface even if the bonding strength is somewhat lower, so that the chemical solution from penetrating into the bonding surface is eliminated, the peeling of the semiconductor substrate and the cap wafer are eliminated.

【0030】請求項6に記載のSIMSによる分析方法は、請求項1,2,3において製造された半導体ウエーハの薄膜層表面から一次イオンビームを照射して質量分析を行うので、SIMS分析に適した試料によるSIM The analysis method according to SIMS of claim 6, since the irradiation of the primary ion beam from a thin film layer surface of the semiconductor wafer manufactured in claims 1, 2, 3 performing mass spectrometry, suited for SIMS analysis SIM using the sample
S分析が可能になり、半導体基板(試料ウエーハ)表面の不純物の分析がより正確にできるようになる。 Enabling S analysis, the analysis of impurities in the semiconductor substrate (sample wafer) surface can be more accurately.

【0031】請求項1乃至請求項3に記載の半導体ウエーハの製造方法によれば、SIMSによる分析方法の試料に好適な半導体ウエーハを製造することができる。 According to the manufacturing method of the semiconductor wafer according to claims 1 to 3, it is possible to produce a suitable semiconductor wafer to the sample analysis method according to SIMS.

【0032】 [0032]

【実施例】次に、本発明の実施例について、従来法と比較しながら説明する。 EXAMPLES Next, EXAMPLES of the present invention will be described in comparison with the conventional method. 実施例1 通常の加工工程により片面鏡面研磨までの処理がなされた半導体基板(試料ウエーハ)と、SOI構造を有するキャップウエーハをそれぞれ複数枚用意し、これらのウエーハを以下の条件で洗浄した後、図1に示す手順により半導体ウエーハを作製して試料とし、ウエーハの洗浄表面にどのような不純物軽元素が残留しているかを測定した。 Example 1 conventional processing steps the semiconductor substrate processing up one side mirror polishing is made by (sample wafer), after each of a plurality sheets prepared cap wafer having an SOI structure, and washed these wafers under the following conditions, to prepare a semiconductor wafer as a sample by the procedure shown in FIG. 1, any impurity light element to the cleaning surface of the wafer was measured whether remaining. (1)HF洗浄 : 濃度は5重量%で、温度は常温 (2)SC1洗浄: 組成はNH 4 OH:H 22 :H (1) HF cleaning: Concentration is 5 wt%, the temperature is room temperature (2) SC1 cleaning: composition NH 4 OH: H 2 O 2 : H
2 O=1:1:6で、温度は80℃ (3)SC2洗浄: 組成はHCl:H 22 :H 2 2 O = 1: 1: 6, the temperature is 80 ℃ (3) SC2 cleaning: composition HCl: H 2 O 2: H 2 O
=1:1:6で、温度は80℃ = 1: 1: 6, the temperature is 80 ° C.

【0033】前記半導体基板(試料ウエーハ)およびキャップウエーハとしてはN型シリコンウエーハを用い、 [0033] Using the N-type silicon wafer as the semiconductor substrate (sample wafer) and the cap wafer,
接合ウエーハ作製のための貼合わせは洗浄終了後、約1 After completion laminating for bonding wafer manufactured washing, about 1
分以内にクラス1000のクリーンルーム内で行った。 It was carried out in a clean room of class 1000 within a minute.
接合のための熱処理は、いずれの洗浄処理品においても600℃・2時間、N 2雰囲気内で行い、接合ウエーハにおけるキャップウエーハをエッチングすることにより、半導体基板(試料ウエーハ)の表面上に膜厚1.5 Heat treatment for bonding, 600 ° C. · 2 hours in any of the cleaning products, carried out in an N 2 atmosphere, by etching the cap wafer in the bonding wafer, the film thickness on the surface of the semiconductor substrate (sample wafer) 1.5
μmの薄膜Si層を設けた。 It provided a thin film Si layer of [mu] m.

【0034】比較例1(PC−SIMS法) 前記洗浄後の半導体基板(試料ウエーハ)の表面上に、 [0034] on the surface of Comparative Example 1 (PC-SIMS method) semiconductor substrate after the cleaning (sample wafer),
図6の工程に従いCVDにより膜厚1.5μmのポリシリコン層を650℃・2時間で設けた。 Provided a polysilicon layer having a thickness of 1.5μm at 650 ° C. · 2 hours by CVD according to the process of FIG.

【0035】標準的に行ったSIMS測定条件を〔表1〕に示す。 [0035] The standard in went SIMS measurement conditions are shown in Table 1. また、RSF(RelativeSensitivity Fact In addition, RSF (RelativeSensitivity Fact
or )の算出式(PMkahora and FAStevei, in SIMS Calculation formula or) (PMkahora and FAStevei, in SIMS
VII,pp.143を参照)を基に表面濃度への換算を行った。 VII, it was converted to a surface concentration on the basis of reference) to Pp.143.
換算式を〔数1〕に示す。 The conversion equation shown in equation (1).

【0036】 [0036]

【表1】 [Table 1]

【0037】 [0037]

【数1】 [Number 1]

【0038】 RSF:体積濃度での換算係数(atoms/cm 3 ) D:測定深さ(cm) ΣIi:不純物イオン総カウント Ib:不純物のバックグラウンド(CPS) C:測定サイクル Im:マトリクス元素の強度(CPS) The RSF: conversion factor by volume concentration (atoms / cm 3) D: Measurement Depth (cm) ΣIi: impurity ions total count Ib: impurity background (CPS) C: Measurement Cycle Im: intensity of matrix elements (CPS)

【0039】図2に実施例1によるSIMSのチャートを、図3に比較例1によるSIMSのチャートを、それぞれ示す。 [0039] The chart of SIMS according to Example 1 in FIG. 2, a chart of SIMS by Comparative Example 1 in FIG. 3, respectively. これらを比較して明らかなように、実施例1 As it is apparent by comparing these, Example 1
では比較例1に比べてかなり鋭いピークを有するチャートが得られた。 In the chart have significant sharp peak compared to Comparative Example 1 was obtained. ピークが鋭いということはSN比が良いということであり検出感度が極めて高い。 That SN ratio is good So is the detection sensitivity is extremely high peak sharp. このような鋭いピークは、半導体基板(試料ウエーハ)の表面を覆っているSi層がポリシリコンではなく単結晶なので、クレータ底の粗さが抑えられているためであると思われる。 Such sharp peaks, Si layer covering the surface of the semiconductor substrate (sample wafer) because single crystal rather than a polycrystalline silicon is believed to be due to the roughness of the crater bottom is suppressed.

【0040】実施例1による分析結果を図4に示す。 [0040] The analysis results of Example 1 shown in FIG. 半導体基板(試料ウエーハ)の鏡面研磨面とキャップウエーハの鏡面研磨面との接合部に酸化膜が形成されている、SC1およびSC2洗浄の接合ウエーハの該接合部からはBが検出されているが、酸化膜を持たないHF洗浄試料からはBは検出されなかった。 Oxide film on the junction between the mirror-polished surface and the mirror polished surface of the cap wafer of the semiconductor substrate (sample wafer) is formed, although B is detected from the bonding portion of the bonding wafer SC1 and SC2 cleaning , from HF lavage samples having no oxide film B was detected. クリーンルーム内雰囲気との接触時間はHF洗浄試料と、SC1およびS Contact time with the atmosphere within the clean room and HF washed sample, SC1 and S
C2洗浄の試料とでは同一なので、Bは酸化膜のないS C2 because the sample wash with identical, B is no oxide film S
i表面には付着しにくいものと考えられる。 The i surface is considered that difficult to adhere. HF洗浄試料とSC1洗浄試料からは多量のFが検出された。 A large amount of F is detected from the HF cleaning sample and SC1 cleaning sample. Al Al
はSC1洗浄試料からのみ検出され、他の分析(VPD Is detected only from the SC1 cleaning sample, other analysis (VPD
−AAS)法と同様の結果を示した。 It showed similar results as -AAS) method. ClはSC2洗浄試料から検出されたが、これは酸化膜中にHClからのClが混入したためと考えられる。 Cl has been detected from SC2 cleaning the sample, which is considered because the Cl from HCl in the oxide film is mixed.

【0041】実施例2 実施例1で用いたものと同一の半導体基板(試料ウエーハ)および、キャップウエーハを複数枚用意し、前者については薬液洗浄ののちクリーンルーム内に放置し、後者については薬液洗浄を行った。 The same semiconductor substrate (sample wafer) as used in Example 1 and the cap wafer to a plurality prepared, allowed to stand in a clean room after a chemical cleaning for the former, chemical cleaning for the latter It was carried out. これらのウエーハを用いて、図1に示す手順により図1(d)に示す半導体ウエーハを作製し、クリーンルーム内放置によるボロン(B)汚染の評価を行った。 Using these wafers, to prepare a semiconductor wafer shown in FIG. 1 (d) by the procedure shown in FIG. 1 and evaluated for boron (B) contamination by standing in a clean room.

【0042】すなわち、前記半導体基板(試料ウエーハ)についてはSC1洗浄、SC2洗浄、SC1洗浄(薬液の組成等は実施例1と同一)の順に洗浄処理し、 [0042] That is, the semiconductor SC1 cleaning for the substrate (sample wafer), SC2 cleaning, SC1 cleaning (the composition of the chemical solution as in Example 1 the same) and cleaning process in order,
乾燥を行った後、クラス1000のクリーンルーム内に、放置時間を種々に変えて放置した。 After drying, in a clean room of class 1000, it was left by changing the exposure time to various. また、キャップウエーハについてはHF洗浄(組成等は実施例1と同一)を行い、これらのウエーハを図1に示す手順で半導体ウエーハを作製した。 Further, HF cleaning for the cap wafer (composition, etc. are the same as in Example 1) to obtain a semiconductor wafer in the procedure shown these wafers in FIG.

【0043】前記貼合わせはキャップウエーハのHF洗浄終了直後に行ったので、各接合ウエーハにおけるキャップウエーハ表面酸化膜の膜厚はほぼ一定と考えられる。 [0043] Since the lamination was carried out immediately after the end HF cleaning of the cap wafer, the thickness of the cap wafer surface oxide film at the bonding wafer is considered almost constant. 接合のための熱処理はRTA炉によりN 2雰囲気内、600℃・2時間の条件で行った。 Heat treatment for bonding in an N 2 atmosphere by RTA furnace was carried out under the conditions of 600 ° C. · 2 hours. そして、接合ウエーハにおけるキャップウエーハ部をエッチングすることにより、半導体基板(試料ウエーハ)の表面上に膜厚1.5μmの薄膜Si層を設けた。 Then, by etching the cap wafer portion in the bonding wafer, provided with a thin film Si layer having a thickness of 1.5μm on the surface of the semiconductor substrate (sample wafer).

【0044】図5に半導体基板のクリーンルーム放置時間と、接合ウエーハの接合界面におけるボロン濃度の関係を示す。 [0044] and clean room standing time of the semiconductor substrate in FIG. 5 shows the relationship between the boron concentration in the bonding interface of the bonded wafer. この図から、放置時間の増大と共にボロン濃度が上昇しており、クリーンルーム大気からの汚染があることが確認できた。 From this figure, and boron concentration increases with increasing standing time, it was confirmed that there is contamination from the clean room atmosphere. また、25秒という短時間の放置でも4×10 10 atoms/cm 2と、かなり多量のボロンが検出された。 Further, a 4 × 10 10 atoms / cm 2 at left in the short time of 25 seconds, considerably large amount of boron is detected. このことから、本発明による分析方法においても4×10 10 atoms/cm 2以下の表面ボロンを測定する場合には、ボロン汚染対策を施した環境でウエーハの貼合わせを行う必要があると考えられる。 Therefore, when measuring the surface boron 4 × 10 10 atoms / cm 2 or less in an analysis method according to the invention, it is considered necessary to carry out the lamination of the wafer in an environment subjected to boron contamination countermeasures .

【0045】なお、PC−SIMS法で表面ボロンを測定する場合、通常1×10 12 atoms/cm 2以上のボロンが検出されることが多い。 [0045] In the case of measuring the surface boron in PC-SIMS method, usually 1 × 10 12 atoms / cm 2 or more is often detected boron. また、測定時に試料ウエーハのクリーンルーム大気に曝される時間が5分以上かかってしまうのが現状なので、PC−SIMS法による測定可能はボロン濃度は、おおよそ図5の斜線を施した領域となる。 Further, since the time of exposure to clean room air of the sample wafer it takes more than 5 minutes at the time of measurement is present, the boron concentration can be measured by PC-SIMS method, a region roughly hatched in FIG.

【0046】このように、PC−SIMS法ではポリシリコン堆積ウエーハの作製プロセス中に高濃度のボロン汚染が生じるために、ポリシリコン層を堆積する前の試料ウエーハ本来の低濃度表面ボロンの測定は不可能である。 [0046] Thus, for a high concentration of boron contamination during the fabrication process of the polysilicon deposition wafer occurs in PC-SIMS method, the measurement of the sample wafer original low concentration surface boron before depositing the polysilicon layer it is impossible. これに対し本発明では、上記のように表面ボロンの検出限界をPC−SIMS法に比べて大幅に下げることができるうえ、C,Cl,F等の軽元素の測定も可能である。 In contrast, in the present invention, upon which it can be lowered significantly compared to PC-SIMS method detection limit of surface boron as mentioned above, it is possible C, Cl, also measuring light elements such as F. また、接合のための熱処理条件を350℃・2時間として試料を作製しても、上記と同様の結果が得られている。 Also, to prepare a sample heat treatment conditions for bonding as 350 ° C. · 2 hours, results similar to the above is obtained.

【0047】 [0047]

【発明の効果】以上の説明で明らかように、請求項1に記載の半導体ウエーハの製造方法によれば、半導体基板に2層以上の特性の異なる層よりなるキャップウエーハを接合した後、薬液でエッチングして半導体基板表面上に薄膜を形成した形態としたものであり、また、請求項2に記載の半導体ウエーハの製造方法によれば、半導体基板にSOI構造を有するウエーハを接合した後、薬液でエッチングして半導体基板表面上にSiの薄膜を形成した形態としたものであり、さらに、請求項3に記載の半導体ウエーハの製造方法では、半導体基板に高濃度ボロンドープSiエピタキシャル層を設けた構造のウエーハを接合した後、薬液でエッチングして半導体基板表面上に前記エピタキシャル層を形成した形態としたものであるから、これら As is clear from the above description, according to the present invention, according to the method of manufacturing the semiconductor wafer according to claim 1, after bonding the cap wafer made of different layers of two layers or more properties to a semiconductor substrate, a chemical is intended as an etching and a thin film was formed on the semiconductor substrate surface form, also according to the method of manufacturing the semiconductor wafer according to claim 2, after bonding the wafers having an SOI structure in a semiconductor substrate, chemical structure in is obtained by the etched to form a thin film of Si on a semiconductor substrate surface form, further, in the manufacturing method of the semiconductor wafer according to claim 3, in which a high-concentration boron doped Si epitaxial layer on a semiconductor substrate after wafer joining the, since it is obtained by a form of forming the epitaxial layer on the semiconductor substrate surface is etched with a chemical solution, these 半導体ウエーハを用いてSIMS分析をすると、以下のとおりの優れた効果が得られる。 When the SIMS analysis using a semiconductor wafer is obtained excellent effects as follows. (1)接合ウエーハの所要接合強度は直接貼合わせ法の場合に比べて大幅に低下させることができるので、その作製工程において高温の熱処理は不要であり、低温処理による接合で十分であるため、接合ウエーハの作製工程において半導体基板表面の不純物が内部に拡散するのを防止することができる。 (1) Since the required bonding strength of the bonded wafer can be greatly reduced as compared with the case of direct lamination method for high-temperature heat treatment in the manufacturing process is not necessary, is sufficient bonding by a low temperature process, impurities of the semiconductor substrate surface can be prevented from diffusing into the interior in the manufacturing process of the bonded wafer. 従って高感度の分析ができるし、拡散しやすい水素の分析も可能となる。 Accordingly we can analyze a high sensitivity becomes possible even analyze easily diffused hydrogen. (2)貼合わせにより迅速に半導体基板をキャップすることにより半導体基板表面の汚染を防止することができるため、正確な分析が可能である。 (2) it is possible to prevent contamination of the semiconductor substrate surface by the cap quickly semiconductor substrate by aligning lamination, it is possible to accurate analysis. (3)半導体基板表面をキャップした状態で熱処理するため、比較的低い温度で気化しやすい物質の気化を防止することができるので、正確な分析が可能である。 (3) for heat treating a semiconductor substrate surface while the cap, it is possible to prevent the vaporization of the vaporized material susceptible at a relatively low temperature, it can be accurately analyzed. (4)PC−SIMS法と異なり、請求項1の方法では半導体基板の表面を覆うSi層が単結晶であるため、急峻でSN比の高いピークを有するSIMSチャートが得られので、ボロン等の元素の検出限界を大幅に下げることができる。 (4) Unlike PC-SIMS method, the method of claim 1 Si layer covering the surface of the semiconductor substrate for a single crystal, than SIMS chart is obtained with a high peak steep SN ratio, such as boron the detection limit of the elements can be drastically reduced. (5)PC−SIMS法と異なり、半導体基板表面不純物の拡散も極めて小さく、また、半導体ウエーハ作製工程中の汚染も極めて少ない。 (5) Unlike PC-SIMS method, the diffusion is extremely small semiconductor substrate surface impurity, also very small contamination in the semiconductor wafer manufacturing process. 従って、測定面における分析が正確になる。 Therefore, the analysis is correct in the measurement plane. (6)C,Cl,F等の軽元素の測定も可能である。 (6) C, Cl, it is possible measure of light elements such as F. 請求項3,請求項4に記載の半導体ウエーハの製造方法によれば、Siエピタキシャル基板のボロン濃度が10 Claim 3, according to the method of manufacturing a semiconductor wafer according to claim 4, the boron concentration of the Si epitaxial substrate 10
19 atoms/cm 3未満であり、高濃度ボロンドープSi層のボロン濃度が10 19 atoms/cm 3以上であり、高濃度ボロンドープSiエピタキシャル層と低濃度ボロンドープS 19 atoms / cm less than 3, high concentration boron concentration of boron doped Si layer is not less 10 19 atoms / cm 3 or more, a high concentration boron doped Si epitaxial layer and a low-concentration boron-doped S
iエピタキシャル基板との間にボロンの濃度差が明確についているために、エッチレイトが二つの層間で明確に異なることになり、低濃度ボロンドープSiエピタキシャル基板のエッチング除去終了後のエッチストップが確実に実現できる。 For concentration difference boron between the i epitaxial substrate are clearly marked, will be etch rate clearly different in the two layers, a low concentration boron doped Si epitaxial etch stop after etching away the end of the substrate is reliably achieved it can. 請求項5に記載の半導体ウエーハの製造方法によれば、接合ウエーハの外周面(側面)をエッチング用薬液に対し耐久性のあるシール剤でシールしてエッチングするので、たとえ接合面の接合強度が多少低い場合であっても、薬液が接合面に侵入することがなくなる。 According to the manufacturing method of the semiconductor wafer according to claim 5, since the outer peripheral surface of the bonding wafer (the side surface) and sealed to the etching chemical liquid sealant durable etched, though the bonding strength of the bonding surface even if somewhat lower, it is not possible chemical from entering the joint surface. 従って、測定データの精度および再現性が高まるうえ、所望により接合ウエーハの作製工程における熱処理を、シール剤を用いない場合に比べて低温で行うこともできる。 Therefore, terms of accuracy and reproducibility of the measurement data is increased, the heat treatment in the manufacturing process of a desired bonding wafer can also be performed at a low temperature as compared with the case of not using the sealant. 請求項1乃至請求項5に記載の半導体ウエーハの製造方法によれば、SIMS分析のための試料に好適な半導体ウエーハを製造することができる。 According to the manufacturing method of the semiconductor wafer according to claims 1 to 5, it is possible to produce a suitable semiconductor wafer in samples for SIMS analysis. 請求項6 According to claim 6
に記載のSIMSによる分析方法は、請求項1,2,3 Analysis method according to SIMS according to the claim 1, 2, 3
において製造された半導体ウエーハの薄膜層表面から一次イオンビームを照射して質量分析を行うので、SIM By irradiating a primary ion beam from a manufactured thin film layer surface of the semiconductor wafer since the mass spectrometry in, SIM
S分析に適した試料によるSIMS分析が可能になり、 Enables SIMS analysis samples suitable for S analysis,
半導体基板表面の不純物の分析がより正確にできるようになる。 Analysis of impurities in the semiconductor substrate surface can be more accurately.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明による試料作製工程の説明図であり、ウエーハの断面図で示したものである。 Figure 1 is an explanatory view of a sample preparation process according to the present invention, there is shown a sectional view of the wafer.

【図2】本発明の実施例1によるSIMSのチャートである。 2 is a chart of SIMS according to Example 1 of the present invention.

【図3】比較例1(PC−SIMS法)によるSIMS [Figure 3] SIMS by Comparative Example 1 (PC-SIMS method)
のチャートである。 Which is the chart.

【図4】実施例1による各種元素の分析結果を示すグラフである。 4 is a graph showing the analysis results of the various elements according to Example 1.

【図5】実施例2によるボロンの分析結果を示すグラフである。 5 is a graph showing the analysis results of boron according to the second embodiment.

【図6】PC−SIMS法による試料作製工程の説明図であり、ウエーハの断面図で示したものである。 [Figure 6] is an explanatory view of a sample preparation step with PC-SIMS method, there is shown a sectional view of the wafer.

【図7】従来の直接貼合わせ法による試料作製工程の説明図であり、ウエーハの断面図で示したものである。 7 is an explanatory view of a sample preparation step with conventional direct lamination method, there is shown a sectional view of the wafer.

【符号の説明】 DESCRIPTION OF SYMBOLS

1,61,71 半導体基板(試料ウエーハ) 2,62,72 表面(被測定面) 11,81 キャップウエーハ 12 基体Si層 13 SiO 2層 14,83 薄膜Si層 21,91 接合ウエーハ 31 半導体ウエーハ 63 ポリシリコン層 82 鏡面研磨面 1,61,71 semiconductor substrate (sample wafer) 2,62,72 surface (surface to be measured) 11, 81 the cap wafer 12 base Si layer 13 SiO 2 layer 14,83 thin Si layer 21 and 91 joined wafer 31 semiconductor wafer 63 polysilicon layer 82 polished mirror surface

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/66 L 7630−4M (72)発明者 竹中 卓夫 群馬県安中市磯部2丁目13番1号 信越半 導体株式会社半導体磯部研究所内 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 6 identification symbol Agency Docket No. FI technology display location H01L 21/66 L 7630-4M (72) inventor Takuo Takenaka Gunma Prefecture Annaka Isobe 2-chome 13th No. 1 Shin-Etsu and a half conductor Co., Ltd. semiconductor Isobe the laboratory

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板の表面に、2層以上の特性の異なる層よりなるキャップウエーハを重ね合わせて密着させ、熱処理により接合した後、適宜の薬液によるキャップウエーハ部のエッチングを行って接合面上に薄膜を残し、半導体基板上に半導体薄膜を有する半導体ウエーハを得ることを特徴とする半導体ウエーハの製造方法。 To 1. A semiconductor substrate surface, superimposed cap wafer made of different layers of two layers or more characteristics into close contact with, after joining by heat treatment, the bonding surface by etching the cap wafer part by appropriate chemical leaving a thin film on top, a method of manufacturing a semiconductor wafer, characterized by obtaining a semiconductor wafer having a semiconductor thin film on a semiconductor substrate.
  2. 【請求項2】 半導体基板の表面に、キャップウエーハとしてSOI構造を有するウエーハを重ね合わせて密着させ、熱処理により接合し、この接合ウエーハにおけるキャップウエーハの基体Si層を適宜の薬液でエッチング除去し、次いでSiO 2層をSiO 2層除去用エッチャントによりエッチング除去して接合面上にSOI構造部Si薄膜を残し、半導体基板上にSi薄膜を有する半導体ウエーハを得ることを特徴とする請求項1に記載の半導体ウエーハの製造方法。 To 2. A semiconductor substrate surface is brought into close contact by overlapping wafer having an SOI structure as a cap wafer, and bonded by heat treatment, is removed by etching the substrate Si layer of the cap wafer by a suitable chemical in the bonding wafer, then leaving the SOI structure Si thin SiO 2 layer on the bonding surface on the etched away by the SiO 2 layer removing etchant according to claim 1, characterized in that to obtain a semiconductor wafer having a Si thin film on a semiconductor substrate the method of manufacturing a semiconductor wafer.
  3. 【請求項3】 ボロンを低濃度にドープしたSiエピタキシャル基板上に高濃度ボロンドープSi層をエピタキシャル成長させたキャップウエーハを半導体基板表面に、前記高濃度ボロンドープSi層を介して重ね合わせて密着させ、熱処理により接合し、この接合ウエーハにおける前記キャップウエーハの低濃度ボロンドープSi To 3. A cap wafer surface of a semiconductor substrate with boron on an Si epitaxial substrate which is lightly doped with high concentration boron doped Si layer is epitaxially grown, is adhered by superimposing through the high-concentration boron doped Si layer, a heat treatment joined by a low concentration boron doped Si of the cap wafer in the bonding wafer
    エピタキシャル基板部をKOH液でエッチング除去して半導体基板上に高濃度ボロンドープSi層を残し、半導体基板上にSi薄膜層を有する半導体ウエーハを得ることを特徴とする請求項1に記載の半導体ウエーハの製造方法。 Leaving a high concentration boron doped Si layer on a semiconductor substrate by an epitaxial substrate portion was removed by etching with KOH solution, the semiconductor wafer according to claim 1, characterized in that to obtain a semiconductor wafer having a Si thin film layer on a semiconductor substrate Production method.
  4. 【請求項4】 Siエピタキシャル基板のボロン濃度が10 19 atoms/cm 3未満であり、高濃度ボロンドープSi 4. A boron concentration of the Si epitaxial substrate is less than 10 19 atoms / cm 3, the high concentration boron-doped Si
    層のボロン濃度が10 19 atoms/cm 3以上であることを特徴とする請求項3に記載の半導体ウエーハの製造方法。 The method of manufacturing a semiconductor wafer according to claim 3 in which the boron concentration of the layer is equal to or is 10 19 atoms / cm 3 or more.
  5. 【請求項5】 前記接合ウエーハの接合面外周部を耐薬液性のシール剤でシールした後、前記キャップウエーハ部のエッチングを行うことを特徴とする請求項1,2または3に記載の半導体ウエーハの製造方法。 5. After sealing with chemical-resistant sealant bonding surface peripheral portion of the bonding wafer, the semiconductor wafer according to claim 1, 2 or 3, characterized in that the etching of the cap wafer part the method of production.
  6. 【請求項6】 請求項1,2,3において製造された半導体ウエーハの薄膜層表面から一次イオンビームを照射して質量分析を行うことを特徴とするSIMSによる分析方法。 6. The method analysis by SIMS, characterized in that by irradiating a primary ion beam from a manufactured thin film layer surface of the semiconductor wafer performing mass spectrometry in claim 1, 2, 3.
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