JPH0756496B2 - Window comparator - Google Patents
Window comparatorInfo
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- JPH0756496B2 JPH0756496B2 JP2100084A JP10008490A JPH0756496B2 JP H0756496 B2 JPH0756496 B2 JP H0756496B2 JP 2100084 A JP2100084 A JP 2100084A JP 10008490 A JP10008490 A JP 10008490A JP H0756496 B2 JPH0756496 B2 JP H0756496B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、２値の基準電圧に対して入力電圧の変化を検
出するウインドウコンパレータに関するものである。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a window comparator that detects a change in an input voltage with respect to a binary reference voltage.
（ロ）従来の技術 一般に、ウインドウコンパレータは、過電流保護回路等
に使用される。即ち、ウインドウコンパレータは、回路
を流れる電流の状態を検出し、異常電流が回路を流れた
時に回路が誤動作するのを防止するためのものである。
近年、ウインドウコンパレータを含む過電流保護回路等
が集積回路化されているが、市場のニーズによって、該
集積回路の小型化及び低価格化が望まれている。そこ
で、該集積回路に使用される電源としては、レギュレー
タを持たない（素子数の少ない）非安定電源が使用され
ていた。(B) Conventional Technology Generally, a window comparator is used in an overcurrent protection circuit or the like. That is, the window comparator detects the state of the current flowing through the circuit and prevents the circuit from malfunctioning when an abnormal current flows through the circuit.
In recent years, an overcurrent protection circuit including a window comparator and the like have been integrated into a circuit, but downsizing and cost reduction of the integrated circuit are desired due to market needs. Therefore, as a power source used for the integrated circuit, an unstable power source having no regulator (a small number of elements) has been used.
第２図は従来のウインドウコンパレータを示す回路図で
ある。FIG. 2 is a circuit diagram showing a conventional window comparator.
第２図において、VCC1は非安定電源電圧（30ボルト）、
VCC2は安定電源電圧（５ボルト）である。トランジスタ
Q1Q2Q3（電流ミラー回路）は、電源電圧VCC1が印加され
て動作する。直列抵抗R1R2R3は、電源電圧VCC1とアース
GNDとの間に接続される。コンパレータCMP1はトランジ
スタQ3のコレクタ電流が供給されて動作し、非反転入力
（＋）端子には高基準電圧VTH（＝（R2＋R3）VCC1/（R1
＋R2＋R3））が印加される。コンパレータCMP2はトラン
ジスタQ2のコレクタ電流が供給されて動作し、反転入力
（−）端子には低基準電圧VTL（＝R3VCC1/（R1＋R2＋
R3））が印加される。入力電圧VINは、コンパレータCMP
1の反転入力端子とコンパレータCMP2の非反転入力端子
とに共通印加され、入力電圧VINの変化は低基準電圧VTL
と高基準電圧VTHとの間で検出される。ロジック信号作
成回路LMCは、電源電圧VCO2が印加されて動作し、コン
パレータCMP1,CMP2の出力電圧が印加される。即ち、VTL
＜VIN＜VTHの場合、入力電圧VINが正常であると判断さ
れ、ロジック信号作成回路LMCからは「Ｈ」（５ボル
ト）の出力電圧VOUT（ロジック信号）が出力される。V
IN＜VTL又はVIN＞VTHの場合、入力電圧VINが異常である
と判断され、ロジック信号作成回路LMCからは「Ｌ」
（０ボルト）の出力電圧VOUT（ロジック信号）が出力さ
れる。出力電圧VOUTは、後段のロジック回路（図示せ
ず）に印加されて信号処理され、過電流保護等の動作が
行われることになる。In Fig. 2, V CC1 is an unstable power supply voltage (30 V),
V CC2 is a stable power supply voltage (5 volts). Transistor
Q 1 Q 2 Q 3 (current mirror circuit) operates by applying the power supply voltage V CC1 . The series resistance R 1 R 2 R 3 is connected to the power supply voltage V CC1 and ground.
Connected to GND. The comparator CMP1 operates by being supplied with the collector current of the transistor Q 3 , and the high reference voltage V TH (= (R 2 + R 3 ) V CC1 / (R 1
+ R 2 + R 3 )) is applied. The comparator CMP2 operates by being supplied with the collector current of the transistor Q 2 , and the low reference voltage V TL (= R 3 V CC1 / (R 1 + R 2 +
R 3 )) is applied. The input voltage V IN is the comparator CMP
Applied to both the inverting input terminal of 1 and the non-inverting input terminal of the comparator CMP2, the change of the input voltage V IN is the low reference voltage V TL.
And a high reference voltage V TH . The logic signal generation circuit LMC operates by being applied with the power supply voltage V CO2, and is applied with the output voltage of the comparators CMP1 and CMP2. That is, V TL
When <V IN <V TH , it is determined that the input voltage V IN is normal, and the logic signal generating circuit LMC outputs the output voltage V OUT (logic signal) of “H” (5 volts). V
When IN <V TL or V IN > V TH , it is determined that the input voltage V IN is abnormal, and the logic signal generation circuit LMC outputs “L”.
The output voltage V OUT (logic signal) of (0 volt) is output. The output voltage V OUT is applied to a logic circuit (not shown) in the subsequent stage to perform signal processing, and operations such as overcurrent protection are performed.
（ハ）発明が解決しようとする課題 しかしながら、電源電圧VCC1が変動した場合、高基準電
圧VTH及び低基準電圧VTLも電源電圧VCC1の変動方向に変
動し、電源電圧VCC1から高基準電圧VTHまでの電位幅と
アースGNDから低基準電圧VTLまでの電位幅とが変動す
る。この結果、ロジック信号作成回路LMCにおいて、入
力電圧VINが正常であるにも関わらず異常であると判断
されたり、入力電圧VINが異常であるにも関わらず正常
であると判断されたりすることがあり、後段のロジック
回路が誤動作してしまう問題点があった。Challenge (c) to be Solved by the Invention However, when the power supply voltage V CC1 is varied, the high reference voltage V TH and a low reference voltage V TL also fluctuates change direction of the power supply voltage V CC1, high from the power supply voltage V CC1 The potential width up to the reference voltage V TH and the potential width from the ground GND to the low reference voltage V TL fluctuate. As a result, the logic signal generation circuit LMC, the input voltage V IN is or is determined when it is determined that the abnormal despite normal, the input voltage V IN is normal despite abnormal In some cases, the logic circuit in the subsequent stage malfunctions.
そこで、本発明は、電源電圧VCC1が変動した場合でも、
電源電圧VCC1から高基準電圧VTHまでの電位幅とアースG
NDから低基準電圧VTLまでの電位幅とを一定とできるウ
インドウコンパレータを提供することを目的とする。Therefore, in the present invention, even when the power supply voltage V CC1 changes,
Potential width from power supply voltage V CC1 to high reference voltage V TH and ground G
An object of the present invention is to provide a window comparator capable of keeping the potential width from ND to the low reference voltage V TL constant.
（ニ）課題を解決するための手段 本発明は、前記問題点を解決する為に成されたものであ
り、非安定電源電圧が印加される第１の電流ミラー回路
と、安定電源電圧が印加され、前記第１の電流ミラー回
路の出力電流を決定する第２の電流ミラー回路と、前記
第１の電流ミラー回路の出力電流に応じた出力電圧が高
基準電圧として一方の入力に印加され、且つ、入力電圧
が他方の入力に印加される第１のコンパレータと、前記
第２の電流ミラー回路の出力電流に応じた出力電圧が低
基準電圧として一方の入力に印加され、且つ、前記入力
電圧が他方の入力に印加される第２のコンパレータと、
を備え、前記非安定電源電圧の変動に関わらず、前記高
基準電圧を前記非安定電源電圧から一定値を減じた値と
し、且つ前記低基準電圧を一定値とし、前記入力電圧の
変化を前記低基準電圧と前記高基準電圧との２値で検出
することを特徴とする。(D) Means for Solving the Problems The present invention has been made to solve the above problems, and includes a first current mirror circuit to which an unstable power supply voltage is applied and a stable power supply voltage. A second current mirror circuit that determines the output current of the first current mirror circuit, and an output voltage corresponding to the output current of the first current mirror circuit is applied to one input as a high reference voltage, A first comparator to which an input voltage is applied to the other input; and an output voltage corresponding to the output current of the second current mirror circuit is applied to one input as a low reference voltage, and the input voltage Is applied to the other input of the second comparator,
Irrespective of the fluctuation of the unstable power supply voltage, the high reference voltage is a value obtained by subtracting a constant value from the unstable power supply voltage, and the low reference voltage is a constant value, the change of the input voltage It is characterized in that it is detected by a binary value of a low reference voltage and the high reference voltage.
（ホ）作用 本発明によれば、（ニ）項記載の構成において、非安定
電源電圧の変動に関わらず、高基準電圧を非安定電源電
圧から一定値を減じた値とし、且つ、低基準電圧を一定
値とした状態で、入力電圧の変化を低基準電圧と高基準
電圧との２値で検出することができる。(E) Operation According to the present invention, in the configuration described in (D), the high reference voltage is a value obtained by subtracting a constant value from the unstable power supply voltage, and the low reference voltage is used regardless of the fluctuation of the unstable power supply voltage. It is possible to detect a change in the input voltage with two values, that is, a low reference voltage and a high reference voltage, with the voltage being a constant value.
（ヘ）実施例 本発明の詳細を図面に従って具体的に説明する。(F) Examples Details of the present invention will be specifically described with reference to the drawings.
第１図は本発明のウインドウコンパレータを示す回路図
である。FIG. 1 is a circuit diagram showing a window comparator of the present invention.
第１図において、VCC1は非安定電源電圧（30ボルト）、
VCC2は安定電源電圧（５ボルト）である。尚、電源電圧
VCC2は、後述のロジック回路（図示せず）の動作電源と
しても使用される。トランジスタQ1Q2Q3（第１の電流ミ
ラー回路）は、電源電圧VCC1が抵抗R1R2R3を介して各エ
ミッタに印加されることによって動作する。トランジス
タQ4Q5（第２の電流ミラー回路）は、電源電圧VCC2が抵
抗R16R17を介してトランジスタQ4のコレクタに印加され
ることによって動作する。尚、トランジスタQ1のコレク
タ電流は、トランジスタQ5のコレクタ電流によって決定
される。トランジスタQ7Q8（第１のコンパレータ）にお
いてトランジスタQ7Q8の共通エミッタにはトランジスタ
Q3のコレクタ電流が供給され、トランジスタQ7のベース
（非反転入力端子）には高基準電圧VTHが印加され、ト
ランジスタQ8のベース（反転入力端子）には入力電圧V
INが抵抗R8を介して印加される。トランジスタQ9Q
10（第２のコンパレータ）において、トランジスタQ9Q
10の共通エミッタにはトランジスタQ2のコレクタ電流が
供給され、トランジスタQ9のベース（反転入力端子）に
は低基準電圧VTLが印加され、トランジスタQ10のベース
（非反転入力端子）には入力電圧VINが抵抗R10を介して
印加される。トランジスタQ11Q12（電流ミラー回路）
は、トランジスタQ10のコレクタ電流がトランジスタQ12
のベース及びコレクタに供給されることによって動作す
る。トランジスタQ13は、トランジスタQ11のコレクタ電
圧が抵抗R11を介してベースに印加されることによって
動作する。出力トランジスタQ14は、トランジスタQ6Q7
のコレクタ電圧が抵抗R14を介して印加されることによ
って動作する。出力トランジスタQ14Q15のコレクタは、
出力端子と接続される。尚、トランジスタQ4Q5が常時動
作する為、トランジスタQ6Q15も常時動作する。In Fig. 1, V CC1 is an unstable power supply voltage (30 V),
V CC2 is a stable power supply voltage (5 volts). The power supply voltage
V CC2 is also used as an operating power supply for a logic circuit (not shown) described later. The transistor Q 1 Q 2 Q 3 (first current mirror circuit) operates by applying the power supply voltage V CC1 to each emitter via the resistor R 1 R 2 R 3 . The transistor Q 4 Q 5 (second current mirror circuit) operates by applying the power supply voltage V CC2 to the collector of the transistor Q 4 via the resistor R 16 R 17 . The collector current of the transistor Q 1 is determined by the collector current of the transistor Q 5 . Transistor Q 7 Q 8 (first comparator) has a common emitter of transistor Q 7 Q 8
The collector current of Q 3 is supplied, the high reference voltage V TH is applied to the base of transistor Q 7 (non-inverting input terminal), and the input voltage V TH is applied to the base of transistor Q 8 (inverting input terminal).
IN is applied via resistor R 8 . Transistor Q 9 Q
In 10 (second comparator), transistor Q 9 Q
The common emitter of 10 collector current of the transistor Q 2 is supplied to the base (inverting input terminal) of the transistor Q 9 is low reference voltage V TL is applied to the base of the transistor Q 10 (non-inverting input terminal) The input voltage V IN is applied via resistor R 10 . Transistor Q 11 Q 12 (current mirror circuit)
, The transistor Q 12 collector current of the transistor Q 10 is
It operates by being supplied to the base and collector of the. The transistor Q 13 operates by applying the collector voltage of the transistor Q 11 to the base via the resistor R 11 . Output transistor Q 14 is transistor Q 6 Q 7
Collector voltage operates by being applied via the resistor R 14 of. The collector of the output transistor Q 14 Q 15 is
Connected to the output terminal. Since the transistors Q 4 Q 5 always operate, the transistors Q 6 Q 15 also always operate.
第１図において、入力電圧VIN＜低基準電圧VTLの場合、
トランジスタQ8が動作し且つトランジスタQ7が動作しな
い為、出力トランジスタQ14のベース電位はトランジス
タQ6の出力路及び抵抗R6を介してアースGNDに引き下げ
られる。In FIG. 1, when the input voltage V IN <low reference voltage V TL ,
Since the transistor Q 8 operates and the transistor Q 7 does not operate, the base potential of the output transistor Q 14 is pulled down to the ground GND through the output path of the transistor Q 6 and the resistor R 6 .
同時に、トランジスタQ10が動作し且つトランジスタQ9
が動作しない為、トランジスタQ13がトランジスタQ11Q
12の動作に伴って動作し、出力トランジスタQ14のベー
ス電位はトランジスタQ13の出力路を介して電源電圧V
CC2まで引き上げられる。即ち、トランジスタQ13のイン
ピーダンスがトランジスタQ6及び抵抗R6のインピーダン
スより小の為、出力トランジスタQ14は、ベース電位が
電源電圧VCC2に引き上げられて動作しなくなる。従っ
て、「Ｌ」（０ボルト）の出力電圧VOUT（ロジック信
号）が出力されることになる。また、低基準電圧VTL＜
入力電圧IN＜高基準電圧VTHの場合、トランジスタQ8が
動作し且つトランジスタQ7が動作しない為、出力トラン
ジスタQ14のベース電位はトランジスタQ6の出力路及び
抵抗R6を介してアースGNDに引き下げられる。At the same time, transistor Q 10 is active and transistor Q 9
Transistor Q 13 Q transistor Q 11 Q
12 operates, and the base potential of the output transistor Q 14 goes through the output path of the transistor Q 13 to the power supply voltage V
Can be raised to CC2 . That is, since the impedance of the transistor Q 13 is smaller than the impedances of the transistor Q 6 and the resistor R 6 , the output transistor Q 14 does not operate because the base potential is raised to the power supply voltage V CC2 . Therefore, the output voltage V OUT (logic signal) of “L” (0 volt) is output. In addition, the low reference voltage V TL <
When the input voltage IN <high reference voltage V TH , the transistor Q 8 operates and the transistor Q 7 does not operate. Therefore, the base potential of the output transistor Q 14 is grounded through the output path of the transistor Q 6 and the resistor R 6. Be reduced to.
同時に、トランジスタQ10が動作せず且つトランジスタQ
9が動作する為、トランジスタQ13は動作しない。即ち、
出力トランジスタQ14は、ベース電位がアースGNDに引き
下げられて動作する。従って、出力トランジスタQ14の
インピーダンスが出力トランジスタQ15及び抵抗R15のイ
ンピーダンスより小の為、「Ｈ」（５ボルト）の出力電
圧VOUTが出力されることになる。また、高基準電圧VTH
＜入力電圧VINの場合、トランジスタQ8が動作せず且つ
トランジスタQ7が動作する為、出力トランジスタQ14の
ベース電位はトランジスタQ7Q3及び抵抗R3を介して電源
電圧VCC1に引き上げられる。同時に、トランジスタQ10
が動作せず且つトランジスタQ9が動作する為、トランジ
スタQ13は動作しない。即ち、出力トランジスタQ14は、
ベース電位が電源電圧VCC1に引き上げられ動作しなくな
る。従って、「Ｌ」（０ボルト）の出力電圧VOUTが出力
されることになる。以上の「Ｌ」又は「Ｈ」の出力電圧
VOUTは後段のロジック回路に印加されて信号処理され
る。即ち、入力電圧VINが低基準電圧VTLと高基準電圧V
THとの間を逸脱した場合、「Ｌ」の出力電圧VOUTがロジ
ック回路に印加され、この時のロジック回路の出力によ
って所定の回路が異常状態から保護されることになる。At the same time, transistor Q 10 is not working and transistor Q 10
Since transistor 9 works, transistor Q 13 does not. That is,
The output transistor Q 14 operates by pulling the base potential to the ground GND. Therefore, since the impedance of the output transistor Q 14 is smaller than the impedances of the output transistor Q 15 and the resistor R 15 , the output voltage V OUT of “H” (5 volts) is output. Also, the high reference voltage V TH
<When the input voltage is V IN , the transistor Q 8 does not operate and the transistor Q 7 operates, so the base potential of the output transistor Q 14 is raised to the power supply voltage V CC1 via the transistor Q 7 Q 3 and the resistor R 3. To be At the same time, transistor Q 10
Does not work and transistor Q 9 works, so transistor Q 13 does not work. That is, the output transistor Q 14 is
The base potential is raised to the power supply voltage V CC1 and it stops operating. Therefore, the output voltage V OUT of “L” (0 volt) is output. Above "L" or "H" output voltage
V OUT is applied to the logic circuit in the subsequent stage and subjected to signal processing. That is, the input voltage V IN is the low reference voltage V TL and the high reference voltage V TL.
When the voltage deviates from TH , the output voltage V OUT of “L” is applied to the logic circuit, and the output of the logic circuit at this time protects a predetermined circuit from an abnormal state.
第１図において、トランジスタQ4Q5のコレクタ電流I
Cは、 IC＝（VCC2−VBE4）／（R4＋R16＋R17） ……（１） VBE4:Q4のベース・エミッタ間電圧 となる。但し、抵抗R9を流れる電流はベース電流の為、
無視できるものとする。また、低基準電圧VTLは、
（１）式を用いて、 VTL＝VBE4＋IC（R4＋R17） ……（２） となり、トランジスタQ4Q5のサイズを等しくすることに
よって、トランジスタQ4とトランジスタQ1Q2Q3とのコレ
クタ電流が等しくなる。また、高基準で圧VTHは、
（１）式を用いて、 VTH＝VCC1−｛VBE1＋IC（R1＋R12）｝ ……（３） VBE1:Q1のベース・エミッタ間電圧 となる。但し、抵抗R7を流れる電流はベース電流の為、
無視できるものとする。（２）（３）式において、VBE1
＝VBE4の為、R1＝R4、且つ、R12＝R17と設定すれば、
（２）式と（３）式の｛ ｝内は等しくなる。従って、
低基準電圧VTLはアースGNDに一定電圧を加えた固定値と
なり、且つ、高基準電圧VTHは電源電圧VCC1から一定電
圧を減じた値となる。In Fig. 1, collector current I of transistor Q 4 Q 5
C is I C = (V CC2 −V BE4 ) / (R 4 + R 16 + R 17 ) ... (1) V BE4 : Q 4 base-emitter voltage. However, since the current flowing through the resistor R 9 is the base current,
It can be ignored. In addition, the low reference voltage V TL is
Using equation (1), V TL = V BE4 + I C (R 4 + R 17 ) ... (2), and by making the sizes of the transistors Q 4 Q 5 equal, the transistor Q 4 and the transistor Q 1 Q 2 the collector current of the Q 3 are equal. In addition, the pressure V TH is
Using the formula (1), V TH = V CC1 − {V BE1 + I C (R 1 + R 12 )} (3) V BE1 : Q 1 base-emitter voltage. However, since the current flowing through the resistor R 7 is the base current,
It can be ignored. In equations (2) and (3), V BE1
= V BE4 , so if we set R 1 = R 4 and R 12 = R 17 ,
The values in {} of the expressions (2) and (3) are the same. Therefore,
The low reference voltage V TL is a fixed value obtained by adding a constant voltage to the ground GND, and the high reference voltage V TH is a value obtained by subtracting the constant voltage from the power supply voltage V CC1 .
以上より、電源電圧VCC1が変動した場合でも、電源電圧
VCC1から高基準電圧VTHまでの電位幅とアースGNDから低
基準電圧VTLまでの電位幅とが一定となり、入力電圧VIN
に対して正常な出力電圧VOUTが得られてロジック回路が
正常動作することになる。また、トランジスタQ1がトラ
ンジスタQ7Q8の電流源用及びトランジスタQ7の高基準電
圧VTH設定用に共用され、且つ、トランジスタQ4がトラ
ンジスタQ1のコレクタ電流決定用及びトランジスタQ9の
低基準電圧VTL設定用に共用される為、素子数が削減さ
れ、且つ、消費電流が低減される。この素子数が削減さ
れ消費電流が低減される効果は、ウインドウコンパレー
タを複数個設けるほど顕著となる。また、電源電圧VCO2
がロジック回路の動作電源及びウインドウコンパレータ
の一方の電源に共用される為、ロジックレベル（０〜５
ボルト）の出力電圧VOUTの発生が容易となる。From the above, even if the power supply voltage V CC1 fluctuates,
The potential width from V CC1 to the high reference voltage V TH and the potential width from the ground GND to the low reference voltage V TL become constant, and the input voltage V IN
Therefore, a normal output voltage V OUT is obtained and the logic circuit operates normally. Further, the transistor Q 1 is shared for the current source of the transistor Q 7 Q 8 and for setting the high reference voltage V TH of the transistor Q 7 , and the transistor Q 4 is for determining the collector current of the transistor Q 1 and of the transistor Q 9 . Since it is shared for setting the low reference voltage V TL , the number of elements is reduced and current consumption is reduced. The effect of reducing the number of elements and reducing the current consumption becomes more remarkable as a plurality of window comparators are provided. Also, the power supply voltage V CO2
Is shared by the operating power supply of the logic circuit and one of the power supplies of the window comparator, the logic level (0-5
It becomes easy to generate the output voltage V OUT .
（ト）発明の効果 本発明によれば、非安定電源電圧の変動に関わらず、高
基準電圧を非安定電源電圧から一定値を減じた値とし、
且つ、低基準電圧を一定値とした状態で、入力電圧の変
化を低基準電圧と高基準電圧との２値で検出することが
でき、本発明を使用する所定回路の誤動作を確実に防止
できる利点が得られる。(G) Effect of the Invention According to the present invention, the high reference voltage is a value obtained by subtracting a certain value from the unstable power supply voltage, regardless of the fluctuation of the unstable power supply voltage,
In addition, it is possible to detect the change of the input voltage by the binary value of the low reference voltage and the high reference voltage while keeping the low reference voltage at a constant value, and it is possible to reliably prevent the malfunction of the predetermined circuit using the present invention. Benefits are obtained.
第１図は本発明回路を示す回路図、第２図は従来回路を
示す回路図である。 Q1Q2Q3……第１の電流ミラー回路、Q4Q5……第２の電流
ミラー回路、Q7Q8……第１のコンパレータ、Q9Q10……
第２のコンパレータ。FIG. 1 is a circuit diagram showing a circuit of the present invention, and FIG. 2 is a circuit diagram showing a conventional circuit. Q 1 Q 2 Q 3 …… First current mirror circuit, Q 4 Q 5 …… Second current mirror circuit, Q 7 Q 8 …… First comparator, Q 9 Q 10 ……
Second comparator.
Claims (2)
ラー回路と、 安定電源電圧が印加され、前記第１の電流ミラー回路の
出力電流を決定する第２の電流ミラー回路と、 前記第１の電流ミラー回路の出力電流に応じた出力電圧
が高基準電圧として一方の入力に印加され、且つ、入力
電圧が他方の入力に印加される第１のコンパレータと、 前記第２の電流ミラー回路の出力電流に応じた出力電圧
が低基準電圧として一方の入力に印加され、且つ、前記
入力電圧が他方の入力に印加される第２のコンパレータ
と、を備え、 前記非安定電源電圧の変動に関わらず、前記高基準電圧
を前記非安定電源電圧から一定値を減じた値とし、且
つ、前記低基準電圧を一定値とし、前記入力電圧の変化
を前記低基準電圧と前記高基準電圧との２値で検出する
ことを特徴とするウインドウコンパレータ。1. A first current mirror circuit to which an unstable power supply voltage is applied, a second current mirror circuit to which a stable power supply voltage is applied, and which determines an output current of the first current mirror circuit, A first comparator in which an output voltage corresponding to the output current of the first current mirror circuit is applied as a high reference voltage to one input, and an input voltage is applied to the other input; and the second current mirror A second comparator in which an output voltage corresponding to the output current of the circuit is applied to one input as a low reference voltage, and the input voltage is applied to the other input, and the fluctuation of the unstable power supply voltage is provided. Regardless, the high reference voltage is a value obtained by subtracting a constant value from the unstable power supply voltage, and the low reference voltage is a constant value, the change in the input voltage is the low reference voltage and the high reference voltage. It detects with the binary of A window comparator characterized in that
ることを特徴とする請求項（１）記載のウインドウコン
パレータ。2. The window comparator according to claim 1, wherein the unstable power supply voltage is higher than the stable power supply voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100084A JPH0756496B2 (en) | 1990-04-16 | 1990-04-16 | Window comparator |
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| JP2100084A JPH0756496B2 (en) | 1990-04-16 | 1990-04-16 | Window comparator |
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| JPH03296666A JPH03296666A (en) | 1991-12-27 |
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|---|---|---|---|
| JP2100084A Expired - Fee Related JPH0756496B2 (en) | 1990-04-16 | 1990-04-16 | Window comparator |
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