JPH0750661A - Data transmitting method and device and asynchronization control system - Google Patents
Data transmitting method and device and asynchronization control systemInfo
- Publication number
- JPH0750661A JPH0750661A JP5194476A JP19447693A JPH0750661A JP H0750661 A JPH0750661 A JP H0750661A JP 5194476 A JP5194476 A JP 5194476A JP 19447693 A JP19447693 A JP 19447693A JP H0750661 A JPH0750661 A JP H0750661A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- processing
- reception
- data block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Multi Processors (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は非同期に動作している複
数の中央処理装置（ＣＰＵ）またはコントローラ間にお
けるデータの伝送方式に係わり、特に制御システム等に
不可欠なデータの同時性を保証するデータ伝送方式に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission system between a plurality of central processing units (CPUs) or controllers operating asynchronously, and in particular, data for guaranteeing simultaneity of data which is indispensable for a control system or the like. Regarding transmission method.
【０００２】[0002]
【従来の技術】制御システム等におけるＣＰＵ間のデー
タ伝送方式として、ＣＰＵ単位でデータの同期が取れて
いるパケット交換方式が利用されている。送信側ＣＰＵ
は、送信データを一定長のパケットに分割する送信編集
処理を行った終、ネットワークへの送信データ書込み処
理を、受信側ＣＰＵが送信データ待ち状態のときに行
う。受信側ＣＰＵは、ネットワーク回線から受信データ
の読出し処理と受信編集処理を行い、その終了後に次デ
ータ待ち状態となって送信側ＣＰＵにその状態を連絡す
る。2. Description of the Related Art As a data transmission system between CPUs in a control system or the like, a packet exchange system in which data is synchronized in units of CPUs is used. Sending CPU
After performing the transmission edit process of dividing the transmission data into packets of a fixed length, the transmission data write process to the network is performed while the receiving CPU is in the transmission data waiting state. The receiving side CPU performs a process of reading the received data and a receiving edit process from the network line, and after the end, waits for the next data and informs the transmitting side CPU of the state.
【０００３】一方、ＣＰＵ間のデータ伝送を高速化する
方式には、伝送データ編集とネットワークへの転送を分
散処理して、計算機負荷を軽くするメモリ転写方式があ
る。On the other hand, as a method for accelerating data transmission between CPUs, there is a memory transfer method for reducing the load on a computer by performing distributed processing of transmission data editing and transfer to a network.
【０００４】[0004]
【発明が解決しようとする課題】上記パケット交換方式
によれば、伝送データの同期は保証されるが、送受信処
理に時間がかかり、伝送速度の高速化を阻んでいる。こ
のため制御システムなどのＣＰＵでは、本来の仕事であ
る制御演算の高速化を困難にしている。According to the above packet switching system, the synchronization of the transmission data is guaranteed, but the transmission / reception processing takes time, which prevents the transmission speed from increasing. For this reason, in a CPU such as a control system, it is difficult to speed up the control calculation, which is the original work.
【０００５】一方、メモリ転写方式によれば、コントロ
ーラのＣＰＵのほかに伝送用サブプロセッサが設けら
れ、送受信処理の分散化により、データ伝送の高速化は
可能になるが、データ伝送がパケット（フレーム）によ
らないので、前回タイミングと今回タイミングの送信デ
ータが混在して受信側に読み出される場合があり、デー
タの同時性が保証されない。On the other hand, according to the memory transfer method, a transmission sub-processor is provided in addition to the CPU of the controller, and the transmission / reception processing is distributed, so that the data transmission can be speeded up, but the data transmission is performed by the packet (frame ), The transmission data at the previous timing and the transmission data at the present timing may be mixedly read by the receiving side, and the simultaneity of the data is not guaranteed.
【０００６】また、データ伝送を高速化するために、後
続データの有無を示す制御フラッグを用い、データ長が
不明の状態でも転送を開始する、特開平２−７２４６７
号公報記載のデータ転送方式なども知られているが、非
同期の場合のデータの同時性については何の保証もな
い。Further, in order to speed up data transmission, a control flag indicating the presence or absence of subsequent data is used to start the transfer even when the data length is unknown.
Although the data transfer method described in Japanese Patent Publication is known, there is no guarantee regarding the simultaneity of data in the asynchronous case.
【０００７】図１２に、非同期システムにおいてデータ
の同期が取れない例を示す。簡単のため、書き込み速度
と、読出し速度は同一として説明する。FIG. 12 shows an example in which data cannot be synchronized in an asynchronous system. For simplicity, the writing speed and the reading speed will be described as the same.
【０００８】同図（ａ）は、データの同期が取れている
例である。データＡがメモリの１〜Ｎ番地まで書き込ま
れている状態で、ｔ0〜ｔ2まで読出しが行われ、つい
で読出しより遅れてｔ1〜ｔ4までデータＢの１〜Ｎ番
地への書き込みが行われ、さらにｔ3〜ｔ5まで読出し
が行われている。この場合、読出しのデータは全てデ
ータＡ、読出しのデータは全てデータＢとなり、デー
タの同時性は確保されている。FIG. 1A shows an example in which data is synchronized. With data A being written to addresses 1 to N of the memory, reading is performed from t 0 to t 2 and then writing of data B to addresses 1 to N is performed from t 1 to t 4 after the reading. conducted, it has been made more read until t 3 ~t 5. In this case, the read data are all data A and the read data are all data B, so that the data simultaneity is ensured.
【０００９】同図（ｂ）は、データの同期が取れていな
い例である。データＡがメモリの１〜Ｎ番地まで書き込
まれている状態で、ｔ1からデータＢの書き込み、ｔ2か
ら読出しが開始される。データＢの書き込みがｎ1ま
で行われた時刻ｔ3で、送信側ＣＰＵに割込みが入り、
時刻ｔ5でｎ1〜ＮのデータＢの書き込みが再開されてい
る。この間に読出しは割込みなく実行され時刻ｔ4で
終了している。この場合の読出しデータは、１〜ｎ1ま
では新しいデータＢ、ｎ1〜Ｎまでは古いデータＡとな
る。FIG. 1B shows an example in which data is not synchronized. In a state in which the data A is written to 1~N address of the memory, writing from t 1 data B, reading is started from t 2. At time t 3 when the writing of the data B is performed up to n 1 , an interrupt is input to the transmitting CPU,
At time t 5 , the writing of the data B of n 1 to N is restarted. During this time, reading is executed without interruption and is completed at time t 4 . Read data in this case, up to 1 to n 1 is new data B, up to n 1 to N is the old data A.
【００１０】同図（ｃ）は、時刻ｔ2からのデータＢの
書き込みは割込みなく実行されたが、時刻ｔ1からの読
出しが時刻ｔ3のｎ1番地で中断し、時刻ｔ4で再開され
た場合である。読出しデータは、１〜ｎ1までは古いデ
ータＡ、ｎ1〜Ｎまでは新しいデータＢとなる。[0010] FIG. (C), although the writing of the data B from the time t 2 is performed without interruption, reads from the time t 1 is interrupted by n 1 address at time t 3, resumed at time t 4 That is the case. Read data, the old data A to 1 to n 1, to n 1 to N is the new data B.
【００１１】同図（ｄ）は、時刻ｔ1からのデータＢの
書き込みが時刻ｔ2のｎ1番地で中断して時刻ｔ5で再開
され、時刻ｔ3からの読出しが時刻ｔ4のｎ2番地で中断
して時刻ｔ6で再開された場合である。この場合の読出
しデータは、１〜ｎ1まではデータＢ、ｎ1〜ｎ2までは
データＡ、ｎ2〜ＮまではデータＢとなる。In FIG. 3D, the writing of the data B from the time t 1 is interrupted at the address n 1 at the time t 2 and restarted at the time t 5 , and the reading from the time t 3 is performed at the time n 4 . This is the case where it is interrupted at the address 2 and restarted at time t 6 . Read data in this case, up to 1 to n 1 data B, n 1 ~n to 2 data A, to n 2 to N becomes data B.
【００１２】このように、送信側ＣＰＵと受信側ＣＰＵ
間で非同期に送受信すると、送信側ＣＰＵの１回の送信
編集よる全データを、受信側ＣＰＵの１回の受信編集処
理で得られないことがあり、この場合の受信データはの
同期が取れていない。この結果、一演算周期（送信周
期）の終了時の制御演算結果を、複数のコントローラ間
で相互に取り合いするプラント制御システム等において
は、受信データに基づく次の制御に誤動作が生じ、最悪
の場合はプラントの安全が脅かされる。As described above, the transmitting side CPU and the receiving side CPU
If data is sent and received asynchronously between two CPUs, it may not be possible to obtain all the data by one transmission edit of the sending CPU by one reception edit processing of the receiving CPU. In this case, the received data is synchronized. Absent. As a result, in the case of a plant control system, etc., in which the control calculation result at the end of one calculation cycle (transmission cycle) is shared among multiple controllers, the next control based on the received data will malfunction, and in the worst case Threatens the safety of the plant.
【００１３】本発明の目的は、非同期に動作している複
数のＣＰＵ間のデータ転送において、受信データの同時
性を維持するデータ伝送方法と、データの同期処理をソ
フトウェア処理のみにて簡単に実現するデータ伝送装置
を提供することにある。An object of the present invention is to easily realize a data transmission method for maintaining the simultaneity of received data and a data synchronization process by software processing only in data transfer between a plurality of CPUs operating asynchronously. It is to provide a data transmission device that operates.
【００１４】本発明の他の目的は、非同期に動作してい
る複数のコントローラ間でメモリ転写方式によるデータ
転送を可能にするプラント制御システムを提供すること
にある。Another object of the present invention is to provide a plant control system which enables data transfer by a memory transfer method between a plurality of controllers operating asynchronously.
【００１５】[0015]
【課題を解決するための手段】上記した本発明の目的
は、非同期に動作している複数の処理装置（ＣＰＵ）が
伝送路に接続され、ＣＰＵ間でデータの送受を行うデー
タ伝送方法において、送信側のＣＰＵは一回の編集処理
によって作成した複数の送信データに同一の識別子を付
与して送信し、受信側のＣＰＵは受信データに付与され
ている前記識別子の一致を判定して受信処理することに
より達成される。The above object of the present invention is to provide a data transmission method in which a plurality of processing units (CPUs) operating asynchronously are connected to a transmission line and data is transmitted and received between the CPUs. The sending CPU assigns the same identifier to a plurality of sending data created by one editing process and sends the same, and the receiving CPU determines the matching of the identifiers given to the receiving data and performs the receiving process. It is achieved by
【００１６】同期を取る送信データ群は、予め長さの定
められた一つないし複数のデータブロックにより送信さ
れ、そのデータブロックの先頭と末尾には、一回の送信
編集処理毎にユニークな同一の識別子が挿入される。The synchronized transmission data group is transmitted by one or a plurality of data blocks having a predetermined length, and the beginning and the end of the data block are unique and identical for each transmission editing process. Is inserted.
【００１７】[0017]
【作用】本発明の構成によれば、送信側ＣＰＵは一回の
編集処理による各データまたは各データブロックの先頭
と末尾に、識別子としてたとえば、同一番号等を挿入し
たのち、ネットワークへデータを送出する。ちなみに、
送信編集処理中に割込みによる中断があっても、再開後
の送信編集処理終了までのデータには同一識別番号が付
与される。According to the structure of the present invention, the transmitting CPU inserts the same number, for example, as an identifier at the beginning and end of each data or each data block by one editing process, and then sends the data to the network. To do. By the way,
Even if there is an interruption due to an interrupt during the transmission editing process, the same identification number is given to the data after the restart until the end of the transmission editing process.
【００１８】受信側ＣＰＵでは、ネットワークから受信
データを読出し、データまたはデータブロックの先頭と
末尾に挿入した識別番号を比較し、同一識別番号の場合
は同期の取れたデータであると判定し、受信データ編集
処理を行う。The receiving CPU reads the received data from the network, compares the identification numbers inserted at the beginning and the end of the data or data block, and if the same identification number determines that the data is synchronized, the data is received. Performs data editing processing.
【００１９】この識別番号の挿入や比較を行う同期処理
は、同期を保証する長さが予め定められたデータブロッ
ク単位に行うので、簡単かつ効率的に実行でき、これに
よるＣＰＵの処理負担はすくない。The synchronization process of inserting or comparing the identification number is performed in a data block unit of which the length for guaranteeing the synchronization is predetermined, so that it can be executed easily and efficiently, and the processing load on the CPU is small. .
【００２０】このような本発明によれば、新、旧データ
の混在した受信データの発生を、ソフトウェアによる簡
単な同期処理によって回避できるので、送信側ＣＰＵと
受信側ＣＰＵが非同期に動作していても受信データの同
時性を保証でき、データ伝送の高速性と信頼性を共に向
上できる。According to the present invention as described above, it is possible to avoid the generation of received data in which new and old data are mixed by a simple synchronous processing by software, so that the transmitting side CPU and the receiving side CPU operate asynchronously. Can guarantee the simultaneity of received data, and can improve both high speed and reliability of data transmission.
【００２１】さらに、非同期の複数コントローラからな
る制御システムに、メモリ転写によるデータ伝送方式を
採用をできるので、システムの制御動作の信頼性ないし
安全性を保証しながら、高速な演算制御性を達成でき
る。Further, since a data transmission system by memory transfer can be adopted in a control system composed of a plurality of asynchronous controllers, high-speed arithmetic controllability can be achieved while guaranteeing the reliability or safety of the control operation of the system. .
【００２２】[0022]
【実施例】本発明の一実施例を図面を参照して詳細に説
明する。An embodiment of the present invention will be described in detail with reference to the drawings.
【００２３】図２は、メモリ転写方式を採用したプラン
ト制御システムの構成を示す。ネットワークの伝送路１
には複数のコントローラ２が接続されており、それらは
各々独立して非同期にかつ、周期的に動作している。コ
ントローラ２はプラントとの間で、プロセス入出力装置
（ＰＩ／Ｏ）３を介し、プロセスデータの入力とプロセ
ス制御データの出力を行う。FIG. 2 shows the configuration of a plant control system which adopts the memory transfer system. Network transmission line 1
A plurality of controllers 2 are connected to each of them, and they independently operate asynchronously and periodically. The controller 2 inputs process data and outputs process control data via the process input / output device (PI / O) 3 with the plant.
【００２４】各コントローラ２は、制御演算処理と送受
信データ編集処理を行うＣＰＵ２１と、ＣＰＵの制御演
算に使用するプログラムとワークデータを記憶する主メ
モリ２２、ネットワークを介してデータの送信処理、受
信処理を行う伝送サブプロセッサ４があり、これらをシ
ステムバス２３で接続している。Each controller 2 has a CPU 21 for performing control calculation processing and transmission / reception data editing processing, a main memory 22 for storing programs and work data used for CPU control calculation, data transmission processing, reception processing via a network. There is a transmission sub-processor 4 for performing the above, and these are connected by the system bus 23.
【００２５】図３に示す伝送サブプロセッサ４は、自他
の伝送データを格納する転写メモリ２４、送受信データ
のＡ／ＤまたはＤ／Ａ変換を行うモデム２５およびトー
クン（送信権）の有無を判断する伝送ＬＳＩ２６により
構成されている。サブプロセッサ４は、自己の転写メモ
リの自送信領域２４１に書き込まれた送信データを、ト
ークンを保持しているときに他コントローラ２に送信す
ると共に、他コントローラ２からの送信データを転写メ
モリ２４の受信データ領域２４２に取り込む。なお、各
コントローラ間のデータ伝送は、トークンパッシング方
式によりサイクリックに行われている。The transmission sub-processor 4 shown in FIG. 3 determines the presence or absence of a transfer memory 24 for storing transmission data of itself and other, a modem 25 for A / D or D / A conversion of transmission / reception data, and a token (transmission right). And a transmission LSI 26. The sub-processor 4 transmits the transmission data written in its own transmission area 241 of its own transfer memory to the other controller 2 while holding the token, and also transmits the transmission data from the other controller 2 of the transfer memory 24. Captured in the reception data area 242. Data transmission between the controllers is cyclically performed by the token passing method.
【００２６】ネットワーク１に接続する全てのコントロ
ーラ２は、伝送プロセッサ４によって、自送信データを
転写メモリ２４の自己の送信データ領域に書き込むと共
に、ネットワーク１を経由して一定周期で他コントロー
ラ２の転写メモリ２４の所定領域にも書き込む。All the controllers 2 connected to the network 1 write their own transmission data into their own transmission data area of the transfer memory 24 by the transmission processor 4 and transfer the data of other controllers 2 at regular intervals via the network 1. It is also written in a predetermined area of the memory 24.
【００２７】図１は、本実施例におけるのコントローラ
２内のデータ伝送装置の送受信手段の構成を示す。コン
トローラ２の転写メモリ２４には、他のコントローラか
らネットワーク１を経由して転写された受信データが記
憶されている。FIG. 1 shows the structure of the transmitting / receiving means of the data transmission device in the controller 2 of this embodiment. Received data transferred from another controller via the network 1 is stored in the transfer memory 24 of the controller 2.
【００２８】他のコントローラから送られた転写メモリ
２４の受信データは、受信データ同期処理手段２０４に
より後述する受信同期処理の後に、主メモリ２２内の転
写受信バッファ２１１に転送され、さらに受信データ編
集処理手段２０２によりワークデータエリア２１０へ編
集される。The reception data of the transfer memory 24 sent from another controller is transferred to the transfer reception buffer 211 in the main memory 22 after the reception synchronization processing which will be described later by the reception data synchronization processing means 204, and the reception data editing is further performed. The processing means 202 edits the work data area 210.
【００２９】一方、制御演算処理２０１による演算結果
を記憶するワークデータエリア２１０の送信データは、
送信データ編集処理手段２０３によって編集され転写送
信バッファ２１２に送信されたのち、送信データ同期処
理手段２０５により後述する送信同期処理を施されて転
写メモリ２４に格納される。転写メモリ２４の送信デー
タは、トークンパッシング等により一定周期で、各コン
トローラの転写メモリの定められた領域へ転写される。On the other hand, the transmission data of the work data area 210 for storing the calculation result by the control calculation processing 201 is
After being edited by the transmission data edit processing unit 203 and transmitted to the transfer transmission buffer 212, the transmission data synchronization processing unit 205 performs a transmission synchronization process to be described later and stores it in the transfer memory 24. The transmission data of the transfer memory 24 is transferred to a predetermined area of the transfer memory of each controller at a constant cycle by token passing or the like.
【００３０】図４は、コントローラ２の処理動作を説明
するフローチャート（ＰＡＤ図）である。同図で、縦軸
は上から下に時間経過、横軸は処理内容を左から右にブ
レークダウンして示している。FIG. 4 is a flowchart (PAD diagram) for explaining the processing operation of the controller 2. In the figure, the vertical axis shows the time elapsed from top to bottom, and the horizontal axis shows the processing content broken down from left to right.
【００３１】コントローラ２のＣＰＵ２１は、その動作
の初めに、受信同期処理Ｓ１０１と受信データ編集処理
Ｓ１０２からなる受信処理Ｓ１０を行う。つぎに、プロ
セス入力処理Ｓ２０により、プラントの状態をプロセス
入出力装置３から取り込みワークデータエリア２１０に
格納する。制御演算処理Ｓ３０は、これら受信データと
プロセス入力値を用いて制御演算を行い、結果をワーク
エリア２１０に格納する。プロセス出力処理Ｓ４０は、
演算結果の一部（制御指令値など）をプラントに出力す
る。送信データ編集処理Ｓ５０１と送信同期処理Ｓ５０
２からなる送信処理Ｓ５０は、演算結果の一部を送信デ
ータとしてネットワークに送出する。At the beginning of the operation, the CPU 21 of the controller 2 performs a receiving process S10 including a receiving synchronization process S101 and a received data editing process S102. Next, in the process input processing S20, the state of the plant is fetched from the process input / output device 3 and stored in the work data area 210. The control calculation process S30 performs a control calculation using the received data and the process input value, and stores the result in the work area 210. The process output process S40 is
A part of the calculation result (control command value, etc.) is output to the plant. Transmission data editing processing S501 and transmission synchronization processing S50
A transmission process S50 consisting of 2 sends a part of the calculation result to the network as transmission data.
【００３２】図５に、送信データ編集処理Ｓ５０１およ
び送信データ同期処理Ｓ５０２のフローチャートを示
す。送信データ編集処理Ｓ５０１は、上記のように周期
的に実行される制御演算処理Ｓ３０の終了の度に、ワー
クデータエリア２１０の演算結果の内、予め定められて
いる送信データの各々を、転写送信バッファ２１２の所
定アドレスへ転送する。FIG. 5 shows a flowchart of the transmission data editing process S501 and the transmission data synchronization process S502. The transmission data editing process S501 transfers each of the predetermined transmission data among the calculation results of the work data area 210 each time the control calculation process S30 that is periodically executed as described above ends. Transfer to a predetermined address in the buffer 212.
【００３３】送信データ同期処理Ｓ５０２は、転写送信
バッファ２１２内の送信データを転写メモリ２４へ転送
する際に、Ｓ５０２１で送信データの一つまたは複数
を、予め設定されている長さのデータブロック単位にま
とめる。なお、このデータブロック単位の編集処理はＳ
５０１で行ってもよい。In the transmission data synchronization processing S502, when the transmission data in the transfer transmission buffer 212 is transferred to the transfer memory 24, one or a plurality of the transmission data in S5021 is transferred to the transfer memory 24 in a data block unit of a preset length. Put together. It should be noted that this editing process in data block units is S
It may be performed at 501.
【００３４】つぎに、Ｓ５０２２で昇順カウンタを＋１
更新し、Ｓ５０２３で各データブロックの先頭と終わり
に同一カウント値を挿入する。同一周期の送信データが
複数のデータブロックからなるときは、各ブロックとも
同一のカウント値が付与される。このカウント値は、送
信処理Ｓ５０の周期毎に＋１更新されるので、データブ
ロックの前後のカウント値が同一であれば、データの同
期が取られていることを確認できる。Next, in S5022, the ascending counter is incremented by +1.
After updating, in S5023, the same count value is inserted at the beginning and end of each data block. When the transmission data of the same cycle consists of a plurality of data blocks, the same count value is given to each block. Since this count value is updated by +1 every cycle of the transmission process S50, if the count values before and after the data block are the same, it can be confirmed that the data is synchronized.
【００３５】識別子としてのカウント値が付与された、
データブロック単位の送信データは、Ｓ５０２４で転写
メモリ２４の自送信データ領域へ転送され、自コントロ
ーラがトークンを保持しているときにネットワークに送
出される。A count value is added as an identifier,
The transmission data in data block units is transferred to the own transmission data area of the transfer memory 24 in S5024, and is sent to the network while the own controller holds the token.
【００３６】なお、ＣＰＵ２１は、送信同期処理Ｓ５０
２の処理中に、他の優先度の高い割込み処理が入って中
断しても、送信データ編集処理Ｓ５０１の動作後にＳ５
０２を再開するように処理するので、転送バッファ２１
２内の送信データの同時性が崩れることはない。The CPU 21 executes the transmission synchronization processing S50.
Even if another interrupt processing with a high priority enters and is interrupted during the processing of 2, S5 is performed after the operation of the transmission data editing processing S501.
02 is restarted, so the transfer buffer 21
The simultaneity of the transmission data in 2 is not broken.
【００３７】図６は、転写送信バッファ２１２に編集さ
れた自送信データ群を、上記の送信同期処理を施して転
写メモリ２４の自送信データ領域に格納した状態を説明
する概念図である。この例では、複数のデータブロック
においてデータの同期が必要なので、全てのデータブロ
ックの先頭と最後に同期用カウンタ２００１を挿入して
いる。FIG. 6 is a conceptual diagram illustrating a state in which the self-transmitted data group edited in the transfer / transmit buffer 212 is stored in the self-transmitted data area of the transfer memory 24 after the above-mentioned transmission synchronization processing. In this example, since data synchronization is required in a plurality of data blocks, the synchronization counter 2001 is inserted at the beginning and the end of all the data blocks.
【００３８】しかし、同期の必要なデータブロックのみ
に識別用カウンタを付加するようにしてもよい。また、
自送信データが単一のデータブロックからなることもあ
る。なお、データブロックの最大長は、ハードウエアの
制約により定まる。However, the identification counter may be added only to the data blocks that need to be synchronized. Also,
The self-transmitted data may consist of a single data block. The maximum length of the data block is determined by hardware restrictions.
【００３９】図７に、受信データ同期処理Ｓ１０１のフ
ローチャートを示す。Ｓ１０１１で転写メモリ２４内に
格納されている受信データを、格納順（アドレス順）に
転写受信バッファ２１１へ転送する際に、Ｓ１０１２で
データブロックの先頭と終わりのカウント値を読み出し
比較する。この結果不一致であれば、データブロック内
のデータの同期が取れていないので、Ｓ１０１３で当該
データを無効処理する。一方、カウント値が一致してい
れば、データブロック内のデータの同期が取れているの
で、Ｓ１０１４で有効処理、すなわち前後のカウント値
を除去して元のデータに復し、Ｓ１０１５で受信バッフ
ァ２１１に転送する。FIG. 7 shows a flowchart of the reception data synchronization processing S101. When the reception data stored in the transfer memory 24 in S1011 is transferred to the transfer reception buffer 211 in the storage order (address order), the count values at the beginning and end of the data block are read and compared in S1012. If they do not match as a result, the data in the data block is not synchronized, and the data is invalidated in step S1013. On the other hand, if the count values match, the data in the data block has been synchronized, so valid processing is performed in S1014, that is, the preceding and subsequent count values are removed to restore the original data, and in S1015, the reception buffer 211 Transfer to.
【００４０】図８に、受信データ同期処理Ｓ１０１によ
り、転写メモリ２４から受信バッファ２１１に転送され
る受信データ群の構成を示す。FIG. 8 shows the structure of a received data group transferred from the transfer memory 24 to the reception buffer 211 by the received data synchronization processing S101.
【００４１】このように、送信データのデータブロック
単位に、その先頭と末尾に同一の識別子を付与し、受信
側で両方の識別子の一致／不一致をチエックすること
で、当該データの同時性が判定できる。As described above, the same identifier is added to the beginning and the end of each data block of the transmission data, and the reception side checks the coincidence / non-coincidence of both the identifiers to determine the simultaneity of the data. it can.
【００４２】以上の例では、送信データを所定長のデー
タブロック単位に編集し、このブロックの先頭と末尾に
識別子を挿入している。これによれば、データの先頭と
終わりが定められるので、同期処理のための識別子の挿
入や検出をオーバヘッドが少なく効率的に処理できる。In the above example, the transmission data is edited in data block units of a predetermined length, and the identifiers are inserted at the beginning and end of this block. According to this, since the head and end of the data are determined, the insertion and detection of the identifier for the synchronization processing can be efficiently processed with little overhead.
【００４３】図９は、本実施例によって、不一致と判定
される場合の例である。時刻ｔ1〜ｔ3に書き込まれた旧
データＡは、その先頭と末尾に識別子１００が付与さ
れ、時刻ｔ5〜ｔ6に書き込まれた新データＢは識別子１
０１が付与されている。このとき、時刻ｔ2からの受信
処理が時刻ｔ4で中断し、時刻ｔ7で再開されると、この
受信データの先頭の識別子は１００、末尾の識別子は１
０１となる。すなわち、アドレス０〜ｎ1までは旧デー
タＡ、ｎ1〜Ｎまでは新データＢとなり同期が取れてい
ない。このような受信データは、先頭、末尾の識別子が
不一致のため廃棄処理されるので、採用される受信デー
タは常に同時性が保証される。FIG. 9 shows an example of a case where it is determined that there is a mismatch according to this embodiment. The old data A written at the times t 1 to t 3 has the identifier 100 added to the beginning and the end thereof, and the new data B written at the times t 5 to t 6 is the identifier 1
01 is given. At this time, if the reception process from time t 2 is interrupted at time t 4 and restarted at time t 7 , the leading identifier of this received data is 100 and the trailing identifier is 1
It becomes 01. That is, until address 0~n 1 old data A, up to n 1 ~N is not made of sync with the new data B. Such received data is discarded because the identifiers at the beginning and end do not match, so that the received data employed is always guaranteed to be simultaneous.
【００４４】図１０に、上記の実施例によっても、デー
タの同時性が判別できない特殊なケースを示す。すなわ
ち、識別子１００を付与しているデータＡを、時刻ｔ1
〜ｔ2まで読みだしたところで中断し、時刻ｔ5で読出し
を再開している。この間に時刻ｔ3で新データＢの書き
込みが始まり時ｔ4で中断し、再び時刻ｔ6で書き込みを
再開している。この場合の受信データの識別子は、先頭
も終わりも１００で一致しているが、ｎ1〜ｎ2の受信デ
ータはＢとなるので同期は取られていない。FIG. 10 shows a special case in which the simultaneity of data cannot be determined even by the above embodiment. That is, the data A assigned with the identifier 100 is changed to the time t 1
Was interrupted by was read to ~t 2, it is to resume reading at time t 5. It was interrupted in the t 4 time during which the writing of the new data B starts at time t 3, are to resume writing at the time t 6 again. The identifiers of the received data in this case are 100 at the beginning and at the end, but the received data from n 1 to n 2 are B, so they are not synchronized.
【００４５】このように、読出しと書き込みが複数回に
亘ってクロスする場合にも、同時性の判定を正確に行う
実施例を以下に説明する。図７（ｂ）はこの受信処理を
示し、図７（ａ）の受信処理とは、Ｓ１０１１が相違す
る。すなわち、転写メモリ２４からの受信データを、書
き込み時のアドレスと逆順に読みだしている。As described above, an embodiment will be described below in which the simultaneity is accurately determined even when reading and writing cross a plurality of times. FIG. 7B shows this reception process, and S1011 is different from the reception process of FIG. 7A. That is, the received data from the transfer memory 24 is read in the reverse order of the address at the time of writing.
【００４６】図１１は、この実施例による書き込み／読
出し処理動作を説明するタイムチャートである。書き込
みはアドレス０→Ｎの正順に、読出しはアドレスＮ→０
の逆順に行われる。FIG. 11 is a time chart for explaining the write / read processing operation according to this embodiment. Writing is in the order of address 0 → N, and reading is from address N → 0
The reverse order is performed.
【００４７】この例では図１０と同様に、書き込み／読
出し各々の中断時期がラップしているが、両者の処理に
逆戻りはないのでクロスする点は必ず１点になる。した
がって、図１１に示す書き込みと逆順による読み出しの
場合、受信データの先頭は識別子が１００（データ
Ａ）、末尾は識別子が１０１（データＢ）となるので、
受信データ内の非同期が正確に判定できる。もちろん、
書き込み処理と読出し処理の間にクロスがなければ、受
信データの先頭と末尾の識別子は必ず一致するので、受
信データの同期が確認できる。In this example, as in the case of FIG. 10, the interruption time of each writing / reading overlaps, but since there is no reversion to the processing of both, there will always be one crossing point. Therefore, in the case of reading in the reverse order of writing shown in FIG. 11, the identifier of the received data is 100 (data A) at the beginning, and the identifier is 101 (data B) at the end.
Asynchronous in the received data can be accurately determined. of course,
If there is no cross between the writing process and the reading process, the identifiers at the beginning and the end of the received data always match, so that the synchronization of the received data can be confirmed.
【００４８】本実施例によれば、きわめて簡単な処理方
法によって、書き込み処理と読出し処理が非同期に動作
するあらゆる場合に受信データの同時性を保証できる。
すなわち、送信側となるコントローラと受信側となるコ
ントローラが非同期、送信側ＣＰＵと送信処理を行う伝
送用サブプロセッサが非同期および受信側ＣＰＵと受信
処理を行う伝送用サブプロセッサが非同期の各場合で、
且つ、各々の処理に割り込む他の優先処理が互いに重複
する場合を含む、あらゆるケースにおいて、受信データ
の同期を正確に保証する。これにより、安全な制御演算
が可能となると共に、コントローラのメインＣＰＵの伝
送負荷が少なくなり、高速な制御動作を実現できる。According to the present embodiment, the simultaneity of the received data can be guaranteed by the extremely simple processing method in all cases where the writing process and the reading process operate asynchronously.
That is, in each of the cases where the controller on the transmitting side and the controller on the receiving side are asynchronous, the transmitting side CPU and the transmitting sub-processor for transmitting processing are asynchronous, and the receiving side CPU and the transmitting sub-processor for receiving processing are asynchronous,
In addition, the synchronization of the received data is accurately guaranteed in all cases, including the case where other priority processes that interrupt each process overlap each other. As a result, it is possible to perform a safe control calculation, reduce the transmission load on the main CPU of the controller, and realize a high-speed control operation.
【００４９】また、本実施例では、受信側コントローラ
が独立に受信データの同期処理を実行しているので、送
信側コントローラあるいはネットワークに故障が生じた
場合にも、受信側単独の動作が継続できる。Further, in this embodiment, since the receiving controller independently executes the synchronization processing of the received data, even if a failure occurs in the transmitting controller or the network, the operation on the receiving side alone can be continued. .
【００５０】上記した実施例は、メモリ転写による通信
方式について説明したが、本発明はこれに限られるもの
ではない。すなわち、パケット交換による通信方式にお
いても、上記のデータブロックを送信フレームと見立て
ることにとり、本発明の同期処理が実行できるので、デ
ータ伝送に際して送信側ＣＰＵと受信側ＣＰＵの動作の
同期／非同期を意識する必要がなく、上記した識別子に
よるソフトウェア処理によって伝送データの同期を実現
することができる。Although the above-mentioned embodiment has explained the communication system by the memory transfer, the present invention is not limited to this. That is, even in the communication system by packet switching, the synchronization processing of the present invention can be executed by regarding the above data block as a transmission frame. The transmission data can be synchronized by software processing using the above-mentioned identifier.
【００５１】図１３に、コントローラに汎用される制御
演算ロジックの一例、図１４にそのロジックの制御演算
を行う制御システムの説明図を示す。FIG. 13 shows an example of a control arithmetic logic generally used in the controller, and FIG. 14 is an explanatory diagram of a control system for performing the control arithmetic of the logic.
【００５２】図１３は、インターロックの成立／解除を
行う制御演算ロジックで、プラント制御等に多用されて
いる。制御ロジック３０１の入力部の＠信号がＯＦＦ
（０）のとき、信号，はＯＦＦ（０）となり、ロジ
ック３０１の出力部であるＦＦ回路の出力は前回状態
を保持する。＠がＯＮ（１）のとき、信号，は入力
信号，にしたがい、がＯＮ（１）であればＦＦ回
路の出力はセット（１）、がＯＮ（１）であればＦ
Ｆ回路の出力はリセット（０）される。FIG. 13 shows a control calculation logic for establishing / releasing the interlock, which is often used for plant control and the like. The @ signal at the input of the control logic 301 is OFF
When it is (0), the signal is OFF (0), and the output of the FF circuit, which is the output unit of the logic 301, retains the previous state. When @ is ON (1), the signal is according to the input signal, and when is ON (1), the output of the FF circuit is set (1), and when is ON (1), F is
The output of the F circuit is reset (0).
【００５３】図１４は、送信側コントローラ２ａの制御
演算処理２０１ａで、ロジック３０１の入力部の演算を
行って演算結果を送信し、受信側コントローラ２ｂの制
御演算手段２０１ｂで、受信した演算結果を元にロジッ
ク３０１の出力部の演算を行う構成を概念的に示してい
る。転写メモリ２４はコントローラ毎に設けられるが、
システム共有でも実現可能である。なお、同図でメモリ
２４は簡略化して示しているが、本実施例では図２と同
様に、コントローラ毎に設けられている。FIG. 14 shows the control calculation processing 201a of the transmission side controller 2a, which calculates the input part of the logic 301 and transmits the calculation result, and the control calculation means 201b of the reception side controller 2b shows the received calculation result. Originally, a configuration for performing calculation of the output unit of the logic 301 is conceptually shown. The transfer memory 24 is provided for each controller,
It can also be realized by system sharing. Although the memory 24 is shown in a simplified manner in the figure, it is provided for each controller in the present embodiment, as in FIG.
【００５４】ロジック入力部３０１ａは送信側コントロ
ーラ２ａで演算され、信号＠が０のとき信号，はと
もに０になる。送信データに編集された信号，の演
算結果は、転写メモリ２４のアドレス０〜Ｎ番地（コン
トローラ２ａの送信データ領域）のｎ番地とｎ＋１番地
にそれぞれ格納される。一方、受信側コントローラ２ｂ
で演算されるロジック出力部３０１ｂは、転写メモリ２
４のｎ番地とｎ＋１番地から読みだされ、ともに０のデ
ータを入力とするＦＦ回路の演算を行い、出力は前回
値と同じになる。この結果は、プロセス出力処理Ｓ４０
を経てプラントの所定部の動作を前回状態に保持する。The logic input section 301a is calculated by the transmission side controller 2a, and when the signal @ is 0, both signals become 0. The calculation result of the signal edited into the transmission data is stored in the addresses 0 to N (transmission data area of the controller 2a) of the transfer memory 24 at addresses n and n + 1, respectively. On the other hand, the receiving controller 2b
The logic output unit 301b calculated by
The FF circuit is read from the nth address and the n + 1th address of 4, and the data of 0 is input to the FF circuit, and the output becomes the same as the previous value. This result is the process output process S40.
After that, the operation of the predetermined part of the plant is held in the previous state.
【００５５】ところで、コントローラ２ａと２ｂは非同
期に動作しているので、送信側で転写メモリ２４のアド
レスｎに信号のデータ０を書きこみ、アドレスｎ＋１
に０を書き込む前に、受信側でアドレスｎ，ｎ＋１から
データを読みだす可能性がある。このとき、アドレスｎ
＋１に旧データとして１が残っていたとすると、ロジッ
ク出力部３０１ｂはリセット演算を行うので、ＦＦ回路
の出力は前回値を保持しなければならないところ０に
リセットしてしまう。By the way, since the controllers 2a and 2b operate asynchronously, the data 0 of the signal is written to the address n of the transfer memory 24 on the transmitting side, and the address n + 1 is obtained.
Before writing 0 to, there is a possibility that the receiving side may read data from the addresses n and n + 1. At this time, the address n
If 1 is left in +1 as old data, the logic output unit 301b performs a reset operation, so that the output of the FF circuit is reset to 0 where the previous value must be held.
【００５６】ちなみに、前回値が１を出力して所定動作
をインターロックしていた場合、これが解除されてしま
うので、プラントの安全が損なわれる事態も生じかねな
い。しかも、このような簡単なロジックであっても、数
十〜数百ミリ秒で繰り返される一瞬の経過の中で、不具
合の原因を突き止めるのは容易なことではない。さら
に、ロジックが入り組み多数になると、人間の能力では
ほとんど困難になる。By the way, if the value 1 was output last time and the predetermined operation was interlocked, this will be released, which may result in a situation where the safety of the plant is impaired. Moreover, even with such a simple logic, it is not easy to find the cause of the malfunction in the course of a few moments that are repeated in tens to hundreds of milliseconds. Moreover, when the number of intricate logics becomes large, it becomes almost difficult for human ability.
【００５７】しかし本実施例によれば、送信バッファ２
１２ａから転写メモリ２４ａへ送信データを転送する際
に、送信同期処理手段２０５ａによって所定長（たとえ
ば、１〜Ｎ番地）のデータブロックの先頭（アドレス
０）と末尾（アドレスＮ）に、一回の送信データ編集処
理によることを示す同一の識別子（前回０１、今回０
２）を挿入している。一方、受信側では、転写メモリ２
４ｂからの読出しに際して、受信同期処理手段２０４ｂ
により、データブロック毎にその先頭と末尾の識別子を
比較し、一致する場合のみブロック内のデータを有効処
理している。However, according to this embodiment, the transmission buffer 2
When the transmission data is transferred from the 12a to the transfer memory 24a, the transmission synchronization processing unit 205a performs once at the beginning (address 0) and the end (address N) of the data block having a predetermined length (for example, 1 to N addresses). The same identifier indicating that the transmission data editing process is performed (previous 01, current 0
2) is inserted. On the other hand, on the receiving side, the transfer memory 2
When reading from 4b, reception synchronization processing means 204b
Thus, the identifiers at the beginning and the end of each data block are compared, and the data in the block is effectively processed only when they match.
【００５８】したがって、上記のようにアドレスｎとｎ
＋１番地のデータが新旧混在している場合は無効にな
る。この結果、コントローラはデータの同期が確認され
るまで、前回データによる制御を維持するので、非同期
のデータによる誤動作の危険は回避される。Therefore, as described above, the addresses n and n
It becomes invalid when the data at address +1 is mixed in old and new. As a result, the controller maintains control by the previous data until the data synchronization is confirmed, so that the risk of malfunction due to asynchronous data is avoided.
【００５９】現実の制御システムにおいては、図４に示
したコントローラの周期動作に対して、サンプリング／
伝送周期が十分小さければ（たとえば１／１００以
下）、この問題は生じなが、多くの場合、伝送周期はそ
のように短くはできない、また、コントローラの送受信
動作が割込みによって中断される場合は、この危険性が
極めて高くなる。In an actual control system, sampling / sampling is performed for the periodic operation of the controller shown in FIG.
If the transmission period is small enough (eg 1/100 or less), this problem does not occur, but in many cases the transmission period cannot be so short, and if the transmit / receive operation of the controller is interrupted by an interrupt, This risk is extremely high.
【００６０】しかし、非同期システムにおいても、本発
明によるデータの同期処理を行えば、メモリ転写のよう
に処理負荷の軽い伝送方式の採用が可能になり、これに
によって制御演算処理を高速化できると共に、制御の安
全性も確保できる。However, even in an asynchronous system, if the synchronous processing of data according to the present invention is performed, it is possible to adopt a transmission system with a light processing load such as memory transfer, which makes it possible to speed up the control calculation processing. Also, the safety of control can be secured.
【００６１】[0061]
【発明の効果】本発明のデータ伝送方式によれば、送信
側と受信側が非同期に動作している場合においても、デ
ータの先頭と末尾に識別子を付与して送信する簡易な方
法で受信データの同時性が確保できるので、データ伝送
の処理効率が向上し高速伝送が可能になる効果がある。According to the data transmission method of the present invention, even when the transmitting side and the receiving side are operating asynchronously, the received data can be transmitted by a simple method in which the identifiers are added to the beginning and the end of the data. Since simultaneity can be secured, the processing efficiency of data transmission is improved, and high-speed transmission is possible.
【００６２】本発明の非同期制御システムによれば、コ
ントローラ間のデータ伝送にメモリ転写方式を採用でき
るので、送受信処理が効率化され制御演算の高速化が実
現できる効果がある。しかも、データの同時性は確保さ
れているのでシステム動作の信頼性、安全性も保証され
る。According to the asynchronous control system of the present invention, since the memory transfer method can be adopted for the data transmission between the controllers, there is an effect that the transmission / reception processing becomes efficient and the control operation can be speeded up. Moreover, since the simultaneity of data is ensured, the reliability and safety of the system operation are guaranteed.
【図１】本発明のデータ伝送方式の実施例を示すコント
ローラの機能構成図である。FIG. 1 is a functional configuration diagram of a controller showing an embodiment of a data transmission system of the present invention.
【図２】本発明を適用する非同期制御システムの構成図
である。FIG. 2 is a configuration diagram of an asynchronous control system to which the present invention is applied.
【図３】伝送プロセッサの構成図である。FIG. 3 is a configuration diagram of a transmission processor.
【図４】図１のコントローラの制御動作を示すフローチ
ャートである。FIG. 4 is a flowchart showing a control operation of the controller of FIG.
【図５】送信処理の手順を示すフローチャートである。FIG. 5 is a flowchart showing a procedure of transmission processing.
【図６】送信処理におけるデータブロックの構成を示す
説明図である。FIG. 6 is an explanatory diagram showing a structure of a data block in a transmission process.
【図７】受信同期処理の手順を示すフローチャートで、
（ａ）は第一の実施例、（ｂ）は第二の実施例である。FIG. 7 is a flowchart showing a procedure of reception synchronization processing,
(A) is a 1st Example, (b) is a 2nd Example.
【図８】受信処理における有効処理データの構成を示す
説明図である。FIG. 8 is an explanatory diagram showing the structure of valid processing data in the reception processing.
【図９】本発明の第一の実施例により、非同期データを
正確に判別する場合の説明図である。FIG. 9 is an explanatory diagram for accurately discriminating asynchronous data according to the first embodiment of the present invention.
【図１０】第一の実施例により、非同期データを不正確
に判別する場合の説明図である。FIG. 10 is an explanatory diagram when asynchronous data is incorrectly determined according to the first embodiment.
【図１１】本発明の第二の実施例により、非同期データ
を正確に判別する場合の説明図である。FIG. 11 is an explanatory diagram for accurately discriminating asynchronous data according to the second embodiment of the present invention.
【図１２】従来の非同期システムで、データの同期がと
れなくなるケースを説明する説明図である。FIG. 12 is an explanatory diagram illustrating a case where data cannot be synchronized in a conventional asynchronous system.
【図１３】本発明の適用例を説明する一制御ロジックの
構成図である。FIG. 13 is a configuration diagram of a control logic for explaining an application example of the present invention.
【図１４】上記制御ロジックの制御演算を行う非同期シ
ステムの説明図である。FIG. 14 is an explanatory diagram of an asynchronous system that performs a control calculation of the control logic.
１…ネットワーク、２…コントローラ、３…プロセス入
出力装置、４…伝送プロセッサ、２１…ＣＰＵ、２２…
主メモリ、２３…システムバス、２４…転写メモリ、２
５…モデム、２０１…制御演算処理手段、２０２…受信
データ編集処理手段、２０３…送信データ編集処理手
段、２０４…受信データ同期処理手段、２０５…送信デ
ータ同期処理手段、２１０…ワークデータエリア、２１
１…転写受信バッファ、２１２…転写送信バッファ、３
０１…制御ロジック。1 ... Network, 2 ... Controller, 3 ... Process input / output device, 4 ... Transmission processor, 21 ... CPU, 22 ...
Main memory, 23 ... System bus, 24 ... Transfer memory, 2
5 ... Modem, 201 ... Control calculation processing means, 202 ... Received data editing processing means, 203 ... Transmission data editing processing means, 204 ... Received data synchronization processing means, 205 ... Transmission data synchronization processing means, 210 ... Work data area, 21
1 ... Transfer reception buffer, 212 ... Transfer transmission buffer, 3
01 ... Control logic.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飛田 治哉 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Haruya Tobita 5-2-1 Omika-cho, Hitachi-shi, Ibaraki Hitachi Ltd. Omika factory
Claims (16)
いる複数の処理装置間で、データの送受を行うデータ伝
送方法において、 送信側の処理装置は一回の送信処理による伝送データに
同一の識別子を付与して送信し、受信側の処理装置は前
記識別子の付与されている伝送データを同期処理して受
信することを特徴とするデータ伝送方法。1. A data transmission method for transmitting and receiving data between a plurality of processing devices connected to a transmission line and operating asynchronously with each other, wherein the processing device on the transmission side is the same as the transmission data for one transmission process. The data transmission method, wherein the processing device on the reception side synchronously processes and receives the transmission data to which the identifier is added.
識別子が一致する伝送データは受信し、前記識別子が不
一致の伝送データは廃棄することを特徴とするデータ伝
送方法。2. The data transmission method according to claim 1, wherein in the synchronization processing, transmission data having the same identifier is received and transmission data having the same identifier is discarded.
いる複数の処理装置間で、データの送受を行うデータ伝
送方法において、 送信側の処理装置は同期の取れている伝送データを予め
定められた長さのデータブロック単位に同期処理して送
信処理し、受信側の処理装置は前記データブロック単位
に同期処理して前記伝送データを受信処理することを特
徴とするデータ伝送方法。3. A data transmission method for transmitting and receiving data between a plurality of processing devices connected to a transmission line and operating asynchronously with each other, wherein a processing device on the transmission side predetermines synchronous transmission data. A data transmission method, characterized in that a data block unit of a predetermined length is synchronously processed for transmission, and a processing device on the receiving side is synchronously processed for each data block unit to receive the transmission data.
のデータブロックの送信処理途中での当該データブロッ
クへの前記受信処理および／または所定のデータブロッ
クの受信処理途中での当該データブロックへの前記送信
処理の発生を検出したとき、受信データを無効にするこ
とを特徴とするデータ伝送方法。4. The synchronization processing according to claim 3, wherein the synchronization processing is performed on the data block during the reception processing of the predetermined data block and / or during the reception processing of the predetermined data block. When the occurrence of the above-mentioned transmission process is detected, the received data is invalidated.
側では前記データブロックの先頭と末尾に同一の識別子
を付与し、受信側では前記先頭と末尾の識別子を比較
し、一致するときに当該データブロックの伝送データを
受信するようにしたことを特徴とするデータ伝送方法。5. The synchronization processing according to claim 3, wherein in the synchronization process, the same identifier is added to the beginning and the end of the data block on the transmitting side, and the identifiers on the beginning and the end are compared on the receiving side, and when they coincide with each other. A data transmission method, wherein transmission data of the data block is received.
記受信データは送信と同順に受信処理されることを特徴
とするデータ伝送方法。6. A data transmission method according to any one of claims 1 to 5, wherein the reception data is subjected to reception processing in the same order as transmission.
記受信データは送信と逆順に受信処理されることを特徴
とするデータ伝送方法。7. A data transmission method according to any one of claims 1 to 5, wherein the reception data is subjected to reception processing in the reverse order of transmission.
いる複数の処理装置間で各々伝送プロセッサを備え、デ
ータの送受信を行うデータ伝送方法において、 送信側処理装置による送信データ編集処理の中断時に、
送信側伝送プロセッサによる所定長データブロック単位
の送信処理（書き込み）が行われる場合または受信側伝
送プロセッサによる前記データブロック単位の受信処理
（読出し）中に受信側処理装置による受信データ編集処
理が中断される場合を検出したとき、受信データを無効
にすることを特徴とするデータ伝送方法。8. A data transmission method for transmitting and receiving data, comprising a transmission processor between a plurality of processing devices connected to a transmission line and operating asynchronously with each other, wherein interruption of a transmission data editing process by a transmission side processing device. Sometimes
When the transmission process of the predetermined length data block is performed (write) by the transmission side transmission processor, or the reception data editing process is interrupted by the reception side processing device during the reception process (reading) of the data block unit by the reception side transmission processor. A data transmission method characterized by invalidating received data when a case is detected.
いる複数の処理装置間で、データの送受を行うデータ伝
送装置において、 送受信するデータを処理装置毎に定められた領域に一時
記憶する送受信データ記憶装置と、 同期の取れているデータに同一の識別子を付与して、前
記伝送路を経由して前記記憶装置の自処理装置の記憶領
域に送信する送信同期処理手段と、前記記憶装置の他の
処理装置の記憶領域から読出したデータに付与されてい
る前記識別子を判定する受信同期処理手段を有する前記
処理装置を具備することを特徴とするデータ伝送装置。9. In a data transmission device for transmitting and receiving data between a plurality of processing devices connected to a transmission line and operating asynchronously with each other, data to be transmitted and received is temporarily stored in an area defined for each processing device. A transmission / reception data storage device, a transmission synchronization processing means for giving the same identifier to synchronized data, and transmitting the same to a storage area of its own processing device of the storage device via the transmission path, and the storage device. A data transmission device comprising the processing device having a reception synchronization processing means for determining the identifier given to the data read from the storage area of the other processing device.
憶装置は転写メモリで、前記処理装置の各々に設けられ
ることを特徴とするデータ伝送装置。10. The data transmission device according to claim 9, wherein the transmission / reception data storage device is a transfer memory and is provided in each of the processing devices.
同期処理手段は、前記同期の取れているデータを予め定
められた長さのデータブロック単位に編集し且つ、その
データブロックの先頭と末尾に同一の前記識別子を付与
することを特徴とするデータ伝送装置。11. The transmission synchronization processing means according to claim 9 or 10, wherein the synchronized data is edited in units of a data block having a predetermined length, and the data is added to the beginning and end of the data block. A data transmission device, wherein the same identifier is assigned.
て、前記受信同期処理手段は、前記データブロックの先
頭と末尾の前記識別子を比較し、一致するときに受信す
るようにしたことを特徴とするデータ伝送装置。12. The data according to claim 9, 10 or 11, wherein the reception synchronization processing means compares the identifiers at the beginning and the end of the data block and receives them when they match. Transmission equipment.
て、前記識別子は昇順カウンタによって送信編集処理の
度に更新されるカウント値であるデータ伝送装置。13. The data transmission device according to claim 9, wherein the identifier is a count value that is updated by an ascending counter at each transmission editing process.
ている複数のコントローラ間で、データを取り合いなが
ら制御する非同期制御システムにおいて、 前記コントローラは、制御演算処理手段、送信データ処
理手段、受信データ処理手段および自コントローラの送
信データと他コントローラからの受信データを送受し転
写メモリに記憶する伝送プロセッサを備え、 前記送信データ処理手段は、同期の取れている送信デー
タを所定長さのデータブロック単位に他コントローラの
前記転写メモリに送信することを特徴とする非同期伝送
制御システム。14. An asynchronous control system for controlling data while exchanging data among a plurality of controllers connected to a transmission line and operating asynchronously with each other, wherein the controller comprises a control arithmetic processing means, a transmission data processing means, and a reception data. A transmission processor for transmitting / receiving the transmission data of the processing unit and the own controller and the reception data from the other controller and storing the transmission data in the transfer memory, wherein the transmission data processing unit is a unit of data block of a predetermined length An asynchronous transmission control system, characterized in that the data is transmitted to the transfer memory of another controller.
理手段は、前記データブロックの先頭と末尾に同一の識
別子を付与することを特徴とする非同期伝送制御システ
ム。15. The asynchronous transmission control system according to claim 14, wherein the transmission data processing means gives the same identifier to the beginning and the end of the data block.
理手段は、前記データブロックの先頭と末尾に識別子の
一致を判定することを特徴とする非同期伝送制御システ
ム。16. The asynchronous transmission control system according to claim 15, wherein the reception data processing means determines that the identifiers at the beginning and the end of the data block match.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194476A JP3029170B2 (en) | 1993-08-05 | 1993-08-05 | Data transmission method and apparatus, and asynchronous control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194476A JP3029170B2 (en) | 1993-08-05 | 1993-08-05 | Data transmission method and apparatus, and asynchronous control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750661A true JPH0750661A (en) | 1995-02-21 |
| JP3029170B2 JP3029170B2 (en) | 2000-04-04 |
Family
ID=16325185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5194476A Expired - Fee Related JP3029170B2 (en) | 1993-08-05 | 1993-08-05 | Data transmission method and apparatus, and asynchronous control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3029170B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007124313A (en) * | 2005-10-28 | 2007-05-17 | Fuji Electric Systems Co Ltd | Transmission system, its data transmitter, and data receiver |
| JP2010198520A (en) * | 2009-02-27 | 2010-09-09 | Hitachi Ltd | Controller communication method and controller communication apparatus |
| JP2012059128A (en) * | 2010-09-10 | 2012-03-22 | Hitachi Ltd | Controller programming tool and controller program creation support method |
| JP2015022401A (en) * | 2013-07-17 | 2015-02-02 | 株式会社日立製作所 | Communication control device, communication control method, and communication control system |
| JP5967073B2 (en) * | 2011-02-21 | 2016-08-10 | 富士通株式会社 | Processor management method |
-
1993
- 1993-08-05 JP JP5194476A patent/JP3029170B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007124313A (en) * | 2005-10-28 | 2007-05-17 | Fuji Electric Systems Co Ltd | Transmission system, its data transmitter, and data receiver |
| JP2010198520A (en) * | 2009-02-27 | 2010-09-09 | Hitachi Ltd | Controller communication method and controller communication apparatus |
| JP2012059128A (en) * | 2010-09-10 | 2012-03-22 | Hitachi Ltd | Controller programming tool and controller program creation support method |
| JP5967073B2 (en) * | 2011-02-21 | 2016-08-10 | 富士通株式会社 | Processor management method |
| JP2015022401A (en) * | 2013-07-17 | 2015-02-02 | 株式会社日立製作所 | Communication control device, communication control method, and communication control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3029170B2 (en) | 2000-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2829091B2 (en) | Data processing system | |
| CA1273116A (en) | Method of distributed file recovery and a system using the method | |
| EP0262429B1 (en) | Data processor having a high speed data transfer function | |
| JPH0630094B2 (en) | Multiprocessor system | |
| JP2002149212A (en) | Redundant programmable controller for equalizing control data and equalization method | |
| KR20000015819A (en) | Process for the synchronisation of programs on different computers of an interconnected system | |
| AU664521B2 (en) | A synchronization control system in a parallel computer | |
| JPH0750661A (en) | Data transmitting method and device and asynchronization control system | |
| JP2778893B2 (en) | Communication control device | |
| EP0502215A1 (en) | Message control system in a data communication system | |
| JPH10336175A (en) | Multi-node information processing system | |
| JP3314885B2 (en) | Software processing method in sequence controller system | |
| JP3308813B2 (en) | Programmable controller | |
| JPS60217446A (en) | High speed programmable logic controller | |
| JPS62135038A (en) | Data communications system for slave processor | |
| JPH0514365A (en) | Scan transmission system | |
| JP3399776B2 (en) | Computer and method for transferring peripheral device control data in computer | |
| Szabados | INDUSTRIAL LAN USING DISTRIBUTED MICROPROCESSORS | |
| Storoshchuk et al. | Industrial Lan Using Distributed Microprocessors | |
| KR100253790B1 (en) | Method of interface for controller board in medium and large computer | |
| JP2634631B2 (en) | Transmission control method | |
| JPH05292555A (en) | Switch control method and switch system | |
| JPH0624395B2 (en) | Data communication device | |
| JPH04313137A (en) | Parallel processing method | |
| JPH07210524A (en) | Message transfer order guaranteeing device for computer system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080204 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090204 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100204 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100204 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110204 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120204 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120204 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130204 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |